CN118174749A - 一种跳时跳频调制器 - Google Patents

Abstract

本发明公开了一种跳时跳频调制器包括打孔交织模块、脉冲组帧模块、跳时网络模块、调制模块、数字上变频模块以及高速DAC模块，打孔交织模块对伪随机打孔序列对上行数据进行打孔、交织，得到H个长度为N的OUT序列，然后，在脉冲组帧模块中，一个OUT序列组为一帧数据，这样，脉冲组帧和跳时网络模块可以实现任意时长的跳时，且资源占用小，控制逻辑复杂度低。调制模块采用GMSK调制，其功率谱旁瓣小，对相邻信道干扰小，与其他调制方式相比，频宽相同的情况下可实现更高的频率利用效率。数字上变频可以实现在大范围内任意频率的快速跳频，采用先基带混频再在DAC中混频的二级混频方式，不需传统的FPGA并行处理技术就能够实现调制，降低了FPGA平台算法部署的难度。

Description

一种跳时跳频调制器

技术领域

本发明属于跳时跳频通信系统的调制技术领域，更为具体地讲，涉及一种跳时跳频调制器。

背景技术

跳时跳频作为扩频通信的一种，具有很好的抗干扰能力，广泛应用于军事通信系统的对抗单音、窄带与脉冲等敌方干扰。军事通信往往需要传输海量的数据，这对数据传输的安全性提出了更高的要求。

现有的跳时跳频调制器跳时时间变化范围小，频点较为固定，对跳时跳频信号的抗干扰、抗捕获的能力的发展带来了瓶颈。同时，传统跳时跳频系统采用的频移键控(FSK)的信号存在包络波动和带外泄漏等问题，跳时跳频信号的隐蔽性和频谱利用率较差。进一步的，传统的DAC数模转换器往往需要采用并行处理的方式进行数据处理，这极大的消耗了应用资源占用和系统功耗。

发明内容

本发明的目的在于克服现有技术不足，提供一种跳时跳频调制器，用于数据的跳时跳频发射，以实现任意时长的跳时以及更高的频率利用效率，并降低资源占以及控制逻辑复杂度。

为实现上述发明目的，本发明跳时跳频调制器，其特征在于，包括

打孔交织模块，用于生成0到M-1构成的伪随机打孔序列X，然后用自加的计数值cnt索引伪随机打孔序列X，计数值cnt初始值为0，每个时钟自加1，得到序列值X[cnt]，再用序列值X[cnt]索引长度为M的上行数据IN得到IN[X[cnt]]，再按顺序排列成长度为N的H个OUT序列并输出到脉冲组帧模块，其中，H＝M/N；

脉冲组帧模块，包括一计数器和一FIFO存储器，其中，计数器用于脉冲组帧模块的输出数据进行计数，控制FIFO存储器的读使能信号rd_en，计数器初始值为0，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，此时脉冲组帧模块输出同步头，当计数器的计数值达到同步头数据长度，则将计数器清零，将读使能信号rd_en拉高，读取FIFO存储器缓存的数据，直接输出，当计数器的计数值达到OUT序列的长度N时，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，此时脉冲组帧模块输出同步尾，当计数器的计数值达到同步尾数据长度，则脉冲组帧完成一帧组帧并输出跳时网络模块，将计数器清零，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，开始下一帧数据的组帧，依次循环，直到H个OUT序列脉冲组帧完成，输出H帧数据；

跳时网络模块，包括一FIFO存储器和一计数器，FIFO存储器用于缓存来自脉冲组帧模块的帧数据，计数器用于控制FIFO存储器的读使能信号rd_en，计数器初始值为0，将读使能信号rd_en拉高，每个时钟从FIFO存储器读取一个缓存的数据并输出到调制模块，计数器每个时钟自加1，当计数值达到输出计数溢出值A时，将计数器清零并拉低读使能信号rd_en，停止从FIFO存储器读取缓存的数据，其中，输出计数溢出值A等于一帧数据的长度，此时，第一帧数据输出完毕，计数器继续从0开始计数，当计数值达到第1个跳时段的跳时溢出值B[1]时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块，计数器每个时钟自加1，当计数值达到输出计数溢出值A时，将计数器清零并拉低读使能信号rd_en，停止从FIFO存储器读取缓存的数据，此时，第二帧数据输出完毕，计数器继续从0开始计数，当计数值达到第2个跳时段的跳时溢出值B[2]时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块，这样依次进行跳时，直到计数值达到第H-1个跳时段的跳时溢出值B[H-1]时，清空计数值并拉高读使能信号rd_en，读取第H帧数据输出到调制模块，完成H帧数据的跳时；

调制模块，采用GMSK调制，首先将接收到的每一帧数据转换为不归零码，然后做L倍过采样，用于不归零码做保持延长L-1次，为高斯滤波保留足够的采样点，然后进行高斯滤波，平滑滤波输入的NRZ的不归零码，减弱码元突变对相邻信道带来的频谱干扰，然后进行相位积分，将高斯滤波后的相位值累加，最后进行CORDIC求解：求解累加后的相位的同相幅值I_α和正交幅值Q_α即角频率为α的正交基带信号；

数字上变频模块，包括DDS直接数字合成信号发生器以及混频器，DDS直接数字合成信号发生器用于生成频率可变的跳频正交中频信号，混频器，用于将正交基带信号与跳频正交中频信号混频，得到基带信号e^i(α+β)：

e^i(α+β)＝(I_α·cosβ+Q_α·sinβ)+i(I_α·sinβ+Q_α·cosβ)

其中，β为跳频正交中频信号的角频率；

高速DAC模块，包括射频本振发生器以及数模转换器，射频本振发生器用于生成射频本振信号，并基带信号e^i(α+β)混频到频率较高的高速数字信号，数模转换器，用于将高速数字信号转换为射频信号。

本发明的发明目的是这样实现的：

本发明跳时跳频调制器包括打孔交织模块、脉冲组帧模块、跳时网络模块、调制模块、数字上变频模块以及高速DAC模块，打孔交织模块对伪随机打孔序列对上行数据进行打孔、交织，得到H个长度为N的OUT序列，然后，在脉冲组帧模块中，一个OUT序列组为一帧数据，这样，脉冲组帧和跳时网络模块可以实现任意时长的跳时，且资源占用小，控制逻辑复杂度低。调制模块采用GMSK调制，其功率谱旁瓣小，对相邻信道干扰小，与其他调制方式相比，频宽相同的情况下可实现更高的频率利用效率。数字上变频可以实现在大范围内任意频率的快速跳频，采用先基带混频再在DAC中混频的二级混频方式，不需传统的FPGA并行处理技术就能够实现调制，降低了FPGA平台算法部署的难度。

附图说明

图1是本发明跳时跳频调制器一种具体实施方式的原理示意图；

图2是图1所示打孔交织模块的结构示意图；

图3是图1所示脉冲组帧模块的结构示意图；

图4是图1所示跳时网络模块的结构示意图；

图5是图1所示调制模块进行GMSK调制的示意图；

图6是图1所示数字上变频模块进行数字上变频的示意图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

在本实施例中，如图1所示，本发明跳时跳频调制器包括打孔交织模块1、脉冲组帧模块2、跳时网络模块3、调制模块4、数字上变频模块5以及高速DAC模块6。

打孔交织模块1中生成0到M-1构成的伪随机打孔序列X，序列内容指示当前应输出的数据相对于第一个输入数据序列即上行数据IN的偏移位置，伪随机序列交织用于将需要取用的数据从上行数据IN取出，按照伪随机打孔序列X指示的顺序拼合得到输出数据序列即H个OUT序列。具体如图2所示：用自加的计数值cnt索引伪随机打孔序列X，计数值cnt初始值为0，每个时钟自加1，得到序列值X[cnt]，再用序列值X[cnt]索引长度为M的上行数据IN得到IN[X[cnt]]，再按顺序排列成长度为N的H个OUT序列并输出到脉冲组帧模块，其中，H＝M/N。

在本实施例中，上行数据IN长度为M＝1000，伪随机打孔序列X和输出数据序列即OUT序列长度为N＝200，用自加的cnt索引伪随机打孔序列X，得到X[cnt]，再用X[cnt]索引上行数据IN得到IN[X[cnt]]，按顺序排列成长度为N的OUT序列。本实施例中，N＝200、M＝1000，这样有H＝M/N＝1000/200＝5个OUT序列并输出到脉冲组帧模块。

在本实施例中，如图3所示，脉冲组帧模块2包括一计数器201和一FIFO存储器202，其中，计数器201用于脉冲组帧模块的输出数据进行计数，控制FIFO存储器202的读使能信号rd_en，如果当前正在传输同步头或同步尾则将rd_en拉低，此时模块输出同步头或同步尾，同时FIFO缓冲输入的数据，如果当前正在传输数据段，则rd_en拉高，从FIFO中读出数据并输出。FIFO存储器202用于在传输同步头或同步尾时缓存输入的数据。具体为：

计数器初始值为0，将读使能信号rd_en拉低，FIFO存储器202缓存输入的数据即OUT序列，此时脉冲组帧模块2输出同步头，当计数器201的计数值达到同步头数据长度，则将计数器201清零，将读使能信号rd_en拉高，读取FIFO存储器202缓存的数据，直接输出，当计数器201的计数值达到OUT序列的长度N时，将读使能信号rd_en拉低，FIFO存储器202缓存输入的数据即OUT序列，此时脉冲组帧模块2输出同步尾，当计数器201的计数值达到同步尾数据长度，则脉冲组帧完成一帧组帧并输出跳时网络模块3，将计数器201清零，将读使能信号rd_en拉低，FIFO存储器202缓存输入的数据即OUT序列，开始下一帧数据的组帧，依次循环，直到H个OUT序列脉冲组帧完成，输出H帧数据。

脉冲组帧在打孔拆分的上行数据即OUT序列前后加上必要的同步段，并将帧数据输出。设同步头和同步尾长度对应的计数溢出值为25，计数器201初始值为0，rd_en拉低，此时模块输出同步头，FIFO存储器202缓冲输入的OUT序列，计数器201每个时钟自加1；当计数器计数值达到25时，计数器201清零，rd_en拉高，此时模块直接输出FIFO存储器202缓存的数据；当计数器计数值达到200时，计数器201清零，则rd_en拉低，此时模块输出同步尾；当计数器计数值达到25时，计数器201清零，rd_en拉低，此时模块输出同步头，以此循环，H＝5个OUT序列脉冲组帧完成，输出H＝5帧数据。

在本实施例中，如图4所示，跳时网络模块3包括一FIFO存储器301和一计数器302，FIFO存储器301用于缓存来自脉冲组帧模块2的帧数据，计数器302用于控制FIFO存储器301的读使能信号rd_en，计数器302初始值为0，将读使能信号rd_en拉高，每个时钟从FIFO存储器301读取一个缓存的数据并输出到调制模块4，计数器302每个时钟自加1，当计数值达到输出计数溢出值A时，将计数器302清零并拉低读使能信号rd_en，停止从FIFO存储器301读取缓存的数据，其中，输出计数溢出值A等于一帧数据的长度，此时，第一帧数据输出完毕，计数器302继续从0开始计数，当计数值达到第1个跳时段的跳时溢出值B[1]时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块4，计数器302每个时钟自加1，当计数值达到输出计数溢出值A时，将计数器302清零并拉低读使能信号rd_en，停止从FIFO存储器301读取缓存的数据，此时，第一帧数据输出完毕，计数器继续从0开始计数，当计数值达到第2个跳时段的跳时溢出值B[2]时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块4，这样依次进行跳时，直到计数值达到第H-1个跳时段的跳时溢出值B[H-1]时，清空计数值并拉高读使能信号rd_en，读取第H帧数据输出到调制模块4，完成H帧数据的跳时。

在本实施例中，因每次跳时跳频脉冲发射200个数据，加上同步头和同步尾各50，故输出计数溢出值A＝250，并设定跳时溢出值B[1]＝30,B[2]＝100,B[3]＝698,B[4]＝349。

计数器302初始值为0，每个时钟自加1，将读使能信号rd_en拉高，每个时钟从FIFO存储器301读取一个缓存的数据并输出到调制模块4，计数器302每个时钟自加1，当计数值达到输出计数溢出值A＝250时，将计数器302清零并拉低读使能信号rd_en，停止从FIFO存储器301读取缓存的数据，此时，第一帧数据输出完毕，计数器302继续从0开始计数，当计数值达到第1个跳时段的跳时溢出值B[1]＝30时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块4，计数器302每个时钟自加1，当计数值达到输出计数溢出值A＝250时，将计数器302清零并拉低读使能信号rd_en，停止从FIFO存储器301读取缓存的数据，此时，第二帧数据输出完毕，计数器继续从0开始计数，当计数值达到第2个跳时段的跳时溢出值B[2]＝100时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块4，这样依次进行跳时，直到计数值达到第H-1即第四个跳时段的跳时溢出值B[4]＝349时，清空计数值并拉高读使能信号rd_en，读取第H＝5帧数据输出到调制模块4，完成H＝5帧数据的跳时，此时，输出数据可以称为跳时帧数据。

在本实施例中，如图5所示，调制模块4采用GMSK调制，首先将接收到的每一帧数据转换为不归零码，然后做L倍过采样，用于不归零码做保持延长L-1次，为高斯滤波保留足够的采样点，然后进行高斯滤波，平滑滤波输入的NRZ的不归零码，减弱码元突变对相邻信道带来的频谱干扰，然后进行相位积分，将高斯滤波后的相位值累加，最后进行CORDIC求解：求解累加后的相位的同相幅值I_α和正交幅值β_α即角频率为α的正交基带信号：。

在本实施例中，GMSK调制采用L＝15倍过采样，将输入的10Mbps码率NRZ不归零码延长14个次，此时码率变为150Mbps，为高斯滤波保留足够的采样点，经过如图5所示的GMSK调制操作后，获得GMSK调制信号即角频率为α的正交基带信号。

在本实施例中，如图6所示，数字上变频模块5包括DDS直接数字合成信号发生器501以及混频器502，DDS直接数字合成信号发生器501用于生成频率可变的跳频正交中频信号cos、sinβ，混频器502用于将正交基带信号与跳频正交中频信号混频，得到基带信号e^{i (α+β)}：

e^i(α+β)＝(I_α·cosβ+Q_α·sinβ)+i(I_α·sinβ+Q_α·cosβ)

其中，β为跳频正交中频信号的角频率。

在本实施例中，五个脉冲跳频的中频频点为20MHz、40MHz、60MHz、55MHz、80MHz，操作DDS直接数字合成信号发生器501在对应数据帧输出的时候生成对应频率的正交中频信号，按照如图6所示数字上变频方法进行上变频。

高速DAC模块6包括射频本振发生器以及数模转换器，射频本振发生器用于生成射频本振信号，并基带信号e^i(α+β)混频到频率较高的高速数字信号，数模转换器，用于将高速数字信号转换为射频信号。

在本实施例中，设置射频本振发生器的射频本振信号为1000MHz，将基带信号e^{i (α+β)}混频到频率较高的射频频率，最后的射频频率分别为1020MHz、1040MHz、1060MHz、1055MHz和1080MHz；最后通过数模转换器，将高速数字信号转换为射频信号。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种跳时跳频调制器，其特征在于，包括

打孔交织模块，用于生成0到M-1构成的伪随机打孔序列X，然后用自加的计数值cnt索引伪随机打孔序列X，计数值cnt初始值为0，每个时钟自加1，得到序列值X[cnt]，再用序列值X[cnt]索引长度为M的上行数据IN得到IN[X[cnt]]，再按顺序排列成长度为N的H个OUT序列并输出到脉冲组帧模块，其中，H＝M/N；

脉冲组帧模块，包括一计数器和一FIFO存储器，其中，计数器用于脉冲组帧模块的输出数据进行计数，控制FIFO存储器的读使能信号rd_en，计数器初始值为0，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，此时脉冲组帧模块输出同步头，当计数器的计数值达到同步头数据长度，则将计数器清零，将读使能信号rd_en拉高，读取FIFO存储器缓存的数据，直接输出，当计数器的计数值达到OUT序列的长度N时，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，此时脉冲组帧模块输出同步尾，当计数器的计数值达到同步尾数据长度，则脉冲组帧完成一帧组帧并输出跳时网络模块，将计数器清零，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，开始下一帧数据的组帧，依次循环，直到H个OUT序列脉冲组帧完成，输出H帧数据；

跳时网络模块，包括一FIFO存储器和一计数器，FIFO存储器用于缓存来自脉冲组帧模块的帧数据，计数器用于控制FIFO存储器的读使能信号rd_en，计数器初始值为0，将读使能信号rd_en拉高，每个时钟从FIFO存储器读取一个缓存的数据并输出到调制模块，计数器每个时钟自加1，当计数值达到输出计数溢出值A时，将计数器清零并拉低读使能信号rd_en，停止从FIFO存储器读取缓存的数据，其中，输出计数溢出值A等于一帧数据的长度，此时，第一帧数据输出完毕，计数器继续从0开始计数，当计数值达到第1个跳时段的跳时溢出值B[1]时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块，计数器每个时钟自加1，当计数值达到输出计数溢出值A时，将计数器清零并拉低读使能信号rd_en，停止从FIFO存储器读取缓存的数据，此时，第二帧数据输出完毕，计数器继续从0开始计数，当计数值达到第2个跳时段的跳时溢出值B[2]时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块，这样依次进行跳时，直到计数值达到第H-1个跳时段的跳时溢出值B[H-1]时，清空计数值并拉高读使能信号rd_en，读取第H帧数据输出到调制模块，完成H帧数据的跳时；

调制模块，采用GMSK调制，首先将接收到的每一帧数据转换为不归零码，然后做L倍过采样，用于不归零码做保持延长L-1次，为高斯滤波保留足够的采样点，然后进行高斯滤波，平滑滤波输入的NRZ的不归零码，减弱码元突变对相邻信道带来的频谱干扰，然后进行相位积分，将高斯滤波后的相位值累加，最后进行CORDIC求解：求解累加后的相位的同相幅值I_α和正交幅值Q_α即角频率为α的正交基带信号；

数字上变频模块，包括DDS直接数字合成信号发生器以及混频器，DDS直接数字合成信号发生器用于生成频率可变的跳频正交中频信号，混频器，用于将正交基带信号与跳频正交中频信号混频，得到基带信号e^i(α+β)：

e^i(α+β)＝(I_α·cosβ+Q_α·sinβ)+i(I_α·sinβ+Q_α·cosβ)

其中，β为跳频正交中频信号的角频率；

高速DAC模块，包括射频本振发生器以及数模转换器，射频本振发生器用于生成射频本振信号，并基带信号e^i(α+β)混频到频率较高的高速数字信号，数模转换器，用于将高速数字信号转换为射频信号。