CN118157672A - 一种时间交织adc的失调失配校准方法及相关设备 - Google Patents
一种时间交织adc的失调失配校准方法及相关设备 Download PDFInfo
- Publication number
- CN118157672A CN118157672A CN202410334098.8A CN202410334098A CN118157672A CN 118157672 A CN118157672 A CN 118157672A CN 202410334098 A CN202410334098 A CN 202410334098A CN 118157672 A CN118157672 A CN 118157672A
- Authority
- CN
- China
- Prior art keywords
- adc
- time
- random number
- number sequence
- random
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000001514 detection method Methods 0.000 claims abstract description 43
- 238000005070 sampling Methods 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 claims description 25
- 238000012545 processing Methods 0.000 claims description 23
- 238000004590 computer program Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000003446 memory effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- AFYCEAFSNDLKSX-UHFFFAOYSA-N coumarin 460 Chemical compound CC1=CC(=O)OC2=CC(N(CC)CC)=CC=C21 AFYCEAFSNDLKSX-UHFFFAOYSA-N 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
本申请提供了一种时间交织ADC的失调失配校准方法及相关设备，本申请提供的时间交织ADC的失调失配校准系统应用于包括有多个ADC通道的时间交织ADC中，会根据随机数序列对时间交织ADC的输入信号进行信号调制以得到失调失配检测值。其中，随机数序列基于预设随机斩波电路生成，其预设随机斩波电路与时间交织ADC中的采样保持电路采用正反连接的方式进行连接，这样的连接方式能够在原始的输入信号的基础上通过随机数序列生成一个随机的极性反转，以在数字域内平均掉由于模拟电路失配而导致的误差，从而提升对于时间交织ADC中失调失配的校准准确率。
Description
技术领域
本申请涉及模拟数字转换技术领域，特别是涉及一种时间交织ADC的失调失配校准方法及相关设备。
背景技术
ADC(Analog-to-Digital Converter，模数转换器)是一种电子设备，用于将连续的模拟信号转换为数字信号，以便于数字系统进行处理、存储和传输。随着ADC技术的飞速发展，单一结构的ADC的局限性日益明显，因此，由多个并行ADC通道构成的时间交织ADC成为主要的ADC采用类型。对于多通道交织的时间交织ADC，其每个通道中会出现不同的失调失配现象，每个通道内不同的失调误差会使时间交织ADC在输出频谱的其他位置上产生毛刺，从而影响自身设备的工作性能，因而需要及时对时间交织ADC通道之间的失调失配现象进行校准。
而在目前的针对于时间交织ADC的失调失配进行校准的方案中，其校准算法对于每个单通道的ADC都保持同样固定的电平信号，因而校准算法会出现无法收敛而失效的情况。现有的对失调失配进行校准的算法对输入信号的特征存在一定的依赖性，校准算法的适用性较差，对于时间交织ADC的失调失配的校准准确率较低。
因此，如何解决现有技术中对于时间交织ADC失调失配的校准准确率较低的问题，成为本领域技术人员急需解决的技术问题。
发明内容
基于上述问题，为了解决现有技术中对于时间交织ADC失调失配的校准准确率较低的问题，本申请提供了一种时间交织ADC的失调失配校准方法及相关设备。
本申请实施例公开了如下技术方案：
第一方面，本申请公开了一种时间交织ADC的失调失配校准系统，应用于包括多个ADC通道的时间交织ADC中；所述系统包括：第一获取模块、信号调制模块以及校准模块；
所述第一获取模块，用于获取时间交织ADC的输入信号；
所述信号调制模块，用于基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连；
所述校准模块，用于基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号。
可选的，所述时间交织ADC的失调失配校准系统，还包括：噪声处理模块；所述噪声处理模块，具体用于：
基于所述随机数序列，确定所述随机数序列的序列切换模式；
根据所述随机数序列的序列切换模式，确定所述预设随机斩波电路的随机斩波处理噪声；
基于预设噪声校准算法，对所述随机斩波处理噪声进行消除处理。
可选的，所述信号调制模块，具体用于：
将所述时间交织ADC的输入信号和所述随机数序列进行信号调制和模数转换，得到多个转换周期内的数字调制信号；
将所述多个转换周期内的数字调制信号进行累加平均，得到所述失调失配检测值。
可选的，所述随机数序列基于所述预设随机斩波电路中的线性反馈移位寄存器生成。
可选的，所述时间交织ADC的失调失配校准系统，还包括：解调模块；所述解调模块，具体用于：
根据所述随机数序列对所述经过校准后的输出信号进行信号解调，得到所述时间交织ADC的输出信号；所述时间交织ADC的输出信号的信号极性与所述输入信号相同。
第二方面，本申请公开了一种时间交织ADC的失调失配校准方法，应用于包括多个ADC通道的时间交织ADC中；所述方法，包括：
获取时间交织ADC的输入信号；
基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连；
基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号。
可选的，所述基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号之后，还包括：
基于所述随机数序列，确定所述随机数序列的序列切换模式；
根据所述随机数序列的序列切换模式，确定所述预设随机斩波电路的随机斩波处理噪声；
基于预设噪声校准算法，对所述随机斩波处理噪声进行消除处理。
可选的，所述基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值，具体包括：
将所述时间交织ADC的输入信号和所述随机数序列进行信号调制和模数转换，得到多个转换周期内的数字调制信号；
将所述多个转换周期内的数字调制信号进行累加平均，得到所述失调失配检测值。
第三方面，本申请公开了一种电子设备，所述设备包括：处理器、存储器以及系统总线；
所述处理器以及所述存储器通过所述系统总线相连；
所述存储器用于存储一个或多个程序，所述一个或多个程序包括指令，所述指令当被所述处理器执行时使所述处理器执行所述的时间交织ADC的失调失配校准方法。
第四方面，本申请公开了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现所述的时间交织ADC的失调失配校准方法。
相较于现有技术，本申请具有以下有益效果：本申请提供了一种时间交织ADC的失调失配校准方法及相关设备，本申请提供的时间交织ADC的失调失配校准系统应用于包括有多个ADC通道的时间交织ADC中，在系统中包括有第一获取模块、信号调制模块以及校准模块。其中，所述第一获取模块，用于获取时间交织ADC的输入信号；所述信号调制模块，用于根据随机数序列对所述输入信号进行信号调制，得到失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连；所述校准模块，用于基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准。在上述系统中，会根据随机数序列对时间交织ADC的输入信号进行信号调制以得到失调失配检测值。其中，随机数序列基于预设随机斩波电路生成，其预设随机斩波电路与时间交织ADC中的采样保持电路采用正反连接的方式进行连接，这样的连接方式能够在原始的输入信号的基础上通过随机数序列生成一个随机的极性反转，以在数字域内平均掉由于模拟电路失配而导致的误差，从而提升对于时间交织ADC中失调失配的校准准确率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种时间交织ADC的失调失配校准系统的结构示意图；
图2为本申请实施例提供的一种时间交织ADC的失调失配校准系统的电路结构示意图；
图3为本申请实施例公开的一种预设随机斩波电路的结构示意图；
图4为本申请实施例提供的一种时间交织ADC的失调失配校准方法的流程示意图；
图5为本申请实施例提供的一种时间交织ADC的失调失配校准电子设备的结构示意图。
具体实施方式
正如前文描述，ADC是一种电子设备，用于将连续的模拟信号转换为数字信号，以便于数字系统进行处理、存储和传输。随着ADC技术的飞速发展，单一结构的ADC的局限性日益明显，因此，由多个并行ADC通道构成的时间交织ADC成为主要的ADC采用类型。对于多通道交织的时间交织ADC，其每个通道中会出现不同的失调失配现象，每个通道内不同的失调误差会使时间交织ADC在输出频谱的其他位置上产生毛刺，从而影响自身设备的工作性能，因而需要及时对时间交织ADC通道之间的失调失配现象进行校准。
而在目前的针对于时间交织ADC的失调失配进行校准的方案中，其校准算法对于每个单通道的ADC都保持同样固定的电平信号，因而校准算法会出现无法收敛而失效的情况。现有的对失调失配进行校准的算法对输入信号的特征存在一定的依赖性，校准算法的适用性较差，对于时间交织ADC的失调失配的校准准确率较低。
因此，如何解决现有技术中对于时间交织ADC失调失配的校准准确率较低的问题，成为本领域技术人员急需解决的技术问题。
为了解决上述问题，本申请提供了一种时间交织ADC的失调失配校准方法及相关设备，本申请提供的时间交织ADC的失调失配校准系统应用于包括有多个ADC通道的时间交织ADC中，在系统中包括有第一获取模块、信号调制模块以及校准模块。其中，所述第一获取模块，用于获取时间交织ADC的输入信号；所述信号调制模块，用于根据随机数序列对所述输入信号进行信号调制，得到失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连；所述校准模块，用于基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准。在上述系统中，会根据随机数序列对时间交织ADC的输入信号进行信号调制以得到失调失配检测值。其中，随机数序列基于预设随机斩波电路生成，其预设随机斩波电路与时间交织ADC中的采样保持电路采用正反连接的方式进行连接，这样的连接方式能够在原始的输入信号的基础上通过随机数序列生成一个随机的极性反转，以在数字域内平均掉由于模拟电路失配而导致的误差，从而提升对于时间交织ADC中失调失配的校准准确率。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参见图1，该图为本申请实施例提供的一种时间交织ADC的失调失配校准系统的结构示意图，具体包括有第一获取模块100、信号调制模块200以及校准模块300。图2为本申请实施例提供的一种时间交织ADC的失调失配校准系统的电路结构示意图，图中的MDAC表示乘法型数模转换器，comparator表示比较器，SubADC表示在时间交织ADC中的其中一个子通道ADC，outputbuffer表示输出缓冲器。
所述第一获取模块100，用于获取时间交织ADC的输入信号；
所述信号调制模块200，用于基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连。
首先先获取时间交织ADC的输入信号，针对于时间交织ADC输入信号的获取方式，可以通过直接采样的方式来获取，也可以通过信号生成器或模拟电路输出的方式来获取时间交织ADC的输入信号，本申请实施例对具体的时间交织ADC的输入信号的获取方式不做具体限定。
在得到时间交织ADC的输入信号后，进一步基于得到的时间交织ADC的输入信号和随机数序列来确定时间交织ADC的失调失配检测值。其中，时间交织ADC的失调失配检测值用于表示时间交织ADC的失调失配情况，通过失调失配检测值，能够有效补偿和校正时间交织ADC中，各个子ADC通道中存在的失调失配误差从而导致的失调失配问题。由于每个子ADC通道可能由于设计、工艺以及温度差异等因素而具有不同的转换特性，造成的失调失配误差会导致输出信号的质量降低，因此需要通过失调失配检测值来表示各个子通道ADC的失调失配误差情况。
而随机数序列基于预设随机斩波电路生成，具体可以结合图3所公开的一种预设随机斩波电路的结构示意图以及图2所公开的一种时间交织ADC的失调失配校准系统的电路结构示意图来对预设随机斩波电路进行进一步理解。
其中，预设随机斩波电路采用模拟电路实现，如图2所示，预设随机斩波电路与MDAC运放的采样保持电路部分以及比较器的采样保持电路部分连接。进一步的，随机数序列基于预设随机斩波电路中的线性反馈移位寄存器生成。以随机的±1序列作为随机数序列进行举例，参见图3。当随机数序列中的随机码为1时，PN1控制的开关导通，当随机码为0时，PN2控制的开关导通。若不需要开启随机斩波模式，则可以令所有的随机码都为1，从而实现随机斩波模式的关闭。在本申请的预设斩波电路中，通过随机数序列来控制采样电路的连接方式来达到随机斩波的目的，能够有效降低失调失配所带来的误差问题。同时针对于时间交织ADC的管道结构，通过随机数序列来控制采样电路的连接以达到随机斩波的目的能够有效提升信号的动态范围和信噪比，采样电路不同的连线状态所导致的极性改变有助于均匀分散时间交织ADC中出现的失配失调误差。同时，这样的电路结构可以尽量保证时间交织ADC在不打开随机斩波模式时的性能。
具体的，信号调制模块根据时间交织ADC的输入信号和随机数序列确定失调失配检测值的过程通过以下两个步骤来完成：
步骤一、将所述时间交织ADC的输入信号和所述随机数序列进行信号调制和模数转换，得到多个转换周期内的数字调制信号；
步骤二、将所述多个转换周期内的数字调制信号进行累加平均，得到所述失调失配检测值。
首先会将时间交织ADC的输入信号与随机数序列进行信号调制和模数转换，在两者调制的过程中，会将时间交织ADC的输入信号与随机数序列中的每一个随机数进行随机数相乘，这样的乘法调制方式能够有效实现信号的极性翻转，即当随机数为+1时信号保持原有极性，并在随机数为-1信号取反。
在输入信号与随机数序列完成调制后，将调制后的信号发送至时间交织ADC中，时间交织ADC由多个子ADC模块组成，它们以交织方式来对调制后的信号进行采样和转换。其中，每个子ADC负责一部分的采样点，以此形成整体的高速采样率，从而得到多个转换周期内的数字调制信号。
转换周期指的是时间交织ADC将模拟输入信号转换成数字输出信号所需要的时间周期。在得到多个转换周期内的数字调制信号后，利用统计方法，将多个转换周期内的数字调制信号进行累加平均，能够一定程度地减少由于随机斩波而引起的随机噪声，从而得到最终的失调失配检测值。
所述校准模块300，用于基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号。
最后，将得到的失调失配检测值与时间交织ADC中多个ADC通道的输出信号及进行逐一校准，将失调失配检测值分别与每个ADC通道的输出信号进行相减，即可消除信号在连续变化过程的过程中实时消除变化中的直流分量，从而完成对时间交织ADC中多个ADC通道的失调失配校准，得到经过校准后的输出信号。
作为一种可选的实施方式，所述失调失配校准系统，还包括：噪声处理模块；所述噪声处理模块，具体用于执行以下三个步骤：
步骤一、基于所述随机数序列，确定所述随机数序列的序列切换模式；
步骤二、根据所述随机数序列的序列切换模式，确定所述预设随机斩波电路的随机斩波处理噪声；
步骤三、基于预设噪声校准算法，对所述随机斩波处理噪声进行消除处理。
随机斩波技术虽然能够有效应对在时间交织ADC中失调失配所带来的影响，但同时也会引入一部分随机噪声。时间交织ADC的记忆效应尤为明显，在不引入斩波技术的情况下，其自身的记忆效应并不会对时间交织ADC的性能产生影响。但在经过随机斩波后，相应的记忆效应会被打乱，从而影响时间交织ADC的性能。
因此，为了解决上述问题，本申请通过噪声处理模块应对在随机斩波技术中引入的随机噪声从而影响时间交织ADC性能的问题。在此以时间交织ADC的SNDR(Signal-to-Noise and Distortion Ratio，信号到噪声加失真比)来作为时间交织ADC的性能的衡量参数。在常规模式下以及开启随机斩波模式下对应的性能参数可以参考以下表格：
| Fin(fs＝2G) | SNDR(常规模式) | SNDR(随机斩波) |
| 17*fs/256 | 69.33 | 60.09 |
| 67*fs/256 | 68.26 | 61.10 |
| 113*fs/256 | 68.54 | 59.8 |
由上述数据可以发现，经过随机斩波后的信号与常规模式下的信号之间的偏差主要出现在随机码由1至-1之间切换时出现。1与-1之间的切换会打乱常规模式下的记忆效应，从而引入随机噪声。因此，需要根据随机数序列的序列切换模式来对应处理相应的随机斩波处理噪声。其具体的预设噪声校准算法依据随机数序列的切换模式来对随机斩波处理噪声进行消除处理。
当随机数序列进行切换时，对应的预设噪声校准算法如下：
其中，chop(i)为第i次数据的随机码，V(i)为第i次采集到的数据。系数t0跟采样频率有关，τ跟采样开关电容电路的时间常数有关。当随机数序列进行切换时，chop(i)＝1，chop(i-1)＝-1或者chop(i)＝-1chop(i-1)＝-1。
而当随机数序列不切换时，即chop(i)＝1，chop(i-1)＝1或chop(i)＝-1，chop(i-1)＝-1，此时对应的预设噪声校准算法如下：
V校准(i)＝V原数据(i)*chop(i)
通过预设噪声校准算法，能够有效得出用于对随机噪声进行校准的校准数据，并以此来对随机斩波过程中产生的随机斩波处理噪声进行消除处理，从而保证时间交织ADC在随机斩波模式下的处理性能。
作为另一种可选的实施方式，所述系统还包括：解调模块；所述解调模块，具体用于执行以下一个步骤：
步骤一、根据所述随机数序列对所述经过校准后的输出信号进行信号解调，得到所述时间交织ADC的输出信号；所述时间交织ADC的输出信号的信号极性与所述输入信号相同。
最后，通过在前面步骤中用于对输入信号进行调制的随机数序列，以同样的随机数序列对经过校准后的输出信号进行信号解调，能够将经过校准后的输出信号的极性进行还原，从而将输出信号的极性变回至原始状态。其中，解调算法可以通过与相同的随机数序列进行相乘来实现解调，由于在原始调制的调制过程中是将输入信号与随机数序列中的每个元素相乘从而改变信号极性的，因此在信号解调的过程中同样将相同时间的随机数序列中的元素进行相乘，即可实现极性的还原，得到时间交织ADC的输出信号。
本申请实施例提供了一种时间交织ADC的失调失配校准系统，本申请提供的时间交织ADC的失调失配校准系统应用于包括有多个ADC通道的时间交织ADC中，在系统中包括有第一获取模块、信号调制模块以及校准模块。其中，所述第一获取模块，用于获取时间交织ADC的输入信号；所述信号调制模块，用于根据随机数序列对所述输入信号进行信号调制，得到失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连；所述校准模块，用于基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准。在上述系统中，会根据随机数序列对时间交织ADC的输入信号进行信号调制以得到失调失配检测值。其中，随机数序列基于预设随机斩波电路生成，其预设随机斩波电路与时间交织ADC中的采样保持电路采用正反连接的方式进行连接，这样的连接方式能够在原始的输入信号的基础上通过随机数序列生成一个随机的极性反转，以在数字域内平均掉由于模拟电路失配而导致的误差，从而提升对于时间交织ADC中失调失配的校准准确率。
下面对本申请实施例提供的一种时间交织ADC的失调失配校准方法中进行介绍，下文描述的一种时间交织ADC的失调失配校准方法与上文描述的一种时间交织ADC的失调失配校准系统可相互对应参照。
参见图4，该图为本申请实施例提供的一种时间交织ADC的失调失配校准方法的流程示意图，应用于包括多个ADC通道的时间交织ADC中，具体包括以下步骤：
S101：获取时间交织ADC的输入信号；
S102：基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连；
S103：基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号。
可选的，所述基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号之后，还包括：
基于所述随机数序列，确定所述随机数序列的序列切换模式；
根据所述随机数序列的序列切换模式，确定所述预设随机斩波电路的随机斩波处理噪声；
基于预设噪声校准算法，对所述随机斩波处理噪声进行消除处理。
可选的，所述基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值，具体包括：
将所述时间交织ADC的输入信号和所述随机数序列进行信号调制和模数转换，得到多个转换周期内的数字调制信号；
将所述多个转换周期内的数字调制信号进行累加平均，得到所述失调失配检测值。
可选的，所述随机数序列基于所述预设随机斩波电路中的线性反馈移位寄存器生成。
可选的，所述基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号之后，还包括：
根据所述随机数序列对所述经过校准后的输出信号进行信号解调，得到所述时间交织ADC的输出信号；所述时间交织ADC的输出信号的信号极性与所述输入信号相同。
参见图5，该图为本申请实施例提供的一种时间交织ADC的失调失配校准电子设备的结构示意图，包括：
存储器11，用于存储计算机程序；
处理器12，用于执行所述计算机程序时实现上述任意方法实施例所述的时间交织ADC的失调失配校准方法的步骤。
在本实施例中，设备可以是车载电脑、PC(Personal Computer，个人电脑)，也可以是智能手机、平板电脑、掌上电脑、便携计算机等终端设备。
该设备可以包括存储器11、处理器12和总线13。
其中，存储器11至少包括一种类型的可读存储介质，所述可读存储介质包括闪存、硬盘、多媒体卡、卡型存储器(例如，SD或DX存储器等)、磁性存储器、磁盘、光盘等。存储器11在一些实施例中可以是设备的内部存储单元，例如该设备的硬盘。存储器11在另一些实施例中也可以是设备的外部存储设备，例如设备上配备的插接式硬盘，智能存储卡(SmartMedia Card,SMC)，安全数字(Secure Digital,SD)卡，闪存卡(Flash Card)等。进一步地，存储器11还可以既包括设备的内部存储单元也包括外部存储设备。存储器11不仅可以用于存储安装于设备的应用软件及各类数据，例如执行故障预测方法的程序代码等，还可以用于暂时地存储已经输出或者将要输出的数据。处理器12在一些实施例中可以是一中央处理器(Central Processing Unit,CPU)。
处理器12在一些实施例中可以是一中央处理器(Central Processing unit,CPU)、控制器、微控制器、微处理器或其他数据处理芯片，用于运行存储器11中存储的程序代码或处理数据，例如执行故障预测方法的程序代码等。
该总线13可以是外设部件互连标准(peripheral component interconnect，简称PCI)总线或扩展工业标准结构(extended industry standard architecture，简称EISA)总线等。该总线可以分为地址总线、数据总线、控制总线等。为便于表示，图5中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
进一步地，设备还可以包括网络接口14，网络接口14可选的可以包括有线接口和/或无线接口(如WI-FI接口、蓝牙接口等)，通常用于在该设备与其他电子设备之间建立通信连接。
可选地，该设备还可以包括用户接口15，用户接口15可以包括显示器(Display)、输入单元比如键盘(Keyboard)，可选的用户接口15还可以包括标准的有线接口、无线接口。可选地，在一些实施例中，显示器可以是LED显示器、液晶显示器、触控式液晶显示器以及OLED(Organic Light-Emitting Diode，有机发光二极管)触摸器等。其中，显示器也可以适当的称为显示屏或显示单元，用于显示在设备中处理的信息以及用于显示可视化的用户界面。
图5仅示出了具有组件11-15的设备，本领域技术人员可以理解的是，图5示出的结构并不构成对设备的限定，可以包括比图示更少或者更多的部件，或者组合某些部件，或者不同的部件布置。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法装置、电子设备及车辆而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的方法装置、电子设备及车辆仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元提示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述，仅为本申请的一种具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种时间交织ADC的失调失配校准系统，其特征在于，应用于包括多个ADC通道的时间交织ADC中；所述系统包括：第一获取模块、信号调制模块以及校准模块；
所述第一获取模块，用于获取时间交织ADC的输入信号；
所述信号调制模块，用于基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连；
所述校准模块，用于基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号。
2.根据权利要求1所述的系统，其特征在于，还包括：噪声处理模块；所述噪声处理模块，具体用于：
基于所述随机数序列，确定所述随机数序列的序列切换模式；
根据所述随机数序列的序列切换模式，确定所述预设随机斩波电路的随机斩波处理噪声；
基于预设噪声校准算法，对所述随机斩波处理噪声进行消除处理。
3.根据权利要求1所述的系统，其特征在于，所述信号调制模块，具体用于：
将所述时间交织ADC的输入信号和所述随机数序列进行信号调制和模数转换，得到多个转换周期内的数字调制信号；
将所述多个转换周期内的数字调制信号进行累加平均，得到所述失调失配检测值。
4.根据权利要求1所述的系统，其特征在于，所述随机数序列基于所述预设随机斩波电路中的线性反馈移位寄存器生成。
5.根据权利要求1所述的系统，其特征在于，还包括：解调模块；所述解调模块，具体用于：
根据所述随机数序列对所述经过校准后的输出信号进行信号解调，得到所述时间交织ADC的输出信号；所述时间交织ADC的输出信号的信号极性与所述输入信号相同。
6.一种时间交织ADC的失调失配校准方法，其特征在于，应用于包括多个ADC通道的时间交织ADC中；所述方法，包括：
获取时间交织ADC的输入信号；
基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值；所述随机数序列基于预设随机斩波电路生成；所述预设随机斩波电路与所述时间交织ADC的采样保持电路采用正反连接的方式相连；
基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号。
7.根据权利要求6所述的方法，其特征在于，所述基于所述多个ADC通道的输出信号与所述失调失配检测值，对所述多个ADC通道进行失调失配校准，得到经过校准后的输出信号之后，还包括：
基于所述随机数序列，确定所述随机数序列的序列切换模式；
根据所述随机数序列的序列切换模式，确定所述预设随机斩波电路的随机斩波处理噪声；
基于预设噪声校准算法，对所述随机斩波处理噪声进行消除处理。
8.根据权利要求6所述的方法，其特征在于，所述基于所述时间交织ADC的输入信号和随机数序列，确定失调失配检测值，具体包括：
将所述时间交织ADC的输入信号和所述随机数序列进行信号调制和模数转换，得到多个转换周期内的数字调制信号；
将所述多个转换周期内的数字调制信号进行累加平均，得到所述失调失配检测值。
9.一种电子设备，其特征在于，所述设备包括：处理器、存储器以及系统总线；
所述处理器以及所述存储器通过所述系统总线相连；
所述存储器用于存储一个或多个程序，所述一个或多个程序包括指令，所述指令当被所述处理器执行时使所述处理器执行权利要求6-8中任一项所述的时间交织ADC的失调失配校准方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求6-8中任一项所述的时间交织ADC的失调失配校准方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410334098.8A CN118157672A (zh) | 2024-03-22 | 2024-03-22 | 一种时间交织adc的失调失配校准方法及相关设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410334098.8A CN118157672A (zh) | 2024-03-22 | 2024-03-22 | 一种时间交织adc的失调失配校准方法及相关设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118157672A true CN118157672A (zh) | 2024-06-07 |
Family
ID=91294598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410334098.8A Pending CN118157672A (zh) | 2024-03-22 | 2024-03-22 | 一种时间交织adc的失调失配校准方法及相关设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118157672A (zh) |
-
2024
- 2024-03-22 CN CN202410334098.8A patent/CN118157672A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8193956B2 (en) | Meter and freeze of calibration of time-interleaved analog to digital converter | |
| US7142138B2 (en) | Multi-step analog/digital converter and on-line calibration method thereof | |
| US10541700B2 (en) | Gain and memory error estimation in a pipeline analog to digital converter | |
| US9748966B2 (en) | Histogram based error estimation and correction | |
| CN108432140B (zh) | 一种校正装置和方法 | |
| EP2537255B1 (en) | Apparatus and method for converting an analog time domain signal into a digital frequency domain signal, and apparatus and method for converting an analog time domain signal into a digital time domain signal | |
| EP2941826B1 (en) | Multiple output dynamic element matching algorithm with mismatch noise shaping for digital to analog converters | |
| WO2021083268A1 (zh) | 采样时钟相位失配误差估计方法、装置及存储介质 | |
| GB2453255A (en) | A sigma-delta analog-to-digital converter (ADC) which has an integral calibration system comprising calibration digital-to-analog converters (DACs). | |
| US20190097645A1 (en) | Analog to digital conversion apparatus and analog to digital converter calibration method of the same | |
| CN114499520A (zh) | 一种adc电路及其控制方法 | |
| KR101053441B1 (ko) | 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치 | |
| CN112004263A (zh) | 群时延波动校准方法及装置 | |
| US20130050001A1 (en) | Calibration scheme for analog-to-digital converter | |
| CN115425974A (zh) | 时域交织型模数转换器时间偏差的数字校准系统及方法 | |
| JP5656029B2 (ja) | Ａ／ｄ変換装置及びａ／ｄ変換補正方法 | |
| CN118157672A (zh) | 一种时间交织adc的失调失配校准方法及相关设备 | |
| KR20070009750A (ko) | 직렬 샘플링 커패시터 및 이를 이용한 아날로그 디지털컨버터 | |
| US7541954B2 (en) | Touch control apparatus and analog-to-digital converting apparatus and method thereof | |
| CN108696280B (zh) | 一种数模转换器 | |
| CN115642914B (zh) | 流水线型模数转换器校正电路、模数转换电路及方法 | |
| Lee et al. | FFT‐based calibration method for 1.5 bit/stage pipelined ADCs | |
| US10693490B1 (en) | Sigma-delta analog-to-digital converter and operation method thereof | |
| Williston | Digital signal processing: world class designs | |
| CN113574803B (zh) | 校准时间交错模数转换器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |