CN118157656A - 具有gidl电流减小的电平移位器 - Google Patents

具有gidl电流减小的电平移位器 Download PDF

Info

Publication number
CN118157656A
CN118157656A CN202311670755.8A CN202311670755A CN118157656A CN 118157656 A CN118157656 A CN 118157656A CN 202311670755 A CN202311670755 A CN 202311670755A CN 118157656 A CN118157656 A CN 118157656A
Authority
CN
China
Prior art keywords
gidl
transistor
signal
shift path
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311670755.8A
Other languages
English (en)
Inventor
钦马伊·库马里·帕尼格拉希
马辛·格拉德
阿曼·楚格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of CN118157656A publication Critical patent/CN118157656A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356086—Bistable circuits with additional means for controlling the main nodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

一种电路，所述电路包括电平移位器。所述电平移位器包括具有串联耦合的两个晶体管的移位路径。所述电路还包括用于检测GIDL电流条件的GIDL检测电路。所述GIDL检测电路生成指示GIDL电流条件的GIDL信号。所述信号用于控制所述移位路径的晶体管的控制电极的电压，以在所述信号指示GIDL电流条件时增大所述晶体管的电导率，以在第二晶体管归因于所述电平移位器处于低功率模式而不导电时最小化通过所述移位路径的至少一部分的GIDL电流。

Description

具有GIDL电流减小的电平移位器
技术领域
本发明涉及一种具有GIDL电流减小的电平移位器。
背景技术
图1和图2示出包括类似电路系统的两个不同电路101和201。假设节点102以比节点104高的电压被加偏压，则图1的电路101被配置成NFET 103和105导电以提供用于使电荷从节点102流动到节点104的电流路径。在图1中，PFET 113以节点104的较低电压被加偏压为导电的以将NFET 103的栅极拉动为高，从而使NFET 103导电。NFET 105的栅极以节点102的较高电压被加偏压以使NFET 105导电。
在图2的电路201的情况下，NFET 105的栅极以节点104的较低电压被加偏压，使得NFET 105不导电。PFET 113的栅极以节点102的较高电压被加偏压，使得PFET 113不导电。PFET 111的栅极以节点104的较低电压被加偏压，使得PFET 111导电，其中NFET 103的栅极等于NFET 103的源极(节点203)。
在NFET 105不导电的情况下，应没有电流从节点102流动到节点104。然而，在某些条件下，泄漏电流可能流过NFET 105。电路101和201包括经由PFET 111耦合到节点203的二极管配置的PFET 108、109和110的堆叠。如果不存在通过NFET 105的泄漏电流，则NFET 103的栅极的电压将接近于节点102的电压，并且NFET 103将不导电，因为节点203的电压将经由导电PFET 111接近于NFET 103的栅极的电压。
然而，如果存在通过NFET 105的泄漏电流，则节点203的电压将大致降低到低于节点102的电压达(二极管配置的PFET 108、109和110的)三个二极管电压降的电压。因此，如果存在通过NFET 105的泄漏电流，则PFET 108-110用以将节点203的电压保持在特定值以防止从节点102通过NFET 103的泄漏。
NFET 103的电导率并不响应于通过NFET 105的泄漏电流而改变。NFET 103保持不导电，因为NFET 103的源极(节点203)和栅极经由导电PFET 111保持在相对相同的电压下。
图2的电路的一个问题为在一些条件下，通过NFET 103的GIDL电流可能作为泄漏电流而不流过NFET 105。在此条件下，GIDL电流将从NFET 103的漏极经由NFET 103的体电极流动到节点104。此外，泄漏电流检测系统并不独立于经过NFET 103和105的电流路径，在一些实施例中，这可能使得难以将泄漏电流检测电路连接到节点203，尤其是在利用FinFET实施的较小节点(例如，16nm和更低)处。
发明内容
在一个实施例中，一种电路包括电平移位器，所述电平移位器包括用以接收处于第一电压域中的信号的输入和用以提供处于所述信号的第二电压域中的经电平移位信号的输出。所述电平移位器包括在第一节点与第二节点之间的移位路径，所述移位路径包括用于传达所述信号的状态的第三节点。所述移位路径包括串联耦合于所述移位路径中的第一晶体管和第二晶体管。所述第二晶体管包括用以接收低功率信号以在所述电平移位器的低功率模式期间将所述第二晶体管置于非导电状态的控制端。所述电路包括GIDL检测电路，所述GIDL检测电路包括用以提供指示GIDL电流条件的GIDL信号的输出。所述GIDL信号在所述GIDL信号指示GIDL电流条件时增大所述第一晶体管的电导率，以在所述第二晶体管在所述电平移位器的低功率模式期间不导电时最小化通过所述移位路径的至少一部分的GIDL电流。
在一个或多个实施方式中，所述GIDL检测电路包括电流路径，由所述GIDL信号指示的所述GIDL电流条件指示通过所述GIDL检测电路的所述电流路径的GIDL电流。
在一个或多个实施方式中，所述电流路径起自所述第一节点。
在一个或多个实施方式中，所述GIDL检测电路包括在所述电流路径中的检测晶体管，所述检测晶体管具有连接到所述检测晶体管的电流电极的体电极。
在一个或多个实施方式中，所述检测晶体管包括连接到接地节点的控制电极。
在一个或多个实施方式中，所述GIDL检测电路包括在所述检测晶体管与接地节点之间位于所述GIDL检测电路的所述电流路径中的至少一个二极管。
在一个或多个实施方式中，所述检测晶体管被表征为场效应晶体管(FET)，并且所述电流电极为源极电极。
在一个或多个实施方式中，所述移位路径包括输入晶体管，所述输入晶体管具有用以接收所述信号的控制电极，其中所述第二晶体管在所述移位路径中串联地位于所述第一晶体管与所述输入晶体管之间。
在一个或多个实施方式中，
所述电平移位器包括用以接收处于第一电压域中的为所述信号的互补信号的第二信号的第二输入，所述电平移位器包括在所述第一节点与第二节点之间的第二移位路径，所述第二移位路径包括串联耦合于所述第二移位路径中的第三晶体管和第四晶体管；
所述GIDL信号在所述GIDL信号指示GIDL电流条件时增大所述第三晶体管的电导率，以在所述第四晶体管在所述电平移位器的低功率模式期间不导电时最小化通过所述第二移位路径的至少一部分的GIDL电流。
在一个或多个实施方式中，所述电路进一步包括：
第二电平移位器，所述第二电平移位器包括用以接收处于不同于所述第二电压域的电压域中的第二信号的第二输入和用以提供处于所述第二信号的所述第二电压域中的第二经电平移位信号的第二输出，所述第二电平移位器包括第二移位路径，所述第二移位路径包括用于传达所述第二信号的状态的第四节点，所述第二移位路径包括串联耦合于所述第二移位路径中的第三晶体管和第四晶体管，其中所述第四晶体管包括用以接收低功率信号以在所述第二电平移位器的低功率模式期间将所述第四晶体管置于非导电状态的控制端；
其中所述GIDL信号在所述信号指示GIDL电流条件时增大所述第三晶体管的电导率，以在所述第四晶体管在所述第二电平移位器的低功率模式期间不导电时最小化通过所述第二移位路径的至少一部分的GIDL电流。
在一个或多个实施方式中，所述GIDL信号在所述信号指示GIDL电流条件时控制源极随耦器配置中的第一晶体管，以在所述第二晶体管在低功率模式中不导电时最小化通过所述移位路径的至少一部分的GIDL电流。
在一个或多个实施方式中，所述GIDL检测电路包括独立于所述移位路径的电流路径。
在一个或多个实施方式中，所述第一晶体管在所述移位路径中位于更接近所述第一节点处，并且所述第二晶体管在所述移位路径中位于更接近所述第二节点处，其中所述第一节点被配置成供应高于被配置成由所述第二节点供应的供电电压的供电电压。
在一个或多个实施方式中，
所述第一晶体管的第一电流电极在所述移位路径中的第四节点处连接到所述第二晶体管的第一电流电极，其中所述GIDL信号在所述信号指示GIDL电流条件时控制所述第一晶体管的电导率，以将所述第四节点的电压调整到在所述第一节点的电压与所述第二节点的电压之间的电压，以在所述第二晶体管在所述低功率模式中不导电时最小化通过所述移位路径的至少一部分的GIDL电流。
在一个或多个实施方式中，所述第一晶体管在所述电平移位器的正常功率模式期间被置于完全导电状态。
在一个或多个实施方式中，
所述第一晶体管和所述第二晶体管各自被表征为场效应晶体管(FET)；
当所述GIDL信号指示GIDL电流条件时，所述信号减小所述第一晶体管的漏极到栅极电压的量值。
在一个或多个实施方式中，所述GIDL检测电路的所述输出耦合到所述第一晶体管的控制电极。
在另一实施例中，一种电路包括电平移位器，所述电平移位器包括用以接收处于第一电压域中的第一信号的第一输入和用以提供处于所述第一信号的第二电压域中的经电平移位信号的输出。所述电平移位器包括用以接收处于所述第一电压域中的与所述第一信号互补的第二信号的第二输入。所述电平移位器包括在第一节点与第二节点之间的第一移位路径。所述第一移位路径包括串联耦合于所述第一移位路径中的第一晶体管和第二晶体管。所述电平移位器包括在所述第一节点与所述第二节点之间的第二移位路径。所述第二移位路径包括串联耦合于所述第二移位路径中的第三晶体管和第四晶体管。所述电路包括GIDL检测电路，所述GIDL检测电路包括用以提供指示GIDL电流条件的GIDL信号的输出。所述GIDL信号在所述GIDL信号指示GIDL电流条件时增大所述第一晶体管和所述第三晶体管的电导率，以在使得所述第二晶体管和所述第四晶体管在所述电平移位器的低功率模式期间不导电时最小化通过所述第一移位路径的至少一部分和通过所述第二移位路径的至少一部分的GIDL电流。
在一个或多个实施方式中，所述GIDL检测电路包括电流路径，由所述GIDL信号指示的所述GIDL电流条件指示通过所述GIDL检测电路的所述电流路径的GIDL电流，其中所述GIDL检测电路包括在所述电流路径中的检测晶体管，所述检测晶体管具有连接到所述检测晶体管的电流电极的体电极。
在一个或多个实施方式中，
所述第一移位路径包括第一输入晶体管，所述第一输入晶体管具有用以接收所述第一信号的控制电极，其中所述第二晶体管在所述第一移位路径中串联地位于所述第一晶体管与所述第一输入晶体管之间；
所述第二移位路径包括第二输入晶体管，所述第二输入晶体管具有用以接收所述第二信号的控制电极，其中所述第四晶体管在所述第二移位路径中串联地位于所述第三晶体管与所述第二输入晶体管之间。
附图说明
通过参看附图，可以更好地理解本发明，并且使得本领域的技术人员清楚本发明的众多目标、特征和优点。
图1为现有技术电路的电路图。
图2为现有技术电路的电路图。
图3为根据本发明的一个实施例的电平移位器和GIDL检测电路的电路图。
图4为根据本发明的另一实施例的电平移位器的电路图。
图5为根据一个实施例的具有多个电平移位器和一个GIDL检测电路的电路的框图。
图6为根据本发明的另一实施例的用于GIDL检测电路的电流路径的电路图。
图7为根据本发明的另一实施例的用于GIDL检测电路的电流路径的电路图。
除非另外指出，否则在不同的图式中使用相同的参考符号指示完全相同的物件。图式不一定按比例绘制。
具体实施方式
下文阐述用于实行本发明的模式的详细描述。描述旨在说明本发明且不应被视为限制性的。
本文公开了一种电路，所述电路包括电平移位器。所述电平移位器包括具有串联耦合的两个晶体管的移位路径。所述电路还包括用于检测GIDL电流条件的GIDL检测电路。所述GIDL检测电路生成指示GIDL电流条件的GIDL信号。所述信号用于控制所述移位路径的晶体管的控制电极的电压，以在所述信号指示GIDL电流条件时增大所述晶体管的电导率，以在第二晶体管归因于所述电平移位器处于低功率模式而不导电时最小化通过所述移位路径的至少一部分的GIDL电流。
在一些实施例中，在低功率模式期间通过GIDL电流检测电路控制电平移位器的移位路径中的晶体管的电导率可在电平移位器处于低功率模式时防止GIDL泄漏电流通过移位路径的至少一部分放电。因此，实施此类GIDL检测电路可防止电平移位器在处于低功率模式时由于GIDL泄漏电流而不必要地消耗电力。此特征可尤其有益于电池功率应用，例如IoT装置、助听器、移动设计和可穿戴物等。
图3为根据本发明的一个实施例的电平移位器301和GIDL检测电路303的电路图。电平移位器301包括用于从电压域307接收差分输入信号(IN、INN)的两个输入N导电类型场效应晶体管(NFET 327和329)。在一个实施例中，电压域1(307)为包括处理核心电路系统的核心域，且电压域2(VDD2、GND2)为包括用于一个或多个I/O单元的电路系统的I/O域。电平移位器可用于在两个域之间传送信号，其中核心电路系统可在比I/O单元的电路系统低的电压下用电路系统处理数据。然而，在其它实施例中，域可具有其它类型的电路系统。
NFET 327包括连接到INN信号线以接收INN信号的栅极(FET的控制电极)，并且NFET 329包括连接到IN信号线以接收IN信号的栅极。IN信号和INN信号是差分输入信号的互补信号。NFET 327位于电流移位路径311中，电流移位路径311包括隔离NFET 325、GIDLNFET 319、反馈NFET 331和P导电类型场效应晶体管(PFET)315，所有这些都串联耦合。输入NFET 329位于电流移位路径313中，电流移位路径313包括隔离NFET 324、GIDL NFET 321和PFET 317，所有这些都串联耦合。电流路径311包括节点PDN，所述节点PDN提供被移位到电压域VDD2且指示INN信号的状态但与INN信号相反的电压。电流路径313包括节点PD，所述节点PD提供被移位到电压域VDD2且指示IN信号的状态但与IN信号相反的电压。因此，节点PD和PDN上的信号彼此互补。电平移位器301包括将节点PD上的信号反相为OUT信号的反相器345。电平移位器301被表征为差分电平移位器。在其它实施例中，电平移位器可以是具有一个移位路径的单输入电平移位器。在一些实施例中，电平移位器可提供差分输出。
电平移位器301包括保持器PFET 333和保持器PFET 343，当OUT信号处于低电压值(GND2)时，所述保持器PFET 333和保持器PFET 343响应于OUT信号以分别将节点PDN和PD锁存在VDD2。PFET 333和343比PFET 315和317以及NFET 327和329相对较弱。电平移位器301包括反馈NFET 331，用于在OUT信号为高时将NFET 327的源极拉动到GND1。开关301还包括下拉保持器电路335，所述下拉保持器电路335包括相对弱的NFET 337、339和341，当OUT信号处于VDD2时，所述NFET 337、339和341由OUT信号控制以将PFET 347的栅极拉动到GND2。NFET 337、339和341比PFET 315和317以及NFET 327和329相对较弱。静电放电(ESD)箝位电路362连接到NFET 331的栅极，以防止归因于GND1或VDD2供电电压端上的ESD事件引起的NFET 331的损坏。NFET 331阻止OUT信号处于用于增大电平移位器301的速度的低电压电平(GND2)时，经由PFET 333和NFET 319、325和327从VDD2到GND1的连续电流。在所示出的实施例中，路径311和313在GND1供电电压端处终止，但在其它实施例中，可在GND2供电电压端处终止。一些实施例并不包括ESD箝位器362。一些实施例并不包括NFET 331。在一些实施例中，电平移位器301可包括POR MTF(未示出)，所述POR NFET的漏极连接到节点PD且源极连接到GND2。POR NFET的栅极将连接到通电复位信号以用于响应于电力循环而使OUT信号复位。
当电平移位器被置于低功率模式中时，NFET 324和325被用作被使得不导电的隔离晶体管。如本文所使用，当电平移位器的输出信号不响应于输入信号，使得输入信号的状态的改变不会导致输出信号的状态的对应改变时，电平移位器处于操作的“低功率模式”。对于图3的实施例，当电平移位器301的输出转变到低功率模式时，OUT信号将归因于保持器PFET 343和保持器电路335而被锁存在其先前状态中。
电路300包括提供用于将电平移位器置于低功率模式(例如，当CPDN信号处于低电压状态且CPD处于较高电压状态时)的互补CPD和CPDN信号的控制器305。当两个域中的一个的电压不符合(例如，在启动期间)时，或当产生输入信号或接收经移位OUT信号的电路系统断电或被置于低功率模式(例如，在核心断电模式中)时，控制器305可将电平移位器301置于低功率模式中。
在所示出的实施例中，PFET 333、315、317、343、347、359和363的体电极系结到VDD2。NFET 327、329和331的体电极系结到GND1。NFET 319、321、325、324、337、339、341、349、353、354、355和361的体电极系结到GND2。然而，在其它实施例中，可以其它电压对体电极加偏压。
在电平移位操作期间，CPDN和GIDL DET信号处于其中NFET 319、321、325和324导电的高电压状态。当IN信号为高(在VDD1的电压下)时，NFET 329变得导电以将节点PD(通过导电NFET 321和324)拉动到GND1，由此克服较弱的导电PFET 343。节点PD处于GND 1使得PFET 315导电以将节点PDN更难拉到VDD2。并且，INN信号为低使得NFET 327不导电。当节点PD处于GND1时，反相器的输出(OUT)被拉动到VDD2。OUT信号处于VDD2使得NFET 331导电以将NFET 327的源极拉动到GND1。在OUT信号处于VDD2下的情况下，PFET 333和343不导电。
当INN信号变高(在VDD1的电压下)时，NFET 327变得导电以将节点PDN(通过导电NFET 319、325和331)拉动到GND1。节点PDN处于GND1使得PFET 317导电以将节点PD拉动到VDD2。处于VDD2的节点PD通过导电NFET 349将OUT信号拉动到GND2。处于GND2的OUT信号使得PFET 333和343导电，其中PFET 343将节点PD锁存在VDD2，但PFET 333不足够强以从GND1拉动节点PDN。此时，转到GND2的OUT信号使得NFET 331不导电，其中节点PDN不再由导电NFET 327拉动到GND1。一旦NFET 331不导电，PFET 333就将节点PDN拉动到VDD2以使得PFET317不导电。并且，在OUT信号为低的情况下，NFET 337、339和341为不导电的。
可在电平移位器的移位路径(例如，路径311和313)中发生的一个问题是当移位路径既定不导电时，例如当电平移位器处于其中NFET 325和324不导电的低功率模式中时，在某些条件下在移位路径中可能发生栅致漏极泄漏(GIDL)电流。GIDL电流为从漏极流动到FET的主体的泄漏电流，所述泄漏电流归因于在漏极到栅极电压高于NFET的GIDL电压或低于PFET的GIDL电压时在FET的栅极与漏极之间的高电场而发生。对于PFET，GIDL电压通常为负。移位路径中的GIDL电流可能会增大在低功率模式期间由电平移位器消耗的电力的量。在一些实施例中，当处理节点大小减小时，GIDL电流可能变得更成问题。
用于控制GIDL电流的一些现有技术解决方案包括将位于高电压源与第二FET的漏极之间的第一FET在使第一FET导电的电压下连续加偏压，以便减小施加于第二FET的漏极处的电压，以使得GIDL电流不流过第二FET。然而，即使当不存在GIDL电流条件时，路径中的FET的此静态偏压也会消耗电力。因此，这在一些应用(例如，在低功率应用中)中可能是不实际的或不合乎需要。
因此，电路300包括GIDL检测电路303，所述GIDL检测电路303用于提供指示电平移位器301可能经受将在节点VDD2与GND1或GND2之间生成GIDL电流通过移位路径311和313的至少部分的条件的信号(GIDL DET)。当在电平移位器301的低功率模式期间(其中NFET 325和324不导电)存在GIDL电流条件时，GIDL DET信号用于使NFET 319和321导电以分别在节点326和328处提供电压，所述电压小于VDD2但大于GND1或GND2的电压，以便当电平移位器301处于低功率模式时抑制GIDL电流从NFET 325和324的漏极经由其体电极流动到GND2。另外，在检测到的条件期间，在大于GND2的电压下确证的GIDL DET信号减小NFET 319和321的漏极-栅极电压的量值，由此减小从漏极到体电极到GND2的GIDL电流。
GIDL检测电路303包括位于从VDD2到GND2的电流路径350中的检测晶体管(NFET351)，所述检测晶体管被加偏压为处于不导电状态，使得如果电路中的条件使得可能在电平移位路径311和313中产生GIDL电流，则将在路径350中产生从连接到VDD2的检测晶体管漏极到连接到检测晶体管源极(在节点352处)的检测晶体管体电极的GIDL电流。NFET 351的栅极在GND2处加偏压以将NFET 351置于不导电状态。
检测电路303包括三个二极管，这些二极管连同NFET 351被实施为耦合在电流路径350中的二极管配置的NFET 353-355。如果GIDL条件确实存在，其中GIDL电流流过NFET351，则GIDL电流将流过二极管配置的NFET 353-355，使得在节点352处产生用于GIDL DET信号的电压(高于GND2达三个二极管电压降)，这指示GIDL电流条件。如果没有GIDL电流流过NFET 351，则GIDL DET的电压接近于GND2的电压，这指示不存在GIDL电流条件。
取决于当GIDL DET信号指示GIDL电流条件时GIDL信号的所要电压，一些实施例可在路径350中包括不同数目的二极管。在一些实施例中，可使用不同类型的二极管。在其它实施例中，可使用电阻器代替二极管配置的NFET 353-355。然而，在一些实施例中，二极管(例如，二极管配置的晶体管)优于电阻器，因为二极管提供用于指示GIDL电流条件的经确证GIDL DET信号的相对恒定的电压，而无关于通过NFET 351的GIDL电流的量。在一些实施例中，电阻器可与二极管并联或串联放置。
GIDL检测电路303包括NFET配置的电容器357，用于在指示GIDL条件时平滑化GIDLDET电压。电路303还包括启用电路系统，用于在如在CPD信号处于低电压(GND2)且CPDN信号处于高电压(VDD2)时所指示的正常操作模式期间停用GIDL DET信号。当CPD信号在正常操作期间处于低电压且CPDN信号处于高电压时，NFET 361和PFET 359为不导电的且PFET 363为导电的，使得GIDL DET信号被拉动到VDD2的高电压以使得GIDL NFET 319和321完全导电，使得所述GIDL NFET 319和321不停用或以其它方式影响移位电流路径311和313。在其它实施例中，可在包括在VDD2与GND2的电压之间的参考电压的正常操作模式期间将GIDLDET信号拉到另一电压。
在CPD处于高电压且CPDN处于低电压时的低功率条件期间，PFET 363为不导电的且PFET 359和NFET 361为导电的，使得GIDL DET的电压为节点352的电压。在此模式期间，GIDL DET信号的电压将指示GDIL电流条件。
在低功率模式期间，GIDL DET信号处于GIDL指示电压会将NFET 319和321置于导电状态，以使节点326和328的相应电压处于VDD2的电压与GND1的电压之间的中间值处。在一个实施例中，NFET 319和321充当源极随耦器，其中在节点326和328处的电压为当GIDLDET信号指示GIDL电流条件时低于GIDL DET信号的电压的NFET电压阈值。在GIDL电流条件期间的节点326和328的电压是基于二极管(例如，二极管配置的NFET 353-355)的数目和大小以及在所示实施例中的NFET 351的大小。在一个实施例中，如果VDD2以1.8伏的电压加偏压，则节点326和328在GIDL电流条件期间以1.0伏加偏压。然而，在其它实施例中，这些电压可具有其它值。
在一些实施例中，将节点326和328置于电压VDD2与GND1的电压之间的电压会显著减小至少部分地流过移位路径的GIDL电流。在其中在GIDL电流条件期间，电路303升高NFET319和321的栅极的电压以将节点326和328的电压设置于中间电压的一些模拟实例中，GIDL电流的量相对于其中NFET 319和321的栅极的电压在GIDL电流条件期间未升高(且NFET319和321不导电)的模拟减小69％。
当在较低功率模式期间不存在GIDL电流条件时，没有GIDL电流流过NFET 351和二极管配置的NFET 353-355。因此，GIDL DET信号的电压接近GND2的电压。在此电压下，NFET319和321为不导电的。
图4为根据另一实施例的电平移位器的电路图。电平移位器401包括两个移位电流路径403和405。路径403包括PFET 407、409和411以及NFET 423、427和431。路径405包括PFET 413、417和421以及NFET 425、429和433。电平移位器401包括PFET 437和实施有NFET441和PFET 439的反相器。所有NFET的体电极系结到GND2，且所有PFET的体电极系结到VDD2。PFET 437在低功率模式期间将节点PD系结到VDD2。
在正常操作期间，将互补IN和INN信号分别提供到NFET 433和431的栅极。这些信号来自第一电压域(例如，图3中的域307)中的电路系统。输入信号的状态被电平移位到第二电压域(VDD2、GND2)，且被提供为OUT信号。在一些实施例中，与图3的电平移位器301相比，电平移位器401被视为较低速度电平移位器。在一些实施例中，NFET 431和433的源极和/或体电极连接到GND1。
NFET 423和425的栅极电极接收GIDL DET信号。在低功率模式中，当CPDN信号处于低电压以使得NFET 427和429不导电时，NFET 423和425由GIDL DET信号而被使得导电，以响应于所检测到的GIDL条件而升高节点424和426的相应电压，以便减小通过路径403和405的至少一部分的GIDL电流。
图5为包括将GIDL检测信号在GIDL DET总线517上提供到多个电平移位器(507、509、511、513)的GIDL检测电路502的电路501的框图。电平移位器507、509、511和513可类似于电平移位器301、电平移位器401，或具有另一电平移位器配置(例如，单端电平移位器、弱上拉/下拉电平移位器)。在一些实施例中，一些电平移位器可以是高速电平移位器(类似于电平移位器301)，并且其它电平移位器可以是低速电平移位器(类似于电平移位器401)。电平移位器507和511将来自电压域531(VDD1、GND1)的输入信号(IN1、INN1、IN2、INN2)移位到VDD2、GND2的电压域。电平移位器509和513将信号(IN3、INN3、IN4、INN4)从电压域523(VDD3、GND3)电平移位到VDD2、GND2的电压域。在一些实施例中，输入信号(IN1、INN1、IN2、INN2、IN3、INN3、IN4、INN4)可以是输入数据信号、输出数据信号，或移位到第二电压域的输出驱动信号。在一些实施例中，VDD2、GND 2的电压域为比VDD1、GND1的电压域或VDD3、GND3的电压域高的电压域。但在其它实施例中，VDD2、GND 2的电压域可更低。在一个实施例中，电平移位器507、509、511和513可位于集成电路的I/O单元中。
每个电平移位器(507、511、509和513)包括栅极由GIDL DET信号控制的GIDL晶体管(类似于NFET 319、321、423、425)。在低功率模式期间(当开关521闭合且开关519断开时)，GIDL检测信号控制GIDL晶体管的栅极。如果GIDL检测电路502检测到GIDL电流条件，则GDIL DET信号将提供电压以增大GIDL晶体管的电导率，从而减小电平移位器的移位路径中的GIDL电流。在正常操作模式中，开关521断开，且开关519闭合。
在图5中，GIDL检测电路502包括GIDL检测路径503。路径503可类似于图3的路径350、图6的路径602或图7的路径702。然而，在其它实施例中，路径503可具有其它配置。在其它实施例中，不同数目的电平移位器(例如，6到8个)可耦合到GIDL DET总线517。
图6为GIDL检测路径602的另一实施例的电路图。路径602可代替图3中的路径350使用。路径602在供电电压端VDD2与GND2之间延伸。检测NFET 603以及二极管607和609位于电流路径602中。NFET 603配置成体电极连接到源极。不同于GIDL检测路径350，NFET 603的栅极连接到NFET 603的源极。
图7为可代替图3的路径350使用的GIDL检测路径702的另一实施例的电路图。路径702在供电电压端VDD2与GND2之间延伸。检测PFET 703以及二极管707和709位于电流路径702中。PFET 703配置成体电极、栅极和源极连接到电压供应端VDD2。
在其它实施例中，电平移位器和GIDL检测电路可以不同方式配置，具有不同组件，和/或以不同方式操作。在一些实施例中，PFET可用作GIDL晶体管(代替NFET 319和321)和隔离晶体管(例如代替NFET 325、324)。在利用PFET用于此类晶体管的一个此类实施例中，GIDL PFET将在移位路径中较之于隔离PFET更接近于GND。在其它实施例中，电平移位器和GIDL保护电路可包括其它类型的晶体管(例如，双极晶体管)。在又其它实施例中，可将断电信号提供到输入晶体管(例如，NFET 327、329)的栅极以将电平移位器置于低功率模式，其中移位路径将不包括NFET 324和325。
如已示出，实施具有电平移位器的GIDL检测电路以在GIDL电流条件期间使GIDL晶体管(例如，NFET 319和321)导电从而抑制电平移位路径中的GIDL电流可在一些实施例中有利地提供抑制移位路径中的GIDL电流同时仅在存在GIDL电流条件时才使GIDL晶体管导电，由此降低系统的电力消耗的电平移位器。当不存在GIDL电流条件时，不消耗电力来生成对GIDL晶体管(NFET 319和321)加偏压的电压。因此，在这些时间期间，不需要使GDIL晶体管(例如，NFET 319)导电的偏压电压，从而减小GIDL电流。
此外，此类系统可为有利的，因为其提供在操作期间可经受广泛范围的供电电压的电平移位路径中的GIDL电流减小。另外，在指示GIDL电流条件的GIDL DET信号电压由通过检测晶体管(例如，FET 351、603、703)的GIDL电流生成的一些实施例中，不需要额外的功率偏压电压生成电路(例如，电阻器梯、电压调节器、带隙生成器)。
如本文中的实施例中所示，GIDL检测电路的电流路径350、602和702独立于移位路径311和313，因为GIDL电流路径和移位路径并不共享同一路径的一部分。这可能是有利的，尤其在较小的处理节点处，其中由于由处理节点的设计规则检查界定的处理限制而更难以耦合多个路径。并且，在一些实施例中，具有独立于移位路径的GIDL检测电路可允许GIDL检测电路提供用于多个移位路径的GIDL检测信号(如图5中所示)。
本文关于一个实施例描述的特征可实施于本文中所描述的其它实施例中。FET(场效应晶体管)的电流电极为源极或漏极。FET的控制电极为栅极。
虽然已经示出和描述本发明的特定实施例，但本领域的技术人员将认识到，基于本文中的教示，可在不脱离本发明和其更广泛方面的情况下做出进一步改变和修改，且因此，所附权利要求书意图将在本发明的真实精神和范围内的所有此类改变和修改涵盖在其范围内。

Claims (10)

1.一种电路，其特征在于，包括：
电平移位器，所述电平移位器包括用以接收处于第一电压域中的信号的输入和用以提供处于所述信号的第二电压域中的经电平移位信号的输出，所述电平移位器包括在第一节点与第二节点之间的移位路径，所述移位路径包括用于传达所述信号的状态的第三节点，所述移位路径包括串联耦合于所述移位路径中的第一晶体管和第二晶体管，其中所述第二晶体管包括用以接收低功率信号以在所述电平移位器的低功率模式期间将所述第二晶体管置于非导电状态的控制端；
GIDL检测电路，所述GIDL检测电路包括用以提供指示GIDL电流条件的GIDL信号的输出，所述GIDL信号在所述GIDL信号指示GIDL电流条件时增大所述第一晶体管的电导率，以在所述第二晶体管在所述电平移位器的低功率模式期间不导电时最小化通过所述移位路径的至少一部分的GIDL电流。
2.根据权利要求1所述的电路，其特征在于，所述移位路径包括输入晶体管，所述输入晶体管具有用以接收所述信号的控制电极，其中所述第二晶体管在所述移位路径中串联地位于所述第一晶体管与所述输入晶体管之间。
3.根据权利要求1所述的电路，其特征在于：
所述电平移位器包括用以接收处于第一电压域中的为所述信号的互补信号的第二信号的第二输入，所述电平移位器包括在所述第一节点与第二节点之间的第二移位路径，所述第二移位路径包括串联耦合于所述第二移位路径中的第三晶体管和第四晶体管；
所述GIDL信号在所述GIDL信号指示GIDL电流条件时增大所述第三晶体管的电导率，以在所述第四晶体管在所述电平移位器的低功率模式期间不导电时最小化通过所述第二移位路径的至少一部分的GIDL电流。
4.根据权利要求1所述的电路，其特征在于，进一步包括：
第二电平移位器，所述第二电平移位器包括用以接收处于不同于所述第二电压域的电压域中的第二信号的第二输入和用以提供处于所述第二信号的所述第二电压域中的第二经电平移位信号的第二输出，所述第二电平移位器包括第二移位路径，所述第二移位路径包括用于传达所述第二信号的状态的第四节点，所述第二移位路径包括串联耦合于所述第二移位路径中的第三晶体管和第四晶体管，其中所述第四晶体管包括用以接收低功率信号以在所述第二电平移位器的低功率模式期间将所述第四晶体管置于非导电状态的控制端；
其中所述GIDL信号在所述信号指示GIDL电流条件时增大所述第三晶体管的电导率，以在所述第四晶体管在所述第二电平移位器的低功率模式期间不导电时最小化通过所述第二移位路径的至少一部分的GIDL电流。
5.根据权利要求1所述的电路，其特征在于，所述GIDL信号在所述信号指示GIDL电流条件时控制源极随耦器配置中的第一晶体管，以在所述第二晶体管在低功率模式中不导电时最小化通过所述移位路径的至少一部分的GIDL电流。
6.根据权利要求1所述的电路，其特征在于，所述第一晶体管在所述移位路径中位于更接近所述第一节点处，并且所述第二晶体管在所述移位路径中位于更接近所述第二节点处，其中所述第一节点被配置成供应高于被配置成由所述第二节点供应的供电电压的供电电压。
7.根据权利要求1所述的电路，其特征在于：
所述第一晶体管的第一电流电极在所述移位路径中的第四节点处连接到所述第二晶体管的第一电流电极，其中所述GIDL信号在所述信号指示GIDL电流条件时控制所述第一晶体管的电导率，以将所述第四节点的电压调整到在所述第一节点的电压与所述第二节点的电压之间的电压，以在所述第二晶体管在所述低功率模式中不导电时最小化通过所述移位路径的至少一部分的GIDL电流。
8.一种电路，其特征在于，包括：
电平移位器，所述电平移位器包括用以接收处于第一电压域中的第一信号的第一输入和用以提供处于所述第一信号的第二电压域中的经电平移位信号的输出，所述电平移位器包括用以接收处于所述第一电压域中的与所述第一信号互补的第二信号的第二输入，所述电平移位器包括在第一节点与第二节点之间的第一移位路径，所述第一移位路径包括串联耦合于所述第一移位路径中的第一晶体管和第二晶体管，所述电平移位器包括在所述第一节点与所述第二节点之间的第二移位路径，所述第二移位路径包括串联耦合于所述第二移位路径中的第三晶体管和第四晶体管；
GIDL检测电路，所述GIDL检测电路包括用以提供指示GIDL电流条件的GIDL信号的输出，所述GIDL信号在所述GIDL信号指示GIDL电流条件时增大所述第一晶体管和所述第三晶体管的电导率，以在使得所述第二晶体管和所述第四晶体管在所述电平移位器的低功率模式期间不导电时最小化通过所述第一移位路径的至少一部分和通过所述第二移位路径的至少一部分的GIDL电流。
9.根据权利要求8所述的电路，其特征在于，所述GIDL检测电路包括电流路径，由所述GIDL信号指示的所述GIDL电流条件指示通过所述GIDL检测电路的所述电流路径的GIDL电流，其中所述GIDL检测电路包括在所述电流路径中的检测晶体管，所述检测晶体管具有连接到所述检测晶体管的电流电极的体电极。
10.根据权利要求8所述的电路，其特征在于：
所述第一移位路径包括第一输入晶体管，所述第一输入晶体管具有用以接收所述第一信号的控制电极，其中所述第二晶体管在所述第一移位路径中串联地位于所述第一晶体管与所述第一输入晶体管之间；
所述第二移位路径包括第二输入晶体管，所述第二输入晶体管具有用以接收所述第二信号的控制电极，其中所述第四晶体管在所述第二移位路径中串联地位于所述第三晶体管与所述第二输入晶体管之间。
CN202311670755.8A 2022-12-07 2023-12-07 具有gidl电流减小的电平移位器 Pending CN118157656A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IN202221070541 2022-12-07
IN202221070541 2022-12-07

Publications (1)

Publication Number Publication Date
CN118157656A true CN118157656A (zh) 2024-06-07

Family

ID=88920834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311670755.8A Pending CN118157656A (zh) 2022-12-07 2023-12-07 具有gidl电流减小的电平移位器

Country Status (3)

Country Link
US (1) US12015407B1 (zh)
EP (1) EP4383567A1 (zh)
CN (1) CN118157656A (zh)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404269B1 (en) 1999-09-17 2002-06-11 International Business Machines Corporation Low power SOI ESD buffer driver networks having dynamic threshold MOSFETS
US6882200B2 (en) 2001-07-23 2005-04-19 Intel Corporation Controlling signal states and leakage current during a sleep mode
US6512705B1 (en) 2001-11-21 2003-01-28 Micron Technology, Inc. Method and apparatus for standby power reduction in semiconductor devices
US7027276B2 (en) 2004-04-21 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage ESD protection circuit with low voltage transistors
US7215146B2 (en) 2004-10-29 2007-05-08 Intel Corporation High speed buffered level-up shifters
US7359271B2 (en) 2005-12-22 2008-04-15 Infineon Technologies Ag Gate induced drain leakage current reduction by voltage regulation of master wordline
US7639066B2 (en) 2006-12-15 2009-12-29 Qimonda North America Corp. Circuit and method for suppressing gate induced drain leakage
US7675345B2 (en) 2007-07-24 2010-03-09 Texas Instruments Incorporated Low-leakage level-shifters with supply detection
TWI451698B (zh) 2012-02-21 2014-09-01 Global Unichip Corp 具有低輸入電壓轉寬範圍高輸出電壓的高速準位切換器
US20170221879A1 (en) 2016-01-29 2017-08-03 Mediatek Inc. Electrostatic discharge protection circuit with leakage current reduction and associated electrostatic discharge protection method
KR102193622B1 (ko) 2016-06-29 2020-12-22 마이크론 테크놀로지, 인크 전압 생성 회로
US10158354B2 (en) 2017-02-10 2018-12-18 Silicon Laboratories Inc. Apparatus with electronic circuitry having reduced leakage current and associated methods
US10659045B2 (en) 2017-06-27 2020-05-19 Silicon Laboratories Inc. Apparatus with electronic circuitry having reduced leakage current and associated methods
US11315919B2 (en) 2019-02-05 2022-04-26 Nxp Usa, Inc. Circuit for controlling a stacked snapback clamp
US10972096B2 (en) 2019-06-28 2021-04-06 Nxp Usa, Inc. Electronic switch
US11251782B1 (en) * 2020-11-10 2022-02-15 Nxp B.V. Level shifter with ESD protection
US20220310589A1 (en) 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method for esd protection

Also Published As

Publication number Publication date
US12015407B1 (en) 2024-06-18
US20240195394A1 (en) 2024-06-13
EP4383567A1 (en) 2024-06-12

Similar Documents

Publication Publication Date Title
EP0614279B1 (en) Overvoltage tolerant output buffer circuit
US5568065A (en) Circuit for connecting a node to a voltage source selected from alternative voltage sources
US7768308B2 (en) Level shift circuit
US7205820B1 (en) Systems and methods for translation of signal levels across voltage domains
US7388410B2 (en) Input circuits configured to operate using a range of supply voltages
US7683668B1 (en) Level shifter
US20040041587A1 (en) Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit
EP2680104A2 (en) A CMOS power backup switching circuit and method for operating a CMOS power backup switching circuit
US7786760B2 (en) I/O buffer circuit
US7154309B1 (en) Dual-mode output driver configured for outputting a signal according to either a selected high voltage/low speed mode or a low voltage/high speed mode
US7477075B2 (en) CMOS output driver using floating wells to prevent leakage current
US5894230A (en) Modified keeper half-latch receiver circuit
US6259299B1 (en) CMOS level shift circuit for integrated circuits
US6630844B1 (en) Supply voltage detection circuit
US10291230B2 (en) Level shifter and level shifting method
US7656210B2 (en) Semiconductor integrated circuit
EP2892154B1 (en) Level shifter circuit
US20090231016A1 (en) Gate oxide protected i/o circuit
KR20010094948A (ko) 반도체 칩, 반도체 인터페이스 회로, 반도체 칩의 회로보호 방법 및 그 보호 회로
US6225838B1 (en) Integrated circuit buffers having reduced power consumption requirements
US10985754B1 (en) Input/output circuit and electronic device including the same
EP2530842B1 (en) High voltage tolerant bus holder circuit and method of operating the circuit
JP3940743B2 (ja) 半導体集積回路装置およびレベル変換回路
KR100300687B1 (ko) 반도체집적회로
EP4383567A1 (en) Level shifter with gidl current reduction

Legal Events

Date Code Title Description
PB01 Publication