CN118156292A - 具有不同栅极氧化物厚度的栅极全环绕器件 - Google Patents

Abstract

本文提供的技术用以形成具有不同栅极氧化物厚度的半导体器件。第一半导体器件包括第一多个半导体纳米带周围的第一栅极结构，并且第二半导体器件包括第二多个半导体纳米带周围的第二栅极结构。第一栅极结构至少包括第一栅极氧化物层和第一栅电极，并且第二栅极结构至少包括第二栅极氧化物层和第二栅电极。第一栅极氧化物层比第二栅极氧化物层厚。高k电介质层可以形成于第一和第二栅极氧化物层之上，或者可以形成于第二栅极氧化物层之上但不在第一栅极氧化物层之上。

Description

具有不同栅极氧化物厚度的栅极全环绕器件

技术领域

本公开涉及集成电路，并且更具体地涉及栅极全环绕半导体器件。

背景技术

随着集成电路在尺寸上不断地缩小，出现了很多挑战。例如，变得越来越难以缩小存储器和逻辑单元的尺寸。已经构想了使可用半导体表面最大化以形成有源沟道的不同晶体管架构，包括纳米片(例如，栅极全环绕)和叉片架构。不过，这样的架构在半导体区之间的小尺度方面有缺陷。对于一些器件而言，这些小尺度限制了器件的能力。因此，仍然存在关于形成特定晶体管结构的很多不可忽视的挑战。

附图说明

图1A是根据本公开的实施例的一对半导体器件的截面图，其示出了器件之间的不同栅极氧化物厚度。

图1B示出了根据本公开的另一实施例的另一对半导体器件的截面图，其示出了器件之间的不同栅极氧化物厚度。

图2A-2N是根据本公开的一些实施例的示出了用于形成具有不同栅极氧化物厚度的半导体器件的示例性过程中的各个阶段的截面图。

图3A-3H是根据本公开的一些实施例的示出了用于形成具有不同栅极氧化物厚度的半导体器件的另一示例性过程中的各个阶段的截面图。

图4示出了根据本公开的一些实施例的包含一个或多个半导体管芯的芯片封装的截面图。

图5是根据本公开的实施例的用于具有不同栅极氧化物厚度的半导体器件的制作过程的流程图。

图6示出了根据本公开的实施例的包括一个或多个本文以各种方式描述的集成电路的计算系统。

尽管下文的具体实施方式部分将继续参考例示性实施例进行，但是所述实施例的很多替代方案、修改和变化根据本公开将是显而易见的。还应当认识到，附图未必是按比例绘制的，也并非意在使本公开局限于所示的具体配置。例如，尽管一些附图大致指示了理想的直线、直角和平滑表面，但是鉴于所使用的处理设备和技术的现实世界局限性，集成电路结构的实际实施可能具有不太理想的直线和直角(例如，一些特征可能具有锥变侧壁和/或圆化拐角)，并且一些特征可能具有表面形貌或以其他方式呈现非平滑性。

具体实施方式

本文提供的技术用以形成具有不同栅极氧化物厚度的半导体器件。所述技术可以用于任何数量的集成电路应用中，并且相对于栅极全环绕(GAA)晶体管(例如，带FET和纳米线FET)是特别有用的。在示例中，第一半导体器件包括第一半导体区周围的第一栅极结构，并且第二半导体器件包括第二半导体区周围的第二栅极结构。第一和第二半导体区可以是从源极区延伸到漏极区的半导体材料的一个或多个纳米线或纳米带或纳米片。第一栅极结构至少包括第一栅极氧化物层和第一栅电极(例如，诸如功函数材料和/或栅极填充金属的导电材料)，并且第二栅极结构至少包括第二栅极氧化物层和第二栅电极。第一栅极氧化物层比第二栅极氧化物层更厚。例如，第一栅极氧化物层可以比第二栅极氧化物层至少厚2nm。在一些示例中，也可以在第一和第二栅极氧化物层之上形成高k电介质层。在一些其他示例中，在第二栅极氧化物层之上而不在第一栅极氧化物层之上形成高k电介质层。考虑到本公开，很多变型和实施例将是显而易见的。

一般概述

如前文所指出的，还有很多关于集成电路制作的不可忽视的挑战。更详细而言，随着器件变得更小并且更紧密包装，很多结构的制作变得更有挑战性，因为结构的临界尺寸(CD)推动着当前制作技术的极限。GAA器件通过在单个器件中提供几个半导体区(例如，纳米带)来提供有限芯片占有面积的高效使用。不过，此类结构的几何形状在纳米带之间留下很少空间用于形成关键结构，例如栅极氧化物和任何导电栅极层。一些应用需要使用耦合到I/O端口或电压轨的更高功率器件，并且此类器件可能需要更厚的栅极氧化物以应对高电流。由于前述的纳米带之间的有限间隔并且由于在栅极氧化物生长期间半导体区的过度消耗，为此类器件形成厚栅极氧化物是有挑战性的。一种可能的方式可能是不释放给定管芯的厚栅极氧化物部分中的纳米带，这可以帮助防止在栅极氧化物生长期间半导体区的过度消耗。不过，由于牺牲材料保留在沟道区中，沟道区的大部分仍然会丢失。

因而，根据本公开的实施例，在本文中提供了用于形成具有不同栅极氧化物厚度的GAA半导体器件的技术。换言之，一个或多个第一GAA器件包括与同一衬底上的一个或多个第二GAA器件相比更厚的栅极氧化物。在一些示例中，一个或多个第一GAA器件具有的栅极氧化物层比一个或多个第二GAA器件的栅极氧化物层至少厚1nm、至少厚2nm、或至少厚3nm。根据一些实施例，晶体硅层可以形成在一个或多个第一GAA器件的纳米带周围，并且接下来被氧化以在一个或多个第一GAA器件的纳米带周围形成第一栅极氧化物层(例如，更厚的栅极氧化物层)。通过沉积额外的硅并且然后氧化，在氧化物生长工艺期间消耗更少的初始纳米带。然后可以在一个或多个第二GAA器件的纳米带之上，通过执行另一氧化物生长工艺来形成第二栅极氧化物层(例如，更薄的栅极氧化物)，以形成与第一栅极氧化物层相比更薄的栅极氧化物。在一些实施例中，在第一和第二栅极氧化物层两者上形成包括高k电介质材料(例如，介电常数高于6.5)的另一电介质层。在一些其他实施例中，在第二栅极氧化物层上而不在第一(更厚的)栅极氧化物层上形成包括高k材料的电介质层。高k材料可以是氧化铪，尽管也可以使用其他高k材料。考虑到本公开，很多变型和实施例将是显而易见的。

根据实施例，一种集成电路包括第一半导体器件和第二半导体器件，第一半导体器件具有在第一源极区和第一漏极区之间沿第一方向延伸的第一半导体区，以及在第一半导体区之上沿第二方向延伸的第一栅极结构，第二半导体器件具有在第二源极区和第二漏极区之间沿第一方向延伸的第二半导体区，以及在第二半导体区之上沿第二方向延伸的第二栅极结构。第一栅极结构具有第一栅极电介质结构和第一栅极电介质结构上的第一栅电极，并且第二栅极结构具有第二栅极电介质结构和第二栅极电介质结构上的第二栅电极。第一栅极电介质结构包括第一栅极氧化物层，并且第二栅极电介质结构包括第二栅极氧化物层。第一栅极氧化物层比第二栅极氧化物层至少厚2nm。

根据另一实施例，一种集成电路包括第一半导体器件和第二半导体器件，第一半导体器件具有在第一源极区和第一漏极区之间沿第一方向延伸的多个第一半导体纳米带，以及在多个第一半导体纳米带之上沿第二方向延伸的第一栅极结构，第二半导体器件具有在第二源极区和第二漏极区之间沿第一方向延伸的多个第二半导体纳米带，以及在多个第二半导体纳米带之上沿第二方向延伸的第二栅极结构。第一栅极结构具有第一栅极电介质结构和第一栅极电介质结构上的第一栅电极，并且第二栅极结构具有第二栅极电介质结构和第二栅极电介质结构上的第二栅电极。第一栅极电介质结构包括第一栅极氧化物层，并且第二栅极电介质结构包括第二栅极氧化物层。第一栅极氧化物层比第二栅极氧化物层更厚(例如，厚2nm或更大)。与多个第二半导体纳米带中的纳米带的中点厚度相比，多个第一半导体纳米带中的纳米带具有更大的中点厚度。在一个这样的示例中，第一半导体纳米带中的纳米带具有的中点厚度比第二半导体纳米带的中点厚1nm或更多。

根据另一实施例，一种形成集成电路的方法包括：形成第一鳍状物结构，第一鳍状物结构包括第一半导体材料，第一鳍状物结构在衬底上方延伸并且沿第一方向延伸；形成第二鳍状物结构，第二鳍状物结构包括第二半导体材料，第二鳍状物结构在衬底上方延伸并且沿第一方向延伸；在第一鳍状物结构之上形成第一牺牲电介质层以及在第二鳍状物结构之上形成第二牺牲电介质层；在第二鳍状物结构之上形成第一掩模结构并且去除第一鳍状物结构之上的第一牺牲电介质层；在第一半导体材料之上形成晶体硅层；将晶体硅层氧化以在第一半导体材料上形成第一栅极氧化物层；在第一半导体材料之上形成第二掩模结构并去除第二鳍状物结构之上的第二电介质层；以及在第二半导体材料上形成第二栅极氧化物层，其中，第一栅极氧化物层比第二栅极氧化物层至少厚2nm。

所述技术可以用于任何类型的非平面晶体管，但对于纳米线和纳米带晶体管(有时称为GAA晶体管或叉片式晶体管)是尤其有用的，仅举几例。源极区和漏极区可以是(例如)给定鳍状物结构或衬底的掺杂部分或者在蚀刻和替换源极/漏极形成工艺期间沉积的外延区。源极区和漏极区中的掺杂剂类型将取决于对应晶体管的极性。可以采用先栅极工艺或后栅极工艺(有时称为替换金属栅极或RMG工艺)实施栅极结构。任何数量的半导体材料可以用于形成晶体管，例如IV族材料(例如，硅、锗、硅锗)或III-V族材料(例如，砷化镓、砷化镓铟)。

本文提供的技术和结构的使用可以是能够使用工具检测到的，例如，所述工具为：包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)的电子显微镜；成分绘图；x射线晶体照相术或衍射(XRD)；能量色散x射线光谱测定(EDS)；二次离子质谱分析(SFMS)；飞行时间SFMS(ToF-SFMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或者高分辨率物理或化学分析，这里仅列举了几种适当的示例性分析工具。例如，在一些示例性实施例中，此类工具可以指示一个或多个GAA器件与其他GAA器件相比具有更厚的栅极氧化物(例如，至少厚2nm)。在一些示例中，具有更厚栅极氧化物的GAA器件所具有的纳米带可以与来自具有更薄栅极氧化物的GAA器件的纳米带的厚度相同或者更厚。在另一个示例中，可能仅在具有更薄栅极氧化物的GAA器件之上观察到具有诸如氧化铪的高k材料的电介质层(并且具有更厚栅极氧化物的GAA器件没有该电介质层)。

应当理解，本公开中的“在……上方”和“在……之上”的含义应当被按照最宽泛的方式解释，使得“在……上方”和“在……之上”不仅是指直接位于某物上，还包括位于某物之上且其间具有中间特征或层的含义。如本文所使用的，术语“背面”一般是指位于一个或多个半导体器件的下面(位于器件层下方)的区域，所述半导体器件要么位于器件衬底内，要么位于器件衬底的区域中(在已经去除了器件衬底的大块的情况下)。注意，如果使给定结构颠倒，则背面可以变为正面，并且反之亦然。为此，将认识到，使用诸如“在……上方”、“在……下方”、“在……下面”、“上部”、“下部”、“顶部”和“底部”的术语是为了方便论述，而并非暗示不可变更的结构或者固定的取向；相反，这样的术语仅指示在结构处于给定取向中时的空间关系。

文中使用的术语“层”指代包括具有厚度的区域的材料部分。单原子层是由给定材料的单层原子构成的层。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的区域，并且该层具有小于该连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或者顶表面和底表面处的任何水平平面对之间。层可以水平延伸、垂直延伸和/或沿锥变表面延伸。层可以以跨越整个层的相对均匀的厚度与给定表面(不管是平直的还是曲面的)共形。

本文使用的“成分上不同”或者“成分上有区别”的材料是指具有不同化学成分的两种材料。这种成分差异例如可以是因为一种材料中有而另一种材料中没有的元素(例如，SiGe与硅是成分上不同的)，或者一种材料与第二材料具有全都相同的元素，但在一种材料中相对于另一种材料有意地以不同浓度提供那些材料中的至少一种(例如，具有70原子百分比锗的SiGe与具有25原子百分比锗的SiGe在成分上不同)。除了此类化学成分差异，所述材料还可以具有有区别的掺杂剂(例如，镓和镁)或者处于有区别的浓度上的相同掺杂剂。在其他实施例中，成分上有区别的材料还可以指具有不同晶体学取向的两种材料。例如，(110)硅与(100)硅在成分上有区别或不同。例如，可以利用均厚晶圆层转移来完成不同取向的堆叠体的创建。如果两种材料在元素上是不同的，那么所述材料中的一种具有不同于另一种材料中的元素的元素。

图1A示出了根据本公开的实施例的跨越第一半导体器件101和第二半导体器件103截取的截面图。第一和第二半导体器件101和103中的每者可以是任何类型的非平面金属氧化物半导体(MOS)晶体管，例如三栅极晶体管、栅极全环绕(GAA)晶体管或叉片式晶体管，尽管其他晶体管拓扑结构和类型也可以从本文提供的技术中受益。本文例示的实施例使用GAA结构。

第一和第二半导体器件101和103一起表示可以包含任何数量的类似半导体器件的集成电路的部分。此外，为了在比较和对比器件时清晰并且容易讨论，第一和第二半导体器件101和103是并排提供的。不过，第二半导体器件103可以存在于集成电路内的任何别处，并且不需要经由共享的源极区或漏极区与第一半导体器件101链接。可以在各种常见电路结构(例如反相器)中使用第一半导体器件101与第二半导体器件103共享源极区或漏极区的布置。

可以看出，半导体器件101和103形成于衬底102上。可以在衬底102上形成任何数量的其他半导体器件，但是这里例示两个作为示例。衬底102可以是(例如)体块衬底，其包括IV族半导体材料(例如硅、锗或硅锗)、III-V族半导体材料(例如砷化镓、砷化镓铟或磷化铟)和/或任何其他能够在上面形成晶体管的适当材料。替代性地，衬底102可以是具有位于掩埋绝缘体层之上的预期半导体层(例如，二氧化硅之上的硅)的绝缘体上半导体衬底。替代性地，衬底102可以是适于形成纳米线或纳米带的多层衬底或超晶格(例如，硅和SiGe的交替层，或者砷化镓铟和磷化铟的交替层)。可以使用任何数量的衬底。

第一半导体器件101可以包括任何数量的半导体纳米带104，而第二半导体器件103相似地可以包括任何数量的半导体纳米带106。纳米带104可以沿第一方向(例如，跨越页面)在源极区108和漏极区110之间延伸。同样，纳米带106可以沿第一方向在源极区112和漏极区110之间延伸。取决于应用，任何源极区还可以充当漏极区，并且反之亦然。此外，如上所述，第二半导体器件103的纳米带106可以在源极区112和不同于漏极区110的漏极区之间延伸。

在一些实施例中，半导体器件101和103具有相等数量的纳米带，而在其他实施例中，它们具有不等数量的纳米带。在一些实施例中，纳米带104和纳米带106中的每者由交替材料层的鳍状物(例如，硅和硅锗的交替层)形成，其中，在纳米带104和纳米带106之间去除牺牲材料层。纳米带104和纳米带106中的每者可以包括与衬底102相同或不同的半导体材料。在其他情况下，去除衬底102。在一些这样的情况下，可以有例如一个或多个背面互连和/或接触层。

根据一些实施例，源极区和漏极区108/110/112是使用蚀刻和替换工艺提供的外延区。在其他实施例中，源极区和漏极区中的任一者可以是(例如)半导体鳍状物结构的注入掺杂原生部分。可以使用适合于源极区和漏极区的任何半导体材料(例如，IV族和III-V族半导体材料)。源极区和漏极区可以包括用于改善接触电阻的多个层，例如衬层和帽盖层。在任何此类情况下，源极区和漏极区的成分和掺杂都可以是相同或不同的，具体取决于晶体管的极性。可以使用任何数量的源极和漏极配置和材料。

根据一些实施例，鳍状物结构包括材料的交替层(例如，硅和硅锗(SiGe)的交替层)，其便于在栅极形成工艺期间形成纳米线和纳米带，其中，交替层中的一种类型被选择性地蚀刻掉，从而在沟道区内解放出交替层中的另一种类型，从而能够在之后实施栅极全环绕(GAA)工艺。交替层可以是均厚沉积的，并且之后被蚀刻成鳍状物结构，或者交替层可以被沉积到鳍状物形状的沟槽中。

根据一些实施例，在间隔体结构114和内部间隔体116之间的每个纳米带104上方提供第一栅极结构。类似地，在间隔体结构114和内部间隔体116之间的每个纳米带106之上提供第二栅极结构。第一和第二栅极结构均在第二方向(例如，进出页面)上跨越对应纳米带延伸。第二方向可以与第一方向正交。根据一些实施例，第一栅极结构包括第一栅极氧化物层118和第一栅电极120，并且第二栅极结构包括第二栅极氧化物层122和第二栅电极124。与诸如氧化铪的高k电介质相比，第一栅极氧化物层118和第二栅极氧化物层122中的每者可以是具有处于4和6之间的相对较低的介电常数的电介质材料。例如，仅举几例，第一栅极氧化物层118和第二栅极氧化物层122可以是二氧化硅、氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)或氮氧化硅(SiON)。根据一些实施例，第一栅极氧化物层118比第二栅极氧化物层122厚。例如，第一栅极氧化物层118可以比第二栅极氧化物层122至少厚1nm、至少厚2nm或至少厚3nm。第一栅极氧化物层可以具有处于大约3nm和大约5nm之间的厚度。

根据一些实施例，第二栅极氧化物层122可以由纳米带106的半导体材料的一部分形成，使得与纳米带104在其中点处的厚度相比，所得的纳米带106在其中点处具有更低的厚度。如本文所用，纳米带的中点是指沿纳米带的长度(例如，沿第一方向)的中点位置。在一些实施例中，第一栅极氧化物层118和第二栅极氧化物层122中的每者是经由热氧化形成的，从而不会形成于内部间隔体116和间隔体结构114的侧壁表面上(或形成非常少)。在一个这样的示例中，纳米带104具有的中点厚度比纳米带106的中点厚了1nm或更多。

根据一些实施例，第一栅极结构具有位于纳米带104和第一栅电极120之间的第一栅极电介质结构，其中，第一栅极电介质结构包括第一栅极氧化物层118和第一栅极氧化物层118上的第一高k电介质层126，并且第二栅极结构具有位于纳米带106和第二栅电极124之间的第二栅极电介质结构，其中，第二栅极电介质结构包括第二栅极氧化物层122和第二栅极氧化物层122上的第二高k电介质层128。第一高k电介质层126和第二高k电介质层128可以包括具有大于6.5的介电常数的任何适当的高k材料。一些示例性高k材料包括氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌锌酸铅。根据一些实施例，第一高k电介质层126和第二高k电介质层128是同时形成的，从而包括相同的材料成分。注意，第一高k电介质层126和第二高k电介质层128中的每者可以沿内部间隔体116和间隔体结构114的侧壁存在。如图1B所示，在一些实施例中，在纳米带106周围仅存在第二高k电介质层128，并且在纳米带104周围未形成高k电介质层。可以在由于存在更厚的第一栅极氧化物层118而使纳米带104之间的间隔变得过紧的情况下，使用这种方案。

根据一些实施例，第一和第二栅电极120/124可以包括任何充分导电的材料，例如金属、金属合金或掺杂多晶硅。根据一些实施例，可以通过栅极切口结构使栅电极120/124在任何其他半导体器件之间中断。在一些实施例中，栅电极120/124包括位于对应纳米带周围的一种或多种功函数金属。例如，p沟道器件可以包括在p沟道器件的纳米带周围具有钛的功函数金属。在另一个示例中，n沟道器件可以包括在n沟道器件的纳米带周围具有钨的功函数金属。在一些实施例中，栅电极120/124均包括位于(一种或多种)功函数金属周围的填充金属或其他导电材料，以提供整个的栅电极结构。

可以在源极区和漏极区108/110/112中的每者之上形成导电接触部130，以提供通往源极区和漏极区108/110/112中的每者的电连接。导电接触部130可以包括任何适当的导电材料，例如钨、铜、钴、钛、钌或钽。

制作方法

图2A-2N包括根据一些实施例的共同示出了用于形成被配置有具有不同栅极氧化物厚度的半导体器件的集成电路的示例性过程的截面图。每个图示出了直至该时点的由该过程流得到的示例性结构，因而所描绘的结构随着该过程流的继续而发生演变，最终得到了图2N中所示的结构，其与图1A中所示的结构类似。所例示的集成电路结构可以是包括未描绘的其他集成电路系统的较大集成电路的部分。应当认识到，尽管给出了示例性材料和工艺参数，但是本公开并非意在受限于任何具体的此类材料或参数。

图2A示出了根据本公开的实施例具有形成于衬底之上的一系列材料层的衬底102。可以在衬底102之上沉积交替材料层，所述交替材料层包括与半导体层204交替的牺牲层202。可以在衬底102之上沉积任何数量的交替半导体层204和牺牲层202。应当指出，图2A中示出的截面是沿从多个层形成的鳍状物结构的长度(例如，沿第一方向)截取的并且一直延伸到衬底102的表面上方。

根据一些实施例，牺牲层202具有不同于半导体层204的材料成分。在一些实施例中，牺牲层202是硅锗(SiGe)，而半导体层204包括适于用作纳米带的半导体材料，例如硅(Si)、SiGe、锗或者III-V族材料，如磷化铟(InP)或者砷化镓(GaAs)。在其中牺牲层202和半导体层204中的每者中使用SiGe的示例中，锗浓度在牺牲层202和半导体层204之间是不同的。例如，牺牲层202可以包括相较于半导体层204更高的锗含量。半导体层204可以被掺杂有n型掺杂剂(以产生p沟道晶体管)或p型掺杂剂(以产生n沟道晶体管)。

尽管尺寸可以从一个示例性实施例到下一个示例性实施例发生变化，但是每个牺牲层202的厚度可以处于大约5nm和大约20nm之间。在一些实施例中，每个牺牲层202的厚度基本上相同(例如，在1-2nm以内)。半导体层204中的每者的厚度可以与每个牺牲层202的厚度大约相同(例如，大约5-20nm)。可以使用诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或原子层沉积(ALD)的任何已知材料沉积技术来沉积牺牲层202和半导体层204中的每者。

根据一些实施例，可以在交替半导体层204和牺牲层202的鳍状物结构之上形成虚设氧化物层205。虚设氧化物层205可以是二氧化硅，并且可以经由CVD或ALD沉积。

图2B示出了根据实施例的在虚设氧化物层205和鳍状物的交替层结构之上形成牺牲栅极结构206和侧壁间隔体208之后的图2A所示的结构的截面图。牺牲栅极结构206可以沿与鳍状物的长度正交的方向(例如，沿第二方向)延展，并且可以包括能够在该过程中的稍后时间被安全去除而不蚀刻或者以其他方式损坏鳍状物或间隔体结构208的任何部分的任何材料。在一些实施例中，牺牲栅极结构206包括多晶硅。间隔体结构208可以是使用回蚀刻工艺形成的，其中，将间隔体材料沉积在各处，并且之后对其进行各向异性蚀刻，从而仅在包括牺牲栅极结构206的结构的侧壁上留下所述材料。间隔体结构208可以包括电介质材料，例如氧化硅、氮氧化硅或者这些层的结合了碳或硼掺杂剂的任何配方。如本文进一步所述，牺牲栅极结构206与间隔体结构208一起限定了鳍状物的将用于形成第一和第二半导体器件的部分。

图2C示出了根据本公开的实施例的在去除不在牺牲栅极结构206和侧壁间隔体208之下的暴露的鳍状物结构之后的图2B中所示的结构的截面图。根据一些实施例，使用各向异性RIE工艺一起蚀刻各种交替材料层。在一些实施例中，沿间隔体结构208下方的所得鳍状物结构的边缘发生一些底切，使得给定鳍状物结构的长度不与间隔体结构208的宽度和牺牲栅极结构206的宽度之和完全相同。RIE工艺还可以蚀刻到衬底102中，从而使衬底102的位于任何鳍状物结构的任一侧上的部分凹陷。根据一些实施例，第一半导体器件101的第一鳍状物结构包括第一半导体层210，而第二半导体器件103的第二鳍状物结构包括第二半导体层212。

图2D示出了根据本公开的实施例的在去除牺牲层202的部分之后的图2C中所示的结构的截面图。可以使用各向同性蚀刻工艺使每个牺牲层202的暴露的端部凹陷。

图2E示出了根据本公开的实施例的在形成内部间隔体214之后的图2D中所示的结构的截面图。内部间隔体214可以具有与间隔体结构208相似或完全相同的材料成分。因此，内部间隔体214可以是相对于诸如硅和/或硅锗的半导体材料呈现出高蚀刻选择性的任何适当的电介质材料。可以使用CVD工艺(如ALD)在鳍状物结构的侧面上共形沉积内部间隔体214，并且然后使用各向同性蚀刻工艺回蚀刻该内部间隔体214，以暴露第一半导体层210和第二半导体层212的端部。

图2F示出了根据本公开的实施例的在形成源极区和漏极区之后的图2E中所示的结构的截面图。根据实施例，源极区216形成于第一半导体层210的第一端部，并且漏极区218形成于第一半导体层210的第二端部和第二半导体层212的第一端部之间。另一个源极区220可以形成于第二半导体层212的第二端部处。如上所述，取决于应用，源极区和漏极区216/218/220中的任一者可以充当源极或漏极。在一些示例中，源极区和漏极区216/218/220从半导体层210和212的端部外延生长。可以使用适于源极区和漏极区216/218/220的任何半导体材料(例如，IV族和III-V族半导体材料)。源极区和漏极区216/218/220可以包括用于改善接触电阻的多个层，例如衬层和帽盖层。在任何此类情况下，源极区和漏极区216/218/220的成分和掺杂可以是相同或不同的，具体取决于晶体管的极性。可以使用任何数量的源极和漏极配置和材料。

根据一些实施例，可以在源极区和漏极区216/218/220中的每者之上形成电介质帽盖层222。电介质帽盖层222允许平面化结构，从而牺牲栅极结构206的顶表面与电介质帽盖层222的顶表面共面。电介质帽盖层222可以是任何适当电介质材料，例如氧化硅、氧化铝、氮化硅或碳氮氧化硅。

图2G示出了根据本公开的实施例的在去除牺牲栅极结构206并在第二半导体器件103之上形成第一掩模结构224，同时暴露第一半导体器件101之后的图2F中所示结构的截面图。可以使用任何适当的各向同性蚀刻工艺去除牺牲栅极结构206，以选择性地去除牺牲栅极结构206的材料而不损坏栅极沟槽内的其他结构。第一掩模结构224可以包括任何数量的电介质和/或硬掩模层。在一些示例中，第一掩模结构224至少包括碳硬掩模(CHM)。

图2H示出了根据本公开的实施例的在从第一半导体器件101的鳍状物结构周围去除虚设氧化物层205并从第一半导体器件101去除牺牲层202之后的图2G中所示结构的截面图。可以使用任何适当的各向同性蚀刻工艺从鳍状物结构周围去除虚设氧化物层205，以去除例如二氧化硅。在去除了虚设氧化物层205之后，还可以使用选择性各向同性蚀刻工艺去除暴露的牺牲层202，该工艺去除牺牲层202的材料，但不去除第一半导体层210(或者去除得非常少)。此时，悬置的第一半导体层210形成在源极区和漏极区216/218之间延伸的纳米带或纳米线(或类似半导体主体)。在一些实施例中，可以在去除虚设氧化物层205之后并且在去除牺牲层202之前去除第一掩模结构224。

图2I示出了根据本公开的实施例的在去除第一掩模结构224并且在第一半导体层210上形成晶体半导体层226之后的图2H中所示结构的截面图。晶体半导体层226可以是主要形成于第一半导体层210的暴露的硅表面上的晶体硅层。晶体半导体层226的较小部分可以形成于第二半导体器件103的虚设氧化物层205上。根据一些实施例，可以通过CVD沉积晶体半导体层226。可以在第一半导体层210上将晶体半导体层226沉积到处于大约1.5nm和大约2.5nm之间的最终厚度。

图2J示出了根据本公开的实施例的在将晶体半导体层226氧化并形成第一栅极氧化物层228之后的图2I中所示的结构的截面图。可以执行热氧化工艺来将晶体半导体层226转换成所用半导体材料的氧化物。例如，可以将硅晶体半导体层226转换成二氧化硅。由于第一栅极氧化物层228主要由晶体半导体层226的氧化形成，所以形成第一栅极氧化物层228消耗很少或不消耗第一半导体层210，从而基本上维持了第一半导体层210的厚度。用于第一栅极氧化物层228的其他示例性电介质材料包括氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)或氮氧化硅(SiON)。第一栅极氧化物层228可以在第一半导体层210周围具有处于大约3nm和大约5nm之间的最终厚度。也可以在第二半导体器件103的虚设氧化物层205之上将晶体半导体层226的一些部分氧化，从而在第二半导体器件103的纳米带或纳米线周围实现更厚的氧化物。

图2K示出了根据本公开的实施例的在第一半导体器件101之上形成第二掩模结构230，同时暴露第二半导体器件103之后的图2J中所示结构的截面图。第二掩模结构230可以包括任何数量的电介质和/或硬掩模层。在一些示例中，第二掩模结构230至少包括碳硬掩模(CHM)。

根据本公开的实施例，在形成第二掩模结构230之后，去除第二半导体器件103的鳍状物结构周围的虚设氧化物层205，并且从第二半导体器件103去除牺牲层202。可以使用任何适当的各向同性蚀刻工艺从鳍状物周围去除虚设氧化物层205，以去除例如二氧化硅。在去除了虚设氧化物层205之后，还可以使用选择性各向同性蚀刻工艺去除暴露的牺牲层202，该工艺去除牺牲层202的材料，但不去除第二半导体层212(或者去除得非常少)。此时，悬置的第二半导体层212形成在源极区和漏极区218/220之间延伸的纳米带或纳米线(或类似半导体主体)。在一些实施例中，可以在去除虚设氧化物层205之后并且在从第二半导体器件103去除牺牲层202之前，去除第二掩模结构230。

图2L示出了根据本公开的实施例的在第二半导体层212周围形成第二栅极氧化物层232之后的图2K中所示的结构的截面图。可以执行热氧化工艺以在栅极沟槽内的第二半导体层212的所有暴露表面上形成第二半导体层212的半导体材料的氧化物。例如，可以将硅半导体层212的一部分转换成二氧化硅。由于第二栅极氧化物层232是由第二半导体层212的半导体材料的氧化形成的，所以在形成第二栅极氧化物层232的地方减小了第二半导体层212的厚度。例如，第一半导体层210的中点处的厚度比第二半导体层212的中点处的厚度厚1nm或更多。在一个这样的示例中，第一半导体层210的中点厚度比第二半导体层212的中点厚度厚大约12埃到大约20埃。用于第二栅极氧化物层232的其他示例性电介质材料包括氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)或氮氧化硅(SiON)。根据一些实施例，第二栅极氧化物层232与第一栅极氧化物层228相比具有更低的厚度。例如，第二栅极氧化物层232具有的厚度比第一栅极氧化物层228的厚度低至少1nm、至少2nm或至少3nm。

图2M示出了根据本公开的实施例的在至少第一栅极氧化物层228和第二栅极氧化物层232之上形成高k电介质层234之后的图2L中所示的结构的截面图。也可以在半导体器件101和103两者的栅极沟槽内的任何暴露表面上形成高k电介质层234。根据一些实施例，高k电介质层234包括氧化铪，但它也可以是任何适当的高k电介质材料。在一些实施例中，高k电介质层234代表任何数量的高k材料层。可以在第一栅极氧化物层228和第二栅极氧化物层232之上形成相同的高k电介质层234。在一些其他示例中，在第一栅极氧化物层228之上使用的高k电介质材料与在第二栅极氧化物层232之上使用的高k电介质材料不同。

图2N示出了根据本公开的实施例的在第一栅极氧化物层228之上形成第一栅电极236以及在第二栅极氧化物层232之上形成第二栅电极238之后的图2M中所示的结构的截面图。第一栅电极236和第二栅电极238中的每者可以包括掺杂多晶硅、金属或金属合金。示例性的适当金属或金属合金包括铝、钨、钴、钼、钌、钛、钽、铜以及它们的碳化物和氮化物。栅电极可以包括(例如)一个或多个功函数层、电阻降低层和/或阻挡层。在一个示例中，功函数层包括例如p型功函数材料(例如，氮化钛)或n型功函数材料(例如，碳化钛铝)。

图3A-3H包括根据一些实施例的共同示出了用于从图2J所示的结构开始形成被配置有具有不同栅极氧化物厚度的半导体器件的集成电路的另一示例性过程的截面图。每个图示出了直至该时点的由该过程流得到的示例性结构，因而所描绘的结构随着过程流的继续而发生演变，最终得到了图3H所示的结构，其与图1B中所示的结构类似。所例示的集成电路结构可以是包括未描绘的其他集成电路系统的较大集成电路的部分。应当认识到，尽管给出了示例性材料和工艺参数，但是本公开并非意在受限于任何具体的此类材料或参数。

图3A示出了根据本公开的实施例的在半导体器件101之上形成牺牲材料302，同时使半导体器件103暴露之后的图2J中所示结构的截面图。根据一些实施例，牺牲材料302是能够在热氧化工艺期间抵抗高温的硬掩模材料。在一个示例中，牺牲材料302包括氮化钛。

图3B示出了根据本公开的实施例的在从第二半导体层103去除虚设氧化物层205和牺牲层202之后的图3A中所示的结构的截面图。此外，在第二半导体器件103的暴露的第二半导体层212周围形成第二栅极氧化物层304。

可以使用任何适当的各向同性蚀刻工艺从鳍状物结构周围去除虚设氧化物层205，以去除例如二氧化硅。在去除了虚设氧化物层205之后，还可以使用选择性各向同性蚀刻工艺去除暴露的牺牲层202，该工艺去除牺牲层202的材料，但不去除第二半导体层212(或者去除得非常少)。此时，悬置的第二半导体层212形成在源极区和漏极区218/220之间延伸的纳米带或纳米线。

可以执行热氧化工艺以在栅极沟槽内的第二半导体层212的所有暴露表面上形成第二半导体层212的半导体材料的氧化物。例如，可以将硅半导体层212的一部分转换成二氧化硅，以形成第二栅极氧化物层304。如上所述，在形成第二栅极氧化物层304的地方减小了第二半导体层212的厚度。根据一些实施例，在用于形成第二栅极氧化物层304的氧化工艺期间保留了牺牲材料302。

图3C示出了根据本公开的实施例的在结构之上形成高k电介质层306之后的图3B中所示的结构的截面图。高k电介质层306可以形成于牺牲材料302上并且至少在第二半导体器件103的第二栅极氧化物层304之上。根据一些实施例，高k电介质层306包括氧化铪，但它也可以是任何适当的高k电介质材料。在一些实施例中，高k电介质层306代表任何数量的高k材料层。根据一些实施例，牺牲材料302阻挡高k电介质材料306形成在第一栅极氧化物层228之上。

图3D示出了根据本公开的实施例的在高k电介质层306上形成附加牺牲材料308之后的图3C中所示的结构的截面图。附加牺牲材料308可以具有与牺牲材料302相同的材料成分。因此，附加牺牲材料308可以包括氮化钛。根据一些实施例，在第二半导体器件103的牺牲材料302和第二半导体层212两者之上形成附加牺牲材料308。

图3E示出了根据本公开的实施例的在使附加牺牲材料308凹陷之后的图3D中所示的结构的截面图。可以使用各向同性蚀刻工艺来使附加牺牲材料308凹陷，以显露牺牲材料302之上的高k电介质层306。不过，附加牺牲材料308保留在第二半导体器件103的栅极沟槽内，以保护第二栅极氧化物层304周围的高k电介质层306。

图3F示出了根据本公开的实施例的在去除高k电介质层306的任何暴露部分之后的图3E中所示的结构的截面图。可以使用任何适当的各向同性蚀刻工艺来去除高k电介质层306。根据一些实施例，至少从牺牲材料302之上去除高k电介质层306。

图3G示出了根据本公开的实施例的在去除牺牲材料302和附加牺牲材料308两者之后的图3F中所示的结构的截面图。可以使用任何适当的各向同性蚀刻工艺来去除这两种材料以显露半导体器件101和103的栅极沟槽。根据一些实施例，高k电介质层306存在于第二栅极氧化物层304之上，但不在第一栅极氧化物层228之上。

图3H示出了根据本公开的实施例的在第一栅极氧化物层228之上形成第一栅电极310以及在第二栅极氧化物层304之上形成第二栅电极312之后的图3G中所示的结构的截面图。第一栅电极310和第二栅电极312中的每者可以包括掺杂多晶硅、金属或金属合金。示例性的适当金属或金属合金包括铝、钨、钴、钼、钌、钛、钽、铜以及它们的碳化物和氮化物。栅电极可以包括(例如)一个或多个功函数层、电阻降低层和/或阻挡层。在一个示例中，功函数层包括例如p型功函数材料(例如，氮化钛)或n型功函数材料(例如，碳化钛铝)。

图4示出了根据本公开的实施例的芯片封装400的示例性实施例。可以看出，芯片封装400包括一个或多个管芯402。一个或多个管芯402可以包括至少一个具有半导体器件(例如，本文公开的任何半导体器件)的集成电路。在一些示例性配置中，一个或多个管芯402可以包括用于与形成于管芯上的其他器件或者与连接至芯片封装400的其他器件接口连接的任何其他电路系统。

还可以看出，芯片封装400包括接合至封装衬底406的外壳404。外壳404可以是任何标准的或者专有的外壳，并且可以为芯片封装400的部件提供(例如)电磁屏蔽和环境保护。一个或多个管芯402可以使用连接408导电耦合至封装衬底406，连接408可以是利用任何数量的标准或专有连接机制实施的，例如焊料凸块、球栅阵列(BGA)、引脚或引线接合，这里仅列举了几个示例。封装衬底406可以是任何标准或专有封装衬底，但是在一些情况下包括电介质材料，该电介质材料具有在封装衬底406的面之间或者在每一面上的不同位置之间穿过该电介质材料延伸的导电通路(例如，包括导电过孔和导电线)。在一些实施例中，封装衬底406可以具有小于1毫米(例如，处于0.1毫米和0.5毫米之间)的厚度，尽管可以使用任何数量的封装几何形状。可以在封装衬底406的相反面上设置额外的导电接触部412，以用于与(例如)印刷电路板(PCB)导电接触。一个或多个过孔410延伸穿过封装衬底406的厚度，从而在连接408中的一者或多者与接触部412中的一者或多者之间提供导电通路。为了例示的简单起见，过孔410被示为穿过封装衬底406的单个直柱，但是可以使用其他配置(例如，金属镶嵌、双重金属镶嵌、穿硅过孔或者蜿蜒穿过衬底406的厚度以接触其中的一个或多个中间位置的互连结构)。在又一些实施例中，过孔410是通过多个较小的堆叠过孔而制作的，或者在跨越封装衬底406的不同位置上交错。在所例示的实施例中，接触部412是焊料球(例如，用于基于凸块的连接或者球栅阵列布置)，但是可以使用任何适当的封装接合机制(例如，引脚栅格阵列布置中的引脚或者连接盘栅格阵列布置中的连接盘)。在一些实施例中，在接触部412之间设置阻焊剂，以抑制短路。

在一些实施例中，模制材料414可以被设置在外壳404内包含的一个或多个管芯402周围(例如，作为底部填充材料位于管芯402和封装衬底406之间，以及作为包覆填充材料位于管芯402和外壳404之间)。尽管模制材料414的尺寸和质量可以从一个实施例到下一个实施例发生变化，但是在一些实施例中，模制材料414的厚度小于1毫米。在适当情况下，可以用于模制材料414的示例性材料包括环氧树脂模制材料。在一些情况下，模制材料414除了是电绝缘的，还是导热的。

方法

图5示出了根据实施例的用于形成集成电路的至少部分的方法500的流程图。在图2A-2N或图3A-3H中可以示出方法500的各项操作。然而，方法500的各项操作与前面提及的附图中例示的具体部件的关联性并非意在暗示任何结构和/或使用限制。相反，前面提及的附图提供了方法500的示例性实施例。可以在方法500的操作中的任何操作之前、期间或之后执行其他操作。方法500的操作中的一些操作可以是按照不同于所例示的顺序的顺序执行的。

方法500开始于操作502，其中，形成具有交替的半导体和牺牲层的第一和第二多层鳍状物。牺牲层可以包括SiGe，而半导体层可以是Si、SiGe、Ge、InP或GaAs，仅举几例。牺牲层和半导体层中的每者的厚度可以处于大约5nm和大约20nm之间或者处于大约5nm和大约10nm之间。牺牲层和半导体层中的每者可以是使用任何已知的材料沉积技术沉积的，例如CVD、PECVD、PVD或ALD。可以通过图案化出在鳍状物之上正交延伸的牺牲栅极和间隔体结构，然后经由诸如RIE的各向异性蚀刻工艺在牺牲栅极和间隔体结构周围进行蚀刻，来限定第一和第二鳍状物。

方法500继续进行操作504，其中，在第一鳍状物之上形成第一牺牲电介质层并且在第二鳍状物之上形成第二牺牲电介质层。根据一些实施例，通过在两个鳍状物之上形成的单个电介质层来提供第一和第二牺牲电介质层。牺牲电介质层可以包括二氧化硅并且可以使用任何适当的共形沉积技术(例如CVD或ALD)来沉积。

方法500继续进行操作506，其中，在第二鳍状物之上形成第一掩模结构并且从第一鳍状物周围去除第一牺牲电介质层。第一掩模结构可以包括任何数量的电介质和/或硬掩模层。在一些示例中，第一掩模结构至少包括CHM。可以使用任何适当的各向同性蚀刻工艺来去除第一牺牲电介质层。

方法500继续进行操作508，其中，在第一鳍状物的半导体材料之上形成晶体硅层。根据一些实施例，使用各向同性蚀刻工艺去除第一鳍状物的牺牲层，并且在第一鳍状物的悬置半导体层(例如，纳米带)周围形成晶体硅层。晶体半导体层可以是主要形成于第一鳍状物的半导体层的暴露的硅表面上的晶体硅层。晶体半导体层的较小部分可以形成于第二鳍状物的第二牺牲电介质层上。根据一些实施例，可以通过CVD沉积晶体半导体层。可以在第一鳍状物的半导体层上将晶体半导体层沉积到处于大约1.5nm和大约2.5nm之间的最终厚度。

方法500继续进行操作510，其中，将晶体半导体层氧化以在第一鳍状物的半导体层(例如，纳米带)上形成第一栅极氧化物层。可以执行热氧化工艺来将晶体半导体层转换成所用半导体材料的氧化物。例如，可以将硅晶体半导体层转换成二氧化硅。由于第一栅极氧化物层主要由晶体半导体层的氧化形成，所以形成第一栅极氧化物层会消耗很少或不消耗第一鳍状物的半导体层(例如，纳米带)，从而基本上维持了第一鳍状物的半导体层(例如，纳米带)的厚度。用于第一栅极氧化物层的其他示例性电介质材料包括氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)或氮氧化硅(SiON)。

方法500继续进行操作512，其中，在第一鳍状物的半导体层(例如，第一半导体材料)之上形成第二掩模结构并且从第二鳍状物周围去除第二牺牲电介质层。像操作506那样，第二掩模材料可以包括任何数量的电介质和/或硬掩模层，并且可以使用任何适当的各向同性蚀刻工艺去除第二牺牲电介质层。

方法500继续进行操作514，其中，在第二鳍状物的半导体层(例如，第二半导体材料)上形成第二栅极氧化物层。可以执行热氧化工艺以在栅极沟槽内的半导体层的所有暴露表面上形成第二鳍状物的半导体层(例如，纳米带)的半导体材料的氧化物。例如，可以将硅半导体层(例如，纳米带)的一部分转换成二氧化硅。由于第二栅极氧化物层是由半导体层(例如，纳米带)的半导体材料的氧化形成的，所以在形成第二栅极氧化物层的地方减小了第二鳍状物的半导体层(例如，纳米带)的厚度。例如，第一鳍状物的半导体层(例如，纳米带)的中点处的厚度比第二鳍状物的半导体层(例如，纳米带)的中点处的厚度更厚。用于第二栅极氧化物层的其他示例性电介质材料包括氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)或氮氧化硅(SiON)。

示例性系统

图6是根据本公开的一些实施例的利用本文公开的集成电路结构中的一种或多种集成电路结构实施的示例性计算系统。可以看出，计算系统600容纳母板602。母板602可以包括若干部件，包括但不限于处理器604和至少一个通信芯片606，其中的每者可以物理和电耦合到母板602或通过其他方式集成于母板602中。将要认识到，母板602可以是例如任何印刷电路板(PCB)，无论是主板、安装于主板上的子板还是仅仅系统600的板等。

取决于其应用，计算系统600可以包括可以或可以不物理以及电耦合到母板602的一个或多个其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和海量存储装置(例如，硬盘驱动器、紧凑盘(CD)、数字多用盘(DVD)等)。计算系统600中包括的部件中的任何部件可以包括根据示例性实施例配置的一个或多个集成电路结构或器件(例如，包括位于衬底上的集成电路的模块，该衬底具有如本文以各种方式提供的具有不同栅极氧化物厚度的GAA半导体器件)。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片606可以是处理器604的部分或者以其他方式集成于处理器604中)。

通信芯片606实现用于向和从计算系统600传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用经调制的电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片606可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被称为3G、4G、5G和更高代的无线协议。计算系统600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片606可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其他的较长距离无线通信。

计算系统600的处理器604包括封装于处理器604内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用一个或多个本文以各种方式描述的半导体器件来实施的板载电路系统。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。

通信芯片606还可以包括封装在通信芯片606内的集成电路管芯。根据一些此类示例性实施例，通信芯片的集成电路管芯包括一个或多个本文以各种方式描述的半导体器件。考虑到本公开将认识到，注意，可以将多标准无线能力直接集成到处理器604中(例如其中，任何芯片606的功能都被集成到处理器604中，而不是具有单独的通信芯片)。此外注意，处理器604可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数量的处理器604和/或通信芯片606。类似地，任何一个芯片或芯片组都可以具有集成于其中的多种功能。

在各种实施方式中，计算系统600可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字录像机或者任何其他电子装置，其处理数据或者采用本文以各种方式描述的利用所公开技术形成的一个或多个集成电路结构或器件。

应当认识到，在一些实施例中，计算系统600的各种部件可以被结合或者集成到片上系统(SoC)架构中。在一些实施例中，所述部件可以是硬件部件、固件部件、软件部件或者硬件、固件或软件的任何适当组合。

其他示例性实施例

下面的示例涉及其他实施例，通过这些示例，很多排列方式和配置将是显而易见的。

示例1是一种集成电路，所述集成电路包括第一半导体器件和第二半导体器件，第一半导体器件具有在第一源极区和第一漏极区之间沿第一方向延伸的第一半导体区，以及在第一半导体区之上沿第二方向延伸的第一栅极结构，第二半导体器件具有在第二源极区和第二漏极区之间沿第一方向延伸的第二半导体区，以及在第二半导体区之上沿第二方向延伸的第二栅极结构。第一栅极结构具有第一栅极电介质结构和第一栅极电介质结构上的第一栅电极，并且第二栅极结构具有第二栅极电介质结构和第二栅极电介质结构上的第二栅电极。第一栅极电介质结构包括第一栅极氧化物层，并且第二栅极电介质结构包括第二栅极氧化物层。第一栅极氧化物层比第二栅极氧化物层至少厚2nm。

示例2包括示例1的集成电路，其中，所述第一半导体区包括多个第一半导体纳米带，并且所述第二半导体区包括多个第二半导体纳米带。

示例3包括示例2的集成电路，其中，所述多个第一半导体纳米带和所述多个第二半导体纳米带包括锗、硅或其组合。

示例4包括示例1-3中任一项的集成电路，其中，所述第一栅极电介质结构包括第一高k材料层，所述第二栅极电介质结构包括第二高k材料层。

示例5包括示例4的集成电路，其中，所述第一高k材料层和所述第二高k材料层均具有基本上相同的厚度。

示例6包括示例4或5的集成电路，其中，所述第一高k材料层和所述第二高k材料层均包括铪和氧。

示例7包括示例1-6中任一项的集成电路，其中，所述第一栅极氧化物层具有处于大约3nm和大约5nm之间的厚度。

示例8包括示例1-3或7中任一项的集成电路，其中，所述第一栅极电介质结构不包括高k材料层，并且所述第二栅极电介质结构包括高k材料层。

示例9包括示例1-8中任一项的集成电路，其中，所述第一半导体区包括第一半导体纳米带，并且所述第二半导体区包括第二半导体纳米带，并且所述第一半导体纳米带具有的中点厚度比所述第二半导体纳米带的中点厚度至少厚1nm。

示例10是一种印刷电路板，其包括示例1-9中任一项的集成电路。

示例11是一种电子装置，其包括具有一个或多个管芯的芯片封装。一个或多个管芯中的至少一个包括第一半导体器件和第二半导体器件，第一半导体器件具有在第一源极区和第一漏极区之间沿第一方向延伸的第一半导体区，以及在第一半导体区之上沿第二方向延伸的第一栅极结构，第二半导体器件具有在第二源极区和第二漏极区之间沿第一方向延伸的第二半导体区，以及在第二半导体区之上沿第二方向延伸的第二栅极结构。第一栅极结构具有第一栅极电介质结构和第一栅极电介质结构上的第一栅电极，并且第二栅极结构具有第二栅极电介质结构和第二栅极电介质结构上的第二栅电极。第一栅极电介质结构包括第一栅极氧化物层，并且第二栅极电介质结构包括第二栅极氧化物层。第一栅极氧化物层比第二栅极氧化物层至少厚2nm。

示例12包括示例11的电子装置，其中，所述第一半导体区包括多个第一半导体纳米带，并且所述第二半导体区包括多个第二半导体纳米带。

示例13包括示例12的电子装置，其中，所述多个第一半导体纳米带和所述多个第二半导体纳米带包括锗、硅或其组合。

示例14包括示例11-13中任一项的集成电路，其中，所述第一栅极电介质结构包括第一高k材料层，并且所述第二栅极电介质结构包括第二高k材料层。

示例15包括示例14的电子装置，其中，所述第一高k材料层和所述第二高k材料层均具有基本上相同的厚度。

示例16包括示例14或15的电子装置，其中，所述第一高k材料层和所述第二高k材料层均包括铪和氧。

示例17包括示例11-16中任一项的集成电路，其中，所述第一栅极氧化物层具有处于大约3nm和大约5nm之间的厚度。

示例18包括示例11-13或17中任一项的集成电路，其中，所述第一栅极电介质结构不包括高k材料层，并且所述第二栅极电介质结构包括高k材料层。

示例19包括示例11-18中的任一项的集成电路，进一步包括印刷电路板，其中，芯片封装耦合至印刷电路板。

示例20是一种形成集成电路的方法。所述方法包括：形成第一鳍状物结构，第一鳍状物结构包括第一半导体材料，第一鳍状物结构在衬底上方延伸并且沿第一方向延伸；形成第二鳍状物结构，第二鳍状物结构包括第二半导体材料，第二鳍状物结构在衬底上方延伸并且沿第一方向延伸；在第一鳍状物结构之上形成第一牺牲电介质层以及在第二鳍状物结构之上形成第二牺牲电介质层；在第二鳍状物结构之上形成第一掩模结构并且去除第一鳍状物结构之上的第一牺牲电介质层；在第一半导体材料之上形成晶体硅层；将晶体硅层氧化以在第一半导体材料上形成第一栅极氧化物层；在第一半导体材料之上形成第二掩模结构并去除第二鳍状物结构之上的第二牺牲电介质层；以及在第二半导体材料上形成第二栅极氧化物层，其中，第一栅极氧化物层比第二栅极氧化物层至少厚2nm。

示例21包括示例20的方法，还包括形成在与所述第一方向不同的第二方向上在所述第一半导体材料之上延伸的第一牺牲层；在所述第一牺牲层的侧壁上形成第一间隔体结构；形成在所述第二方向上在所述第二半导体材料之上延伸的第二牺牲层；在所述第二牺牲层的侧壁上形成第二间隔体结构；以及去除所述第一牺牲层和所述第二牺牲层以显露在第一间隔体结构之间具有第一鳍状物结构的第一沟槽，以及在第二间隔体结构之间具有第二鳍状物结构的第二沟槽。

示例22包括示例21的方法，还包括在所述第一沟槽内在所述第一栅极氧化物层之上形成第一栅电极；以及在所述第二沟槽内在所述第二栅极氧化物层之上形成第二栅电极。

示例23包括示例20-22中任一项的方法，还包括去除所述第二掩模结构；以及在所述第一栅极氧化物层和所述第二栅极氧化物层两者上形成高k材料层。

示例24包括示例23的方法，其中，所述高k材料层包括铪和氧。

示例25包括示例20-22中任一项的方法，还包括在所述第二栅极氧化物层和所述第二掩模结构上形成高k材料层；以及去除所述第二掩模结构和所述第二掩模结构上的所述高k材料层。

示例26包括示例25的方法，其中，所述第二掩模结构包括钛和氮。

示例27包括示例20-26中任一项的方法，其中，所述第一栅极氧化物层具有处于大约3nm和大约5nm之间的厚度。

示例28是一种集成电路，所述集成电路包括第一半导体器件和第二半导体器件，第一半导体器件具有在第一源极区和第一漏极区之间沿第一方向延伸的多个第一半导体纳米带，以及在多个第一半导体纳米带之上沿第二方向延伸的第一栅极结构，第二半导体器件具有在第二源极区和第二漏极区之间沿第一方向延伸的多个第二半导体纳米带，以及在多个第二半导体纳米带之上沿第二方向延伸的第二栅极结构。第一栅极结构具有第一栅极电介质结构和第一栅极电介质结构上的第一栅电极，并且第二栅极结构具有第二栅极电介质结构和第二栅极电介质结构上的第二栅电极。第一栅极电介质结构包括第一栅极氧化物层，并且第二栅极电介质结构包括第二栅极氧化物层。第一栅极氧化物层比第二栅极氧化物层厚。与多个第二半导体纳米带中的纳米带的中点厚度相比，多个第一半导体纳米带中的纳米带具有更大的中点厚度。

示例29包括示例28的集成电路，其中，所述多个第一半导体纳米带和所述多个第二半导体纳米带包括锗、硅或其组合。

示例30包括示例28或29的集成电路，其中，所述第一栅极电介质结构包括第一高k材料层，并且所述第二栅极电介质结构包括第二高k材料层。

示例31包括示例30的集成电路，其中，所述第一高k材料层和所述第二高k材料层均具有基本上相同的厚度。

示例32包括示例30或31的集成电路，其中，所述第一高k材料层和所述第二高k材料层均包括铪和氧。

示例33包括示例28-32中任一项的集成电路，其中，所述第一栅极氧化物层具有处于大约3nm和大约5nm之间的厚度。

示例34包括示例28、29或33中任一项的集成电路，其中，所述第一栅极电介质结构不包括高k材料层，并且所述第二栅极电介质结构包括高k材料层。

示例35包括示例28-34中任一项的集成电路，其中，所述第一半导体纳米带中的给定一个第一半导体纳米带的所述中点厚度比所述第二半导体纳米带中的给定一个第二半导体纳米带的所述中点厚度厚了12埃到20埃的范围。

已经出于例示和说明目的提供了对本公开的实施例的上述描述。其并非意在进行穷举或者使本公开局限于所公开的确切形式。考虑到本公开，很多修改和变型都是可能的。旨在使本公开的范围不受到该具体实施方式的限制，而是使本公开的范围由所附权利要求限定。

Claims (25)

1.一种集成电路，包括：

第一半导体器件，所述第一半导体器件具有在第一源极区和第一漏极区之间沿第一方向延伸的第一半导体区，以及在所述第一半导体区之上沿第二方向延伸的第一栅极结构，所述第一栅极结构具有第一栅极电介质结构和所述第一栅极电介质结构上的第一栅电极；以及

第二半导体器件，所述第二半导体器件具有在第二源极区和第二漏极区之间沿所述第一方向延伸的第二半导体区，以及在所述第二半导体区之上沿所述第二方向延伸的第二栅极结构，所述第二栅极结构具有第二栅极电介质结构和所述第二栅极电介质结构上的第二栅电极；

其中，所述第一栅极电介质结构包括第一栅极氧化物层，并且所述第二栅极电介质结构包括第二栅极氧化物层，其中，所述第一栅极氧化物层比所述第二栅极氧化物层至少厚2nm。

2.根据权利要求1所述的集成电路，其中，所述第一半导体区包括多个第一半导体纳米带，并且所述第二半导体区包括多个第二半导体纳米带。

3.根据权利要求2所述的集成电路，其中，所述多个第一半导体纳米带和所述多个第二半导体纳米带包括锗、硅或其组合。

4.根据权利要求1到3中任一项所述的集成电路，其中，所述第一栅极电介质结构包括第一高k材料层，并且所述第二栅极电介质结构包括第二高k材料层。

5.根据权利要求4所述的集成电路，其中，所述第一高k材料层和所述第二高k材料层均具有基本上相同的厚度。

6.根据权利要求4所述的集成电路，其中，所述第一高k材料层和所述第二高k材料层均包括铪和氧。

7.根据权利要求1到3中任一项所述的集成电路，其中，所述第一栅极氧化物层具有处于大约3nm和大约5nm之间的厚度。

8.根据权利要求1到3中任一项所述的集成电路，其中，所述第一栅极电介质结构不包括高k材料层，并且所述第二栅极电介质结构包括高k材料层。

9.根据权利要求1到3中任一项所述的集成电路，其中，所述第一半导体区包括第一半导体纳米带，并且所述第二半导体区包括第二半导体纳米带，并且所述第一半导体纳米带具有的中点厚度比所述第二半导体纳米带的中点厚度至少厚1nm。

10.一种印刷电路板，包括根据权利要求1到3中任一项所述的集成电路。

11.一种电子装置，包括：

包括一个或多个管芯的芯片封装，所述一个或多个管芯中的至少一个管芯包括：

第一半导体器件，所述第一半导体器件具有在第一源极区和第一漏极区之间沿第一方向延伸的第一半导体区，以及在所述第一半导体区之上沿第二方向延伸的第一栅极结构，所述第一栅极结构具有第一栅极电介质结构和所述第一栅极电介质结构上的第一栅电极；以及

第二半导体器件，所述第二半导体器件具有在第二源极区和第二漏极区之间沿所述第一方向延伸的第二半导体区，以及在所述第二半导体区之上沿所述第二方向延伸的第二栅极结构，所述第二栅极结构具有第二栅极电介质结构和所述第二栅极电介质结构上的第二栅电极；

其中，所述第一栅极电介质结构包括第一栅极氧化物层，并且所述第二栅极电介质结构包括第二栅极氧化物层，其中，所述第一栅极氧化物层比所述第二栅极氧化物层至少厚2nm。

12.根据权利要求11所述的电子装置，其中，所述第一半导体区包括多个第一半导体纳米带，并且所述第二半导体区包括多个第二半导体纳米带。

13.根据权利要求11或12所述的电子装置，其中，所述第一栅极电介质结构包括第一高k材料层，并且所述第二栅极电介质结构包括第二高k材料层。

14.根据权利要求13所述的电子装置，其中，所述第一高k材料层和所述第二高k材料层均包括铪和氧。

15.根据权利要求11或12所述的集成电路，其中，所述第一栅极氧化物层具有处于大约3nm和大约5nm之间的厚度。

16.根据权利要求11或12所述的电子装置，其中，所述第一栅极电介质结构不包括高k材料层，并且所述第二栅极电介质结构包括高k材料层。

17.根据权利要求11或12所述的电子装置，还包括印刷电路板，其中，所述芯片封装耦合至所述印刷电路板。

18.一种集成电路，包括：

第一半导体器件，所述第一半导体器件具有在第一源极区和第一漏极区之间沿第一方向延伸的多个第一半导体纳米带，以及在所述多个第一半导体纳米带之上沿第二方向延伸的第一栅极结构；以及

第二半导体器件，所述第二半导体器件具有在第二源极区和第二漏极区之间沿所述第一方向延伸的多个第二半导体纳米带，以及在所述多个第二半导体纳米带之上沿所述第二方向延伸的第二栅极结构；

其中，所述第一栅极结构具有第一栅极电介质结构和所述第一栅极电介质结构上的第一栅电极，并且所述第二栅极结构具有第二栅极电介质结构和所述第二栅极电介质结构上的第二栅电极；

其中，所述第一栅极电介质结构包括第一栅极氧化物层，并且所述第二栅极电介质结构包括第二栅极氧化物层，并且所述第一栅极氧化物层比所述第二栅极氧化物层厚；并且

其中，与所述多个第二半导体纳米带中的纳米带的中点厚度相比，所述多个第一半导体纳米带中的纳米带具有更大的中点厚度。

19.根据权利要求18所述的集成电路，其中，所述多个第一半导体纳米带和所述多个第二半导体纳米带包括锗、硅或其组合。

20.根据权利要求18所述的集成电路，其中，所述第一栅极电介质结构包括第一高k材料层，并且所述第二栅极电介质结构包括第二高k材料层。

21.根据权利要求20所述的集成电路，其中，所述第一高k材料层和所述第二高k材料层均具有基本上相同的厚度。

22.根据权利要求20所述的集成电路，其中，所述第一高k材料层和所述第二高k材料层均包括铪和氧。

23.根据权利要求18所述的集成电路，其中，所述第一栅极氧化物层具有处于大约3nm和大约5nm之间的厚度。

24.根据权利要求18所述的集成电路，其中，所述第一栅极电介质结构不包括高k材料层，并且所述第二栅极电介质结构包括高k材料层。

25.根据权利要求18到24中任一项所述的集成电路，其中，所述第一半导体纳米带中的给定一个第一半导体纳米带的所述中点厚度比所述第二半导体纳米带中的给定一个第二半导体纳米带的所述中点厚度厚了12埃到20埃的范围。