CN118116870A - 用于形成半导体器件的方法 - Google Patents

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陈荣梅
A·德克亚斯亦特
G·埃内曼
P·马塔内
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Abstract

本公开涉及用于形成半导体器件的方法，包括：在基板的正面上形成晶体管结构，该晶体管结构包括分别位于第一和第二源极/漏极区中的第一和第二源极/漏极体、以及包含在第一和第二源极/漏极体之间水平延伸的至少一个沟道层的沟道体；在第一源极/漏极区旁边形成用于埋入式互连的沟槽，其中沟槽通过蚀刻基板而形成；在沟槽的内表面上形成介电衬层；在第一源极/漏极区下方在介电衬层中形成开口；以及在沟槽中形成虚设材料的虚设互连；其中该方法还包括在形成虚设互连之后：从基板的背面暴露虚设互连；相对于介电衬层来选择性地去除虚设互连；以及在沟槽中形成导电材料的埋入式互连，其中埋入式互连经由介电衬层中的开口连接到第一源极/漏极体。

Description

用于形成半导体器件的方法
技术领域
本公开涉及一种用于形成半导体器件的方法。
背景技术
集成电路使用互连结构来向在基板层级处形成的有源器件(例如晶体管)提供信号路由和功率输送。互连结构可以在完成前道工序(FEOL)加工之后的后道工序(BEOL)中被形成。互连结构包括互连层级或层(例如M1、M2等)的堆叠，每个互连层级或层包括嵌入在层间介电层中的水平布线的导电路径(例如金属线)的网络。层间路由是通过在互连层之间垂直延伸的通孔来提供的。
互连结构传统上形成在基板的正面上、有源器件的顶部上。在提供更加面积高效和功率高效的电路并减少正面互连结构中的拥塞的努力中，已经开发了用于在有源器件的层级下方提供互连资源的技术。
一种技术是埋入式功率轨(BPR)，其中功率轨(例如VSS和VDD)被“埋入”(即嵌入)在基板中。埋入式功率轨使得能够增加功率轨的横截面(从而减少IR下降)，而不会占用正面互连结构中的宝贵空间，这可改为被用于信号路由。BPR可以与背面功率输送网络(BS-PDN)结合使用，以用于使用透硅通孔(TSV)(诸如纳米TSV)的、到BPR的全局功率路由，从而使得能够进一步降低在正面互连结构中的路由资源使用。
虽然BS-PDN在背面提供到BPR的功率输送，但传统上在正面提供有源到BPR的连接。该连接可以由从器件触点层级(例如M0A中的源极/漏极触点)延伸并落在相邻BPR上的所谓的通孔-到-BPR(Via-to-BPR)来提供。通孔-到-BPR是通过正面加工形成的，并且在先进技术节点的激进器件间距下，通常涉及高纵横比蚀刻和金属填充及其相关的工艺挑战。此外，通孔到BPR所需的空间可能阻碍器件间距的继续缩放。
发明内容
鉴于上述情况，目的是提供一种便于形成BPR并减轻与用于BPR接触的当前正面办法相关联的至少一些问题的方法。虽然上面的讨论有助于突出现代电路制造中相关于BPR和BS PDN的某些挑战，但可以设想，本文所述的根据本发明的方法具有更广泛的适用性。因此，所述方法可被用于形成和接触非专用于功率输送的埋入式互连，诸如埋入式互连线、埋入式路由线、用于存储器或逻辑应用的埋入式单元间信号线或埋入式触点。可从下文中理解其他目的或另外一些目的。
根据一方面，提供了一种用于形成半导体器件的方法，包括：
在基板的正面上形成晶体管结构，所述晶体管结构包括分别位于第一和第二源极/漏极区中的第一和第二源极/漏极体，以及沟道体，所述沟道体包括在所述第一和第二源极/漏极体之间水平延伸的至少一个沟道层；
在所述第一源极/漏极区旁边形成用于埋入式互连的沟槽，其中所述沟槽是通过蚀刻所述基板而形成的，使得所述沟槽的下部底切所述第一源极/漏极区；
在所述沟槽的内表面上形成介电衬层；
在所述第一源极/漏极区下方在所述介电衬层中形成开口；以及
在所述介电衬层中形成所述开口之后，在所述沟槽中形成虚设材料的虚设互连；
其中所述方法还包括在形成所述虚设互连之后：
从所述基板的背面暴露所述虚设互连；
相对于介电衬层来选择性地去除所述虚设互连；以及
在所述沟槽中形成导电材料的埋入式互连，其中所述埋入式互连经由所述介电衬层中的所述开口被连接到所述第一源极/漏极体。
该方法允许在晶体管结构的覆盖区下方、更具体地在位于第一源极/漏极区中的第一源极/漏极体下方形成埋入式互连。因此，埋入式互连可以从背面接触第一源极/漏极体，而不是借助于通孔-到-BPR的传统正面连接。该方法相应地提供了一种背面接触办法。因此，埋入式互连也可被称为“背面互连”。
如可以明白的，用于形成晶体管结构、沟槽、介电衬层、开口和虚设互连的步骤是从基板的正面执行的，并且相应地形成基板的正面加工的一部分。同时，暴露虚设互连、去除虚设互连和形成埋入式互连的后续步骤是从基板的背面执行的，并且相应地形成基板的背面加工的一部分。具体而言，背面加工可以在正面加工完成之后执行。
从正面形成沟槽和虚设布线便于埋入式互连相对于晶体管结构(特别是相对于第一源极/漏极区和第一源极/漏极体)的覆盖控制。介电衬层中的开口也从正面形成，进一步便于控制埋入式互连与第一源极/漏极体之间的连接的位置。在背面加工期间，关于晶体管器件(被形成在正面上)的覆盖控制本来将更具挑战性。
此外，由于沟槽，并且因此由于埋入式互连，被形成为底切第一源极/漏极区，所以在相邻器件之间需要更小的空间就能容纳埋入式互连。相反地，可以在不增加器件间距的情况下以相对更大的宽度(如在横向于晶体管结构的沟道方向的方向上所见)形成埋入式互连。
(例如，虚设材料的)虚设互连的使用以及随后用埋入式互连替换虚设互连，额外提供了使得能够推迟互连的金属化的益处，从而减轻了在正面加工期间金属污染的风险。
此处使用的空间术语，诸如“水平”和“垂直”，应理解成与基板有关，其中“水平”表示平行于基板的主延伸平面的取向或方向，且“垂直”表示垂直于基板的主延伸平面的取向或方向。相应地，相对空间术语，诸如“上部”、“下部”、“顶部”、“底部”、“上方”、“下方”、“下面”、“之下”，应理解成与基板相关，如沿垂直/法线方向所见。术语“横向”是指平行于基板的方向，即表示水平方向。
术语基板的“正面”和“背面”分别指基板的两个相互相对的(主)侧，其中正面是基板上形成晶体管(和任何其他有源器件)的一侧，而背面是基板的相对侧。
此处使用的术语“源极/漏极”应理解成源极或漏极。因此，“源极/漏极体”可以是源极体或漏极体。这相应地适用于术语“源极/漏极区”。源极/漏极区特别是指沿着基板的在其中要形成或已经形成源极/漏极体的区域(取决于引用该区域的、该方法的特定阶段)。
在一些实施例中，形成沟槽可包括在朝向基板背面的方向(即，沿垂直方向观察的自上而下的方向)上回蚀基板以形成初始沟槽，并随后在横向上回蚀初始沟槽的侧壁以底切第一源极/漏极区。这使得能够通过首先形成具有初始深度的初始沟槽并随后通过横向回蚀控制底切来控制沟槽的轮廓。基板在朝向背面的方向上的回蚀可以通过各向异性蚀刻来被实现。初始沟槽的侧壁的横向回蚀可以通过各向同性蚀刻来被实现。
沟槽的形成可以包括在横向上回蚀初始沟槽的相对侧壁。因此，初始沟槽的第一侧壁和与第一侧壁相对的第二侧壁可以同时被横向回蚀以形成沟槽。第一侧壁可以被回蚀，以使得沟槽的下部底切第一源极/漏极区。第二侧壁可以被横向回蚀，以使得沟槽的下部进一步底切在相对于初始沟槽的相对侧处形成的第二晶体管结构的源极/漏极区。
沟槽的形成可另选地包括横向回蚀初始沟槽的侧壁以底切第一源极/漏极区，同时掩蔽初始沟槽的相对侧壁。在相邻的、邻近的第二晶体管结构下方不需要底切和埋入式互连的情况下，这可以是有用的。
在一些实施例中，在介电衬层中形成开口可包括：在基板的正面上形成掩模层并在掩模层中图案化掩模开口，掩模开口暴露介电衬层的去除部分，以及从掩模层中的掩模开口对介电衬层的去除部分进行各向同性蚀刻，以在介电衬层中形成开口。因此，介电衬层的将被保留的各部分可以被掩模层掩蔽，而各向同性蚀刻允许选择性地接入和去除第一源极/漏极区下方的介电衬层的所暴露的去除部分(即，将被去除以形成开口的介电衬层部分)。
掩模层可以包括填充沟槽的掩模材料，其中可以通过沿着介电衬层的去除部分(例如选择性地)去除掩模材料以在掩模材料中图案化掩模开口。接入开口可以在第一源极/漏极区的远端侧处被形成在基板中，并且与用于埋入式互连的沟槽的下部连通。掩模材料可被去除，并且介电衬层中的开口可以通过从接入沟槽进行蚀刻来被形成。第一源极/漏极区的远侧在此指第一源极/漏极区远离沟道体的一侧，即第一源极/漏极区的与面向沟道体的一侧相对的一侧。接入开口可以例如通过在邻近鳍结构的端部处蚀刻基板来形成，晶体管结构是沿着该鳍结构形成的。在一些实施例中，用于埋入式互连的沟槽可被形成为在第一源极/漏极区和沟道体旁边延伸并底切，并且其中介电衬层中的开口被形成在第一源极/漏极区下方，即选择性地，以使得介电衬层保留在沟道体下方。沟槽，以及因此埋入式互连，可以相应地被延长，以也在沟道体下方延伸。因此，埋入式互连可以被形成为线的形状，即埋入式互连线。沟槽可以被形成为具有甚至更大的长度尺寸。沟槽可以被形成为在第二源极/漏极区旁边延伸并且还底切第二源极/漏极区，其中介电衬层中的开口可以被选择性地形成在第一源极/漏极区下方，使得介电衬层被保留在沟道体和第二源极/漏极区下方。沟槽和埋入式互连可以相应地沿着晶体管的全长被形成在晶体管的旁边和下方。细长的埋入式互连或线可通过增加埋入式互连线可从背面互连结构分接所沿的面积来向背面互连结构提供增加的设计灵活性。
在一些实施例中，所述晶体管结构可以是第一晶体管结构，并且所述方法还可以包括在正面上形成(至少)第二晶体管结构，其中所述第二晶体管结构包括分别位于第三和第四源极/漏极区中的第三源极/漏极体和第四源极/漏极体，以及第二沟道体，第二沟道体包括在第三和第四源极/漏极体之间水平延伸的至少一个沟道层。沟槽可以被形成为在第一晶体管和第二晶体管旁边延伸并对其进行底切。介电衬层中的开口可以被选择性地形成在第一源极/漏极区下方。第二开口可任选地被选择性地形成在第三源极/漏极区下方(使得介电衬层被保留在第二沟道体和第四源极/漏极区下方)。因此，埋入式互连(线)也可以经由介电衬层中的第二开口被连接到第三源极/漏极体。第一和第二晶体管结构可被彼此并排地布置，或者例如沿着同一鳍结构一个接一个地布置。
在一些实施例中，晶体管结构还可以包括在沟道体上延伸的栅极结构，其中栅极结构在形成用于埋入式互连的沟槽之前被形成。在形成用于埋入式互连的沟槽之前形成栅极结构可进一步便于对埋入式互连与第一源极/漏极区之间的接触位置的覆盖控制。
在形成栅极结构之后且在形成沟槽之后或之前，可以在栅极结构的相对侧上在相应源极/漏极区中形成源极/漏极体。
在一些实施例中，该方法还可包括在晶体管结构的第一横向侧上切割所述栅极结构，并随后通过在第一横向侧上蚀刻基板来形成沟槽。这可以是有利的，特别是在晶体管结构的第一横向侧上形成细长沟槽之前，该细长沟槽在第一源极/漏极区和沟道体的旁边延伸并对其进行底切。因此，在栅极切割形成期间，栅极结构的本来将阻挡对用于蚀刻沟槽的基板的接近的一部分可被去除。
可以使用共用蚀刻掩模来切割栅极结构以及形成用于埋入式互连的沟槽。这可以通过减少工艺步骤的数量来提高总体工艺效率。换言之，可以穿过在共用蚀刻掩模中图案化的同一开口进行蚀刻来切割栅极结构以及形成沟槽。
在一些实施例中，该方法还可包括在去除虚设互连之后且在形成埋入式互连之前，在形成于晶体管结构下方的底部介电层中形成开口以暴露第一源极/漏极体的一部分，其中底部介电层中的所述开口是通过从介电衬层中的开口蚀刻底部介电层而被形成的。底部介电层可以将晶体管结构与基板和埋入式互连物理地和电气地分开，并且在第一源极/漏极区下方被选择性地开口以暴露第一源极/漏极体。
在一些实施例中，基板可包括第一半导体材料的第一层，其中基底层被形成在第一层上，并且其中形成沟槽可包括蚀刻第一层以暴露基底层的下侧，其中介电衬层中的开口可被形成以暴露基底层的下侧的、在第一源极/漏极区下方的一部分，并且其中基底层是底部介电层，或者
其中基底层是不同于第一半导体材料的牺牲半导体材料，并且所述方法包括在形成虚设互连之后并且在从基板的背面暴露虚设互连之前用底部介电层替换基底层。
基底层的下侧在此是指基底层的背向基板正面的一侧，即朝向背面的一侧。
因此，基底层可以在沟槽形成期间用作停止层，从而使晶体管结构不受从下方蚀刻基板掩模的影响。基底层可以(如果由底部介电层形成或者在替换成底部介电层之后)另外用于将随后形成的埋入式互连与晶体管结构的有源部分(例如沟道体和源极/漏极体)物理和电气分开。
牺牲半导体材料可以是外延半导体材料。外延半导体材料的基底层可以有助于将沟道体的沟道层形成为高质量的外延层。将牺牲半导体材料选择成不同于沟道层的沟道材料，还允许在正面加工期间选择性地加工基底层，例如将基底层替换成底部介电层。
在一些实施例中，基板包括第一半导体材料的第一层和与第一半导体材料不同的材料的第二层，其中第一层被形成在第二层上，并且其中形成沟槽包括使用第二半导体层作为停止层来蚀刻第一层。这便于控制沟槽的深度。
在一些实施例中，上述底部介电层或基底层可以被形成在第一层上，其中沟槽的深度可以通过第二层和基底层之间的分离来被精确控制。
在一些实施例中，基板可包括第三半导体材料的第三层，并且其中第二层被形成在第三层上，其中从基板的背面暴露虚设互连可包括使用第二层作为停止层来从背面减薄第三层，以及随后将第二层开口以暴露虚设互连。因此，第二层可以在沟槽形成期间和基板减薄期间都用作停止层。第二层可被部分地开口(例如，以选择性地暴露虚设互连)，或从背面完全去除。
在一些实施例中，该方法还可以包括，在去除虚设互连之后，经由/穿过介电衬层中的开口，在第一源极/漏极体的暴露表面部分(即，在介电衬层中的开口中暴露的第一源极/漏极体的表面部分)上生长外延源极/漏极触点部，并随后形成埋入式互连，即与源极/漏极触点部接触。源极/漏极触点部可以向埋入式互连提供相对于第一源极/漏极体的经增加的接触表面积，并且另外提供具有更大体积的经组合外延源极/漏极体(即，源极/源极触点部和第一源极/漏极体相组合)。较大的体积可以调节(例如增加)引入沟道体中的应力的量。调节应力的量允许更改第一晶体管结构的电属性。
附图说明
通过参考附图的说明性和非限制性的以下详细描述，可更好地理解以上以及其他目的、特征和优点。在附图中，除非另有说明，否则相似的附图标记将用于相似的元件。
图1-12示意性地示出了根据各实施例的在形成半导体器件的方法的不同阶段的器件结构。
图13-14示意性地示出了可以使用在图1-12所示方法的实施例中的掩模的不同布局选项。
具体实施方式
以下是用于形成半导体器件的各种方法实施例的详细描述。更具体地，该方法包括形成从下侧接触晶体管结构的源极/漏极体的埋入式或背面互连。适用的晶体管结构的示例包括场效应晶体管，诸如FinFET器件(例如，包括单个鳍形沟道层)和水平/横向纳米线或纳米片沟道FET器件(例如，包括多个垂直堆叠的纳米线或纳米片)。基于纳米片的器件的具体示例包括叉片FET器件和互补FET(CFET)器件。埋入式互连可以是BPR形式的埋入式接线，然而，该方法同样适用于其他类型的埋入式互连，诸如埋入式互连线、埋入式布线、用于存储器或逻辑应用的埋入式单元间信号线或埋入式触点(例如，通孔的形状)。在包括BPR的实施例中，背面互连结构可以被配置成电力输送网络。然而，背面互连结构可以更一般地被配置成经由埋入式互连将用于其他目的的信号路由到晶体管，诸如逻辑和存储器电路中的一些数字信号。
在下文中，可以参考与所示器件结构或其部分相关的“左侧”、“左手侧”“右侧”和“右手侧”，这些参考应在附图的参考范围内理解。
图1示意性地示出了在该方法的初始阶段的器件结构100和基板102的横截面。该横截面更具体地延伸穿过晶体管结构的第一源极/漏极体将被形成在其中的第一源极/漏极区。器件结构100包括基板102。基板102具有第一侧或正面102a和与正面102a相对的第二侧或背面102b。多个半导体鳍111，包括例如鳍112和113，被形成在基板102的正面102a上。如下面将进一步阐述的，在该方法的稍后阶段，将沿着每个鳍111，例如通过形成栅极和源极/漏极体，形成多个晶体管结构。
如图所示，鳍111可以被形成为沿着基板102在第一水平方向X上平行延伸，并且在横向于X方向的第二水平方向Y上间隔开。鳍111在(相对于基板102的正面102a的)垂直方向Z上突出在基板102上方。如图所示，鳍111可以是单层结构，其中一个或多个单沟道层沟道体可以由每个这样的鳍111形成。单层鳍可以通过图案化半导体材料的外延层来被形成，所述半导体材料诸如Si、Ge、SiGe或传统上用于FinFET的任何其他半导体材料(IV族或其他)。鳍图案化技术本身在本领域中是众所周知的，因此本文将不再进一步讨论。鳍111的其他组成也是可能的，诸如多层半导体鳍，其包括多个垂直堆叠的沟道层或纳米片并且通过图案化半导体层的堆叠而被形成。多层半导体鳍可以例如包括牺牲材料(例如SiGe)的牺牲层和沟道材料(例如Si)的沟道层。这样的鳍可被用于通过在栅极堆叠沉积之前使用选择性蚀刻来相对于沟道层选择性地去除牺牲层来形成纳米线或纳米片沟道FET器件(例如，以形成全环绕栅极)。该工艺在本领域中被称为沟道纳米片释放或沟道纳米线释放工艺(或仅为沟道释放)，其细节本身在本领域是已知的，因此在此将不再进一步讨论。如本文所使用的，措辞相对于第二特征或材料“选择性地”“去除”或“蚀刻”第一特征或材料意味着当暴露于去除或蚀刻工艺时，第一特征或者材料以大于第二特征或者材料的速率被去除或蚀刻。
再次参考图1，如图所示，每个鳍111可以由(例如，从先前的鳍图案化工艺中保留下来的)硬掩模114封盖，并由层间介电层116包围，层间介电层116由例如SiO2或适合作为层间电介质的另一绝缘材料制成。层间介电层116的多层组成也是可能的，诸如氧化物层和氮化物层的组合。为了简洁起见，以下将主要参考鳍112，然而，以下描述相应地适用于任何其他鳍111，诸如鳍113，这也将从附图中立即显而易见。
如沿着从正面102a到背面102b的方向所见，基板102包括第一层108、第二层106和第三层104。第一层108被形成在第二层106上(例如，直接形成在其上)。第二层被形成在第三层104上(例如，直接形成在其上)。基底层110还被形成在基板102的正面102a上、在第一层108上(例如直接在第一层上)。
第一层108由第一半导体材料形成。第三层104由第三半导体材料形成。第二层106由不同于第一半导体材料和第三半导体材料中的每一者的材料形成，使得第二层106可以在该方法的后续步骤中被用作停止层。第二层106可以由第二半导体材料形成。第三层104例如可以是基板102的块体硅层。第一至第三半导体材料可以例如各自是含Si的层，其中第二半导体材料的Ge含量可以大于第一半导体材料和第三半导体材料的相应Ge含量。作为非限制性示例，第二半导体材料的Ge含量可以超过第一和第三半导体材料中的每一者的相应Ge含量达至少25％。第一和第三半导体材料可以例如是Si(例如x＝0的Si1-xGex)，并且第二半导体材料可以是y≥0.25的Si1-yGey。然而，其他材料组合也是可能的，诸如第一和第三半导体材料SiGe的Ge含量高于第二半导体材料的Si或SiGe。根据另一选项，第二层106可以由非半导体材料形成，诸如电介质(例如氧化物和/或氮化物)。基板102例如可以是绝缘体上硅(SOI)基板，其中第二层106形成第三层104(例如块体硅)和第一层(例如外延硅)之间的接合层或埋入式氧化物层。
基底层110类似于由不同于第一半导体材料的材料形成的第二层106，使得基底层110可以在该方法的后续步骤中被用作停止层。例如，基底层110可以由成分相似或类似于第二半导体材料的牺牲半导体材料(例如，z≥0.25的Si1-zGez)形成。然而，基底层100也可以由电介质(例如氧化物和/或氮化物)形成，其中基底层110可作为第一层108和随后在其中图案化鳍111的半导体材料之间的接合层。
图2-3示出了在鳍112的第一横向侧在鳍112旁边形成用于埋入式互连的沟槽120，并且沟槽120沿着(至少)第一源极/漏极区延伸。
在图2中，通过在自上而下的垂直方向(即负Z方向，从正面102a到背面102b)上回蚀基板102，形成了初始沟槽118。可以使用在自上而下的方向上偏置的各向异性蚀刻工艺(例如干蚀刻工艺(诸如反应离子蚀刻(RIE)))来蚀刻出初始沟槽118。蚀刻可以穿过基底层110(例如电介质或诸如SiGe之类的半导体)和第一层108(例如Si)进行，并且使用第二层(例如电介质或者SiGe)作为蚀刻停止层。取决于第一半导体材料和第二(半导体)材料之间的蚀刻对比度，初始沟槽118的形成可以如图所示导致对第二层106的轻微过度蚀刻。初始沟槽118的蚀刻因此可以停止在第二层106上或第二层内。
初始沟槽118可以使用传统的光刻和蚀刻工艺来被形成。掩模层(未示出)可被形成在基板102的正面102a上。掩模层可以是任何合适的工业标准光刻掩模层结构。可以使用光刻在掩模层的抗蚀剂层中图案化开口，并且随后将开口转移到基板102中以形成初始沟槽118。在形成初始沟槽118期间，(经图案化的)掩模层堆叠可以掩蔽半导体鳍112(例如与硬掩模114一起)。如图2所示，掩模层堆叠中的开口可被形成，以使得层间介电层116的厚度部分116a沿着鳍112的面向初始沟槽118的面向第一横向侧的侧壁保留。
在图3中，初始沟槽118的侧壁108a已被横向(沿Y方向)回蚀，以形成最终沟槽120，该最终沟槽120具有底切第一源极/漏极区和鳍112的下部(例如，沿Z方向所见)。横向蚀刻因此暴露出基底层110的下侧(该下侧指的是基底层110背离正面102a的一侧，即朝向背面102b的一侧)。横向回蚀可以通过从初始沟槽118对第一层108进行各向同性蚀刻工艺来实现。可以通过改变各向同性蚀刻工艺的持续时间来控制底切的程度或深度。横向回蚀因此可以包括定时的各向同性蚀刻工艺。各向同性蚀刻工艺可被适配成相对于基底层110和106的相应材料来选择性地蚀刻第一半导体材料，从而抵消沟槽120的加深以及从下面暴露鳍112。作为非限制性示例，可以使用基于HCl的干法蚀刻或过氧化氨混合物(APM)来选择性地(即，以更大的速率)蚀刻具有比另一SiGe材料(诸如Si)更大的Ge含量的SiGe层。允许选择性蚀刻具有不同Ge含量的含Si层的其他合适的蚀刻工艺(湿法或干法)本身是本领域已知的(例如，在标准工业工艺中结合沟道纳米片释放或用于内部间隔物形成的空腔蚀刻使用的湿法或基于等离子体的工艺)，并且也可以用于该目的。在横向回蚀期间，包括厚度部分116a的层间介电层116可以用作蚀刻掩模，从而从侧面掩蔽鳍112来免于各向同性蚀刻工艺的影响。掩模层堆叠可另外地保留以与硬掩模114一起从上方提供对鳍112的掩蔽。或者，可以在横向回蚀之前去除掩模层堆叠，其中硬掩模114可以独自从上方掩蔽鳍112。
器件结构100的半导体鳍111可以包括鳍112左侧的另一未示出的半导体鳍，其中初始沟槽118可以被蚀刻在该另一鳍和鳍112之间。由于用于初始沟槽118中的横向回蚀的蚀刻工艺的各向同性性质，初始沟槽118的侧壁108a和相对的(未示出)侧壁可以同时在相反的横向方向(例如正Y方向和负Y方向)上被横向回蚀，其中相对侧壁可被回蚀以使得最终沟槽120的下部底切将在其中形成另一晶体管结构的源极/漏极体的源极/漏极区。这种相反方向的横向回蚀也可以在图2-3的右侧部分中在另一鳍113旁边形成的初始沟槽119中看到，其中最终沟槽121的下部底切鳍113(例如，源极/漏极区，在该源极/漏极区中将形成另一晶体管结构的源极/漏极体)。可以穿过在掩模层堆叠中图案化的第二开口来蚀刻初始沟槽119(以及可选地蚀刻最终沟槽121)。
虽然图2-3仅示出了在沿着鳍112的单个位置处截取的横截面，但是将理解，初始沟槽118和沟槽120可以具有沿着X方向的纵向延伸。初始沟槽118和沟槽120可以例如沿着鳍112的沟道体(即，鳍112的将沿其限定晶体管结构的沟道体的部分)进一步延伸，并且可选地还沿着将在其中形成晶体管结构的第二源极/漏极体的第二源极/漏极区延伸。沟槽120可以相应地被形成为至少底切第一源极/漏极区，并且还底切沟道体和第二源极/漏极区。
在图4中，介电衬层122已被形成在沟槽120的内表面(例如，包括侧壁和底表面)上。介电衬层122可以通过共形沉积介电衬层材料，例如使用原子层沉积(ALD)，来被形成。介电衬层122可以由基于氧化物或氮化物的材料，例如SiN、SiC、SiCO、SiCN或SiBCN，来被形成。在基底层110是介电材料(从而形成底部介电层110)的情况下，介电衬层材料可以是与基底层110的介电材料不同的材料，并且被选择成使得介电衬层122可以用作用于将基底层110开口的蚀刻掩模，如下所述。
在介质衬层122中在第一源极/漏极区下方已经形成开口124，其中开口124暴露出基底层110的在第一源极/漏极区下方的下侧的一部分110a。如从下文可以明白，开口124的位置限定了最终埋入式互连(在背面加工期间形成)将接触晶体管结构(即其第一源极/漏极体)的位置。
开口124可以使用光刻和蚀刻工艺在介质衬层122中被图案化，其中掩模层126(由高度示意性的虚线轮廓指示)可被形成在基板102的正面102a上，并且被图案化以限定掩模层中的掩模开口。掩模层126可以是标准光刻层堆叠，例如顶部具有抗蚀剂层的旋涂碳/旋涂玻璃(SOG/SOC)堆叠，其中可以沉积SOC(或另一类型的掩模材料)以覆盖器件结构100并填充沟槽120。可以在抗蚀剂层中图案化初始开口，并使用各向异性蚀刻(自上而下)将其转移到SOC中。通过从初始开口开始的(短的)各向同性蚀刻步骤，SOC然后可被横向回蚀以在沟槽120的下(底切)部中暴露第一源极/漏极区下方的介电衬层122的去除部分(即，介质衬层122要被去除的部分)。介电衬层122此后可被暴露于各向同性蚀刻，同时使用掩模层126作为蚀刻掩模(即，各向同性蚀刻应当选择性地蚀刻介电衬层材料并且不明显地蚀刻SOC)，以使得介电衬层122的在第一源极/漏极区下方的所暴露的去除部分可被选择性地接近和去除，同时介电衬层122的将被保留的部分可以被掩蔽(例如在沟道体和第二源极/漏极区下方，取决于沟槽120的延伸)。
以类似的方式，对应的开口可被选择性地形成在介电衬层122中在源极/漏极区下方，以用于将沿着鳍112形成的另外的晶体管结构。如图所示，介质衬层122也可被形成在沟槽121中，并且可以形成相应的开口124以暴露基底层110的下侧的部分110b。
在图5中，在沟槽120中形成了虚设材料的虚设互连128。虚设材料例如可以是非晶硅或多晶硅。虚设材料通常可以是适合作为牺牲材料的任何材料，其可以相对于介电衬层122被选择性地去除，其可以被沉积以可靠地填充沟槽120，包括下部的底切，并且其可以承受正面加工的任何剩余的高温加工步骤。对应的虚设互连129可被形成在沟槽121中，并被形成在用于埋入式互连的任何其他沟槽中。为了简洁起见，以下将主要参考虚设互连128，然而，该描述可以相应地应用于任何其他埋入式互连，诸如129。
虚设互连128可以通过以下来被形成：沉积虚设材料以填充沟槽120(以及诸如沟槽121之类的任何其他沟槽)，并且随后将虚设材料开槽到相对于沟槽120的底部的厚度或垂直水平，以使得虚设互连的垂直尺寸(高度)对应于最终将取代虚设互连128的埋入式互连的所需垂直尺寸(高度)。虚设材料例如可以被开槽，使得虚设互连128的上表面位于略高于基底层110或与基底层110重合的水平。在任何情况下，由于沟槽的下部底切基底层110，虚设材料可被保留以覆盖基底层110的下侧的部分110a。开槽可以包括化学机械抛光(CMP)和随后的回蚀的组合。
随后，虚设互连128可以被覆盖层间介电层130，例如与图6中相同填充图案所示的层间介电层116相同的一种或多种材料。可以沉积层间介电材料，并然后将其平坦化(例如通过CMP)，以提供具有平坦上表面(例如与硬掩模114齐平)的层间介电层130。
然后可以执行正面加工的任何进一步的剩余步骤。正面加工的剩余步骤可以包括沿着鳍112形成晶体管结构(例如，每个鳍111形成多个晶体管结构)。形成晶体管结构可以包括栅极图案化以在每个鳍111的每个沟道体部分上形成栅极或栅极结构(例如，牺牲栅极)、栅极间隔物沉积、在每个栅极的相对侧上的每个源极/漏极区中执行鳍开槽、执行源极/漏电极外延以在源极/源极区中形成源极/漏极、形成替代金属栅极(RMG)，以及根据需要用于纳米线或纳米片沟道FET器件的FinFET的任何进一步的常规制造步骤。例如，在沿着鳍111要形成纳米线或纳米片沟道FET器件形式的晶体管结构的情况下，正面加工可以进一步包括内部间隔物的形成，以及通过去除鳍111的牺牲层来释放沟道，这本身是本领域公知的。如果基极层由牺牲半导体材料(例如SiGe)形成，则基底层的半导体材料可以另外由介电材料取代，使得基底层可以在晶体管结构(或沿着每个鳍111的晶体管结构)下方形成底部介电层。牺牲半导体材料的基底层110因此可以由介电材料的基底110来取代，从而形成底部介电层。基底层110的牺牲半导体材料(例如SiGe)可以相对于沟道层的沟道材料(以及牺牲层的第二牺牲材料，如果存在的话)被选择性地去除，例如采用相对于牺牲半导体材料的选择性蚀刻。如果存在SiGe的第二牺牲材料的牺牲层，则具有比牺牲材料更大的Ge含量的SiGe牺牲半导体材料可以被用于基底层110，以便于选择性去除。替换工艺可以在该方法的各个阶段执行，例如在鳍图案化之后、在牺牲栅极图案化之前、在形成虚设互连之后、在牺牲栅极图案化之后且在源极/漏极外延之前，或者与沟道释放相结合，并且在任何情况下都是在发起背面加工之前(下文讨论)。在完成有源器件加工之后，正面加工可以进行触点形成(例如M0)，然后使用传统BEOL工艺形成正面互连结构(例如M1、M2等)。
图6示出了完成正面加工之后的器件结构100。基板102已经被翻转并结合到载体晶片131，其中正面102a面向载体晶片131。任何合适的工业标准结合技术都可以用于此目的。基板102随后从背面102b被减薄，以从背面102a暴露虚设互连128(和129)。减薄可以更具体地包括从背面减薄第三层104，在第二层106上停止，并且随后在分开的蚀刻步骤中将第二层104开口以暴露虚设互连128、129。第二层106可以例如被完全去除。
在暴露虚设互连128之后，虚设互连128已经相对于介电衬层122被选择性地去除，从而形成暴露基底层110的下侧的部分110a的沟槽132。可以使用对虚设材料具有足够选择性的任何蚀刻工艺来去除虚设互连128。
在图7中，在使用介电衬层122作为蚀刻掩模的同时，从开口124蚀刻基底层110(其在该阶段形成底部介电层)，从而形成穿过基底层110的开口134，开口134暴露出(即，在正面加工期间形成在第一源极区中的)第一源极/漏极体136的一部分。可以使用对基底层110的介电材料具有足够选择性的任何蚀刻工艺来蚀刻基底层110。基底层110的蚀刻可以穿过另一(未示出)掩模层(例如光刻层堆叠)来进行，其中可以在掩模层中图案化开口，以暴露基底层110的要被去除的部分，从而提供例如对介电衬层122和层间电介质130的掩蔽。将注意，掩模层中的开口不必一定暴露出基底层110的整个部分110a，而是可以更一般地暴露出在介电衬层122中的开口124中暴露出的基底层110部分110a的至少一个子部分。因此，开口134的尺寸可以小于开口124的尺寸。
第一源极/漏极体136的选择性暴露是通过图4所示的介电衬层122中的开口124的先前图案化而被允许的。如果没有介电衬层122的这种预备图案化，则控制基底层110中的开口相对于第一源极/漏极体136之间的覆盖将是相当具有挑战性的，因为晶体管结构在背面加工期间被隐藏。背面加工以及相关步骤，诸如与载体晶片的结合，可能会额外引起晶片变形，这可能会使覆盖控制(相对于正面上的结构)更加具有挑战性。
如可以理解的，可以在介电衬层122中先前已经图案化开口的每个位置处，例如在开口125处，获得基底层110的对应开口135和源极/漏极体137的相关联暴露。
在图8中，在沟槽132中形成了导电材料的埋入式互连138。该埋入式互连包括源极/漏极触点部138a，该源极/漏极触点部延伸穿过介电衬层122和基底层110中的开口并且接触位于第一源极/源极区中的第一源极/漏极体136。因此，埋入式互连138经由介电衬层122中的开口124从基板102的背面102b连接到晶体管结构的第一源极/漏极体136。接触相应晶体管结构的相应源极/漏极体的对应源极/漏极触点部可以被形成在介电衬层122和沿着沟槽132形成的基底层110中的每个对应开口中。此外，包括与源极/漏极体137接触的源极/漏极触点部139a的对应的埋入式互连139可以如图所示被形成在另一沟槽133中。
埋入式互连138可以通过沉积填充沟槽132的导电材料，诸如一种或多种金属(例如，任选地在金属阻挡层或衬层之后的Ru、Mo、W)，来被形成。覆盖层金属随后可以通过CMP和/或金属回蚀被去除。
为了改进埋入式互连138的导电材料与暴露在沟槽132中的半导体表面之间的隔离，可以在沟槽120的内表面(即在形成虚设互连128之前)或沟槽132的内表面上(即在去除虚设互连128之后且在形成埋入式互连138之前)沉积附加绝缘衬层。如果在形成虚设互连128之前沉积附加绝缘衬层，则附加绝缘衬层可以另外地将虚设互连的128虚设材料与沟槽120的内表面分隔开。附加绝缘衬层可以例如由具有相对于介电衬层122的材料的蚀刻对比度的绝缘材料(例如，诸如SiO2之类的氧化物)形成。在形成埋入式互连138之前，可以将附加绝缘衬层开口(例如，通过蚀刻步骤相对于介电衬层122的材料选择性地蚀刻附加绝缘衬层的材料)，以露出其中的开口124和基底层110的部分110a。开口134可以如上所述穿过基底层110形成。该讨论相应地适用于沟槽133和埋入式互连139。
在形成埋入式互连138、139之后，该方法可以继续形成背面互连结构(其中附图标记140示意性地指示背面互连结构的第一层级)，用于将信号或功率(取决于特定应用)路由到埋入式互连138和与其连接的晶体管结构的源极/漏极体。可以使用BEOL中用于形成正面互连结构的常规技术来形成背面互连结构，诸如镶嵌加工。背面互连结构的具体布局和细节不在本方法的范围内，因此在此不再进一步讨论。
或者，埋入式互连138的源极/漏极触点部138a不需要包括延伸穿过介电衬层122中的开口124的源极-漏极触点部。相反，可以通过在基底层110的开口134中外延地生长与第一源极/漏极体136的暴露部分接触的半导体材料(例如原位掺杂的)来形成半导体源极/漏极触点部。根据该变型，图中所示的源极/漏极触点部138a可以被视为半导体源极/漏极触点部的示意表示。此后，可以通过用导电材料(例如，任何前述金属)填充沟槽132来形成埋入式互连138。埋入式互连138因此可以经由延伸穿过开口124的半导体源极/漏极触点部来被连接到第一源极/漏极体136。源极/漏极触点部可被形成为突出到沟槽132中，使得埋入式互连138可以形成为环绕源极/漏极触点部的端部。因此，朝向埋入式互连138的接触表面积可被增加。组合的外延源极/漏极体(由组合的源极/漏极触点部和第一源极/漏极体136形成)的更大体积可以进一步调节在沟道体中感生的应力的量，从而调节晶体管结构的电性能。可以设想，在晶体管结构一侧的源极/漏极体中感生的应力可以在整个沟道体中传播，特别是在按比例缩放的器件尺寸下。源极/漏极触点部可以由具有与第一源极/漏极体136的半导体材料相同的晶格常数的半导体材料形成。例如，源极/漏极触点部和第一源极/漏极体136可以由相同的半导体材料形成，例如具有相同Ge含量的SiGe(SiGe0.5是一个非限制性示例)。然而，也可以由具有不同晶格常数的不同半导体材料(例如，具有不同Ge含量的SiGe)形成源极/漏极触点部和第一源极/漏极体136，这可以允许附加的应力调制。前面的讨论可以相应地应用于源极/漏极体137和埋入式互连139。
图9-12示出了用于形成用于埋入式互连的沟槽的变型。虽然上述方法中的沟槽120(和121)是通过同时横向回蚀初始沟槽118(和119)的相对侧壁而形成的，参见例如图2-3，但图9-12所示的变型在初始沟槽118中实现了单侧横向回蚀。
图9示出了在形成初始沟槽118之后的器件结构100’。图9中所示的器件结构100’对应于器件结构100，但不同之处在于，在形成初始沟槽118之后，已经形成了器件结构100’的掩模层142，例如在所示的示例中形成为衬层。掩模层142尤其覆盖初始沟槽118的内表面。
在图10中，掩模层142已被图案化(例如，使用光刻和蚀刻工艺)，以限定选择性地暴露初始沟槽118的侧壁108a的开口。掩模层142因此沿着初始沟槽118的相对侧壁108c保留。开口通常可以被形成为沿着初始沟槽118的整个长度暴露初始沟槽的侧壁108a。
在图11中，初始沟槽118的侧壁108a已在使用掩模层142掩蔽相对侧壁108c时被横向回蚀。侧壁108c因此可以被掩蔽以免于各向同性蚀刻工艺，其中侧壁108c的横向回蚀可以被抵消。在图11所示的横向回蚀阶段，已经形成了沟槽120’，其下部刚好稍微下切基底层110。如图12所示，各向同性蚀刻工艺的持续时间可以相应地延长，以获得具有相对于鳍112的更深底切的最终沟槽120”。可以形成相应的沟槽121”，以便在第二鳍113的旁边延伸并对其进行底切。此后，该方法可按照图4及以后的步骤进行。掩模层142可以例如由针对介电层122所提及的任何材料示例形成，诸如氮化物的ALD层。在形成沟槽120’和虚设互连128之后的正面加工步骤期间，剩余在沟槽120’中的掩模层142的部分可被保留，而沟槽120’之外的部分可被去除。
在上面概述的方法中，在一些正面有源器件加工步骤(诸如栅极图案化和源极/漏极外延)之前执行用于形成沟槽120和虚设互连128的步骤。然而，这些步骤可以在正面加工的各个阶段执行。例如，沟槽120和虚设互连可以在牺牲栅极图案化之后形成、在源极/漏极外延之前或之后被形成，或者在甚至更晚的阶段(例如在RMG工艺之后)被形成。如可明白的，在源极/漏极外延之后形成沟槽120和虚设互连的情况下，沟槽120的下部可被形成以底切已经形成在第一源极/漏极区中的第一源极/漏极体。如上所述，取决于沟槽120的纵向延伸，沟槽120的下部可以附加地底切在第二源极/漏极区中形成的晶体管结构的第二源极/漏极体。如果沟槽120要形成为也在晶体管结构的沟道体的旁边延伸，则沟槽120可以有利地在切割栅极之后被形成，以提供对沟道体旁边的基板102的接入以用于蚀刻工艺。“切割栅极”在此是指在切割牺牲栅极(栅极切割的第一道工序)或切割金属栅极(栅极切割的最后一道工序)之后。
现在将参考图13讨论可被用于形成沟槽120和将介电衬层122开口(如图2-4所示)的几个掩模布局选项。图13是从基板102的正面102a(对应于器件结构100的正面)观察的示意性俯视图。晶体管结构200沿着沿X方向延伸的示意性示出的鳍112(例如单层或半导体鳍或包括沟道层堆叠的多层鳍形结构)形成在基板102的正面102a上。
晶体管结构200包括位于第一源极/漏极区202中的第一源极/漏极体204和位于第二源极/漏极区206中的第二源极/漏极体208。晶体管结构200包括沟道体212(例如，包括一个或多个沟道层)，该沟道体位于第一和第二源极/漏极区202、206之间的沟道区210中并且在第一和第二源极/漏极体204、208之间在X方向上延伸。晶体管结构200包括在沟道体212上延伸的栅极或栅极结构214。在图13所示的阶段，栅极214可以是牺牲栅极(将由RMG代替)或金属栅极。
指定为216的区域示意性地指示掩模层中的掩模开口216的示例布局，该掩模开口可被用于形成沟槽120。随着掩模开口216的延伸，如图13所示，沟槽120可被形成为在第一源极/漏极区/体202/204、沟道区/体210/212和第二源极/漏极区/体206/208旁边延伸并底切。然而，这仅仅是一个示例，并且沟槽120可被形成为沿着X方向具有更短以及更长的延伸。沟槽120可以例如形成为沿着鳍112在一个或多个晶体管结构的源极/漏极和沟道区旁边延伸并底切，或者仅在第一源极/漏极区/体202/204旁边延伸并底切。。
指定为218的区域示意性地指示掩模层(例如，掩模层126)中的掩模开口218的示例布局，该掩模开口可被用于将介电衬层122开口。如图所示，掩模开口218可被形成在第一源极/漏极区202旁边并沿着第一源极/漏极区202形成，使得介电衬层122中的开口124可以通过如上所述的各向同性蚀刻去除介电衬层122在第一源极/漏极区202下方的一部分来被形成。
指定为218’的区域示意性地指示掩模层(例如，掩模层126)中的掩模开口218’的示例布局，该掩模开口可被用于将介电衬层122开口。根据该替换示例，并非通过从晶体管结构200的横向侧的横向蚀刻，介电衬层122中的开口可以通过从鳍112的端部的横向蚀刻来被形成，这是从第一源极/漏极区202的与第一源极-漏极区202的面向沟道区/体210/212的一侧(端)相对的远侧(远端)形成的。鳍112的端部可以在之前的鳍切割工艺期间限定，用于将初始较长的鳍分割成多个单独的较短的鳍。晶体管结构200因此可以对应于沿着鳍112的端部形成的晶体管结构。使用光刻和蚀刻工艺，可以在邻近鳍112的端部的区域(例如，区域218’下方的区域)中回蚀基板102，以形成与沟槽120A的下部连通的接入开口。例如，可以使用同一掩模层来同时蚀刻接入开口和沟槽120。接入开口可以像沟槽120一样延伸到基板102的第二层106(例如见图3)。根据该示例，介电衬层122的开口可以通过形成掩模层(例如掩模层126)来进行，该掩模层包括填充沟槽120和接入开口的掩模材料(例如SOC)。掩模开口218’然后可以被图案化(例如通过光刻和蚀刻工艺)以暴露介电衬层122的去除部分。图案化可包括图案化抗蚀剂层中的初始开口，并使用各向异性蚀刻(自上而下)将初始开口转移穿过掩模材料(例如SOC)并进入接入开口。此后，可以通过从初始开口对掩模材料(例如，具有对掩膜材料的选择性)施加各向同性蚀刻以引起掩模材料从接入开口的横向回蚀并沿X方向进入沟槽120的下部，来暴露介电衬层122在第一源极/漏极区202下方的去除部分。掩模材料的横向回蚀可以是定时蚀刻，并且当介电衬层122的去除部分已经暴露时停止。然后，可以将另一各向同性蚀刻(例如，对介电衬层122的材料是具有选择性的)从接入开口和掩模材料中的开口施加到介电衬层122的去除部分，以形成开口124。在该另一各向同性蚀刻期间，介电衬层122的被掩模材料覆盖的部分(即，介电衬层122的非去除部分)可以被掩膜材料掩蔽，使得介电衬层中的开口124可被选择性地形成在第一源极/漏极区204下方。
如图13进一步所示，还可以沿着鳍112形成与晶体管结构200相对应的另一晶体管结构220。晶体管结构220包括在位于沟道区228中的沟道体230上延伸的栅极226。第二源极/漏极区206和其中的第二源极/漏极体208可以如图所示由第一晶体管结构200和第二晶体管结构220共享。第二晶体管结构220可以包括在栅极226的相对侧上的第三源极/漏极区222中的另一(第三)源极/漏极体224。
图14对应于图13，除了图13的掩模布局选项外，还示出了栅极切割掩模的掩模开口232的布局。栅极切割掩模可被用于在通过从掩模开口216蚀刻基板102而形成沟槽120之前切割预备栅极214’、226’(例如，其可表示牺牲栅极或替代金属栅极)。通过栅极切割掩模，可以在形成沟槽120之前去除预备栅极214’、216’的相应部分(其本来将阻挡对下方的基板102的接入)。根据另一选择，栅极切割掩模和用于形成沟槽120的掩模可以组合在单个掩模层中。例如，可以通过共同的掩模开口(例如由开口216表示)来切割栅极214’以及蚀刻沟槽120。
在上文中，主要参考有限数量的示例描述了本发明构思。然而，如本领域技术人员容易理解的，在由所附权利要求书限定的本发明构思的范围内，除了上面公开的示例以外的其他示例同样是可能的。

Claims (15)

1.一种用于形成半导体器件的方法，包括：
在基板的正面上形成晶体管结构，所述晶体管结构包括分别位于第一和第二源极/漏极区中的第一和第二源极/漏极体，以及沟道体，所述沟道体包括在所述第一和第二源极/漏极体之间水平延伸的至少一个沟道层；
在所述第一源极/漏极区旁边形成用于埋入式互连的沟槽，其中所述沟槽是通过蚀刻所述基板而形成的，使得所述沟槽的下部底切所述第一源极/漏极区；
在所述沟槽的内表面上形成介电衬层；
在所述第一源极/漏极区下方在所述介电衬层中形成开口；以及
在所述介电衬层中形成所述开口之后，在所述沟槽中形成虚设材料的虚设互连；
其中所述方法还包括在形成所述虚设互连之后：
从所述基板的背面暴露所述虚设互连；
相对于介电衬层来选择性地去除所述虚设互连；以及
在所述沟槽中形成导电材料的埋入式互连，其中所述埋入式互连经由所述介电衬层中的所述开口连接到所述第一源极/漏极体。
2.根据前述权利要求中的任一项所述的方法，其特征在于，形成所述沟槽包括在朝向所述基板的背面的方向上回蚀所述基板以形成初始沟槽，并随后在横向上回蚀所述初始沟槽的侧壁以底切所述第一源极/漏极区。
3.根据权利要求2所述的方法，其特征在于，形成所述沟槽还包括在横向上回蚀所述初始沟槽的与所述侧壁相对的另一侧壁。
4.根据权利要求2所述的方法，其特征在于，形成所述沟槽包括在横向上回蚀所述初始沟槽的所述侧壁以底切所述第一源极/漏极区，同时掩蔽所述初始沟槽的相对侧壁。
5.根据前述权利要求中的任一项所述的方法，其特征在于，在所述介电衬层中形成所述开口包括：在所述基板的正面上形成掩模层，在所述掩模层中图案化掩模开口，所述掩模开口暴露所述介电衬层的去除部分，以及从所述掩模层中的掩模开口对所述介电衬层的去除部分进行各向同性蚀刻，以在所述介电衬层中形成开口。
6.根据权利要求5所述的方法，其特征在于，所述掩模层包括填充所述沟槽的掩模材料，其中通过沿着所述介电衬层的所述去除部分来去除所述掩模材料来在所述掩模材料中图案化所述掩模开口，并且其中所述掩模材料是通过从接入开口进行蚀刻来被去除的，所述接入开口在所述第一源极/漏极区的远侧处形成在所述基板中并且与用于所述埋入式互连的所述沟槽的下部连通，并且其中所述介电衬层中的所述开口是随后通过从所述接入开口进行蚀刻而形成的。
7.根据前述权利要求中的任一项所述的方法，其特征在于，用于所述埋入式互连的所述沟槽被形成为在所述第一源极/漏极区和所述沟道体旁边延伸并底切，并且其中所述介电衬层中的所述开口被形成在所述第一源极/漏极区下方，以使得所述介电衬层被保留在所述沟道体下方。
8.根据前述权利要求中的任一项所述的方法，其特征在于，所述晶体管结构还包括在所述沟道体上延伸的栅极结构，其中所述栅极结构在形成用于所述埋入式互连的所述沟槽之前被形成。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括在所述晶体管结构的第一横向侧上切割所述栅极结构，并随后通过在所述第一横向侧上蚀刻所述基板来形成所述沟槽。
10.根据权利要求9所述的方法，其特征在于，使用共用蚀刻掩模来切割所述栅极结构以及形成用于所述埋入式互连的所述沟槽。
11.根据前述权利要求中的任一项所述的方法，其特征在于，还包括在去除所述虚设互连之后且在形成所述埋入式互连之前，在形成于所述晶体管结构下方的底部介电层中形成开口，以暴露所述第一源极/漏极体的一部分，其中所述底部介电层中的所述开口通过从所述介电衬层中的开口蚀刻所述底部介电层而被形成。
12.根据权利要求11所述的方法，其特征在于，所述基板包括第一半导体材料的第一层，其中基底层被形成在所述第一层上，并且其中形成所述沟槽包括蚀刻所述第一层以暴露所述基底层的下侧，其中所述介电衬层中的所述开口被形成以暴露所述基底层的下侧的、在所述第一源极/漏极区下方的一部分，以及
其中所述基底层是所述底部介电层，或者
其中所述基底层是不同于所述第一半导体材料的牺牲半导体材料，并且所述方法包括在形成所述虚设互连之后并且在从所述基板的背面暴露所述虚设互连之前用所述底部介电层替换所述基底层。
13.根据前述权利要求中的任一项所述的方法，其特征在于，所述基板包括第一半导体材料的第一层和与所述第一半导体材料不同的材料的第二层，其中所述第一层被形成在所述第二层上，并且其中形成所述沟槽包括使用所述第二半导体层作为停止层来蚀刻所述第一层。
14.根据权利要求13所述的方法，其特征在于，所述基板包括第三半导体材料的第三层，并且其中所述第二层被形成在所述第三层上，其中从所述基板的背面暴露所述虚设互连包括使用所述第二层作为停止层来从所述背面减薄所述第三层，以及随后将所述第二层开口以暴露所述虚设互连。
15.根据前述权利要求中的任一项所述的方法，其特征在于，还包括在去除所述虚设互连之后，经由所述介电衬层中的开口在所述第一源极/漏极体的所暴露的表面部分上生长外延源极/漏极触点部，并且随后形成所述埋入式互连。
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