CN118103950A - 选择性硅沉积 - Google Patents

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Abstract

示例性半导体处理方法可包括：将含硅前驱物提供至半导体处理腔室的处理区域。基板可设置在所述处理区域内。所述基板可包括由所述基板的多个暴露区域所分隔的一个或多个图案化特征。所述方法可包括：将含氢前驱物提供至所述半导体处理腔室的所述处理区域。所述方法可包括：形成所述含硅前驱物和所述含氢前驱物的等离子体。形成所述含硅前驱物和所述含氢前驱物的所述等离子体可在小于或约1000W的等离子体功率下执行。所述方法可包括：沿着所述基板在所述一个或多个图案化特征上沉积含硅材料。可以以相对于所述基板的所述暴露区域上的沉积至少为2:1的速率在所述图案化特征上沉积所述含硅材料。

Description

选择性硅沉积
相关申请的交叉引用
本申请主张2021年10月13日提出申请的美国专利申请第17/500,664号的权益，所述美国专利申请的全部内容出于所有目的通过引用并入本文。
技术领域
本技术涉及半导体系统、工艺、和装备。更具体地，本技术涉及选择性沉积含硅材料的工艺和系统。
背景技术
通过在基板表面上产生复杂图案化材料层的工艺使得集成电路成为可能。在基板上产生图案化材料要求用于形成和移除材料的受控的方法。随着器件尺寸持续缩小，集成电路内的特征可能会变得更小，并且结构的深宽比可能会增加，并且在处理操作期间保持这些结构的尺寸可能会很有挑战性。一些处理包括蚀刻材料以形成凹陷特征。然而，此蚀刻可能在凹陷特征中或是在凹陷特征附近的材料中产生不希望的结构。开发能够避免形成不希望的副作用的材料一直具有挑战性。
因此，需要能够用于生产高质量器件和结构的改善系统和方法。本技术解决了这些和其他需求。
发明内容
示例性半导体处理方法可包括：将含硅前驱物提供至半导体处理腔室的处理区域。基板可设置在所述半导体处理腔室的所述处理区域内。所述基板可包括由所述基板的多个暴露区域所分隔的一个或多个图案化特征。所述方法可包括：将含氢前驱物提供至所述半导体处理腔室的所述处理区域。所述方法可包括：形成所述含硅前驱物和所述含氢前驱物的等离子体。形成所述含硅前驱物和所述含氢前驱物的所述等离子体可在小于或约1000W的等离子体源功率下执行。所述方法可包括：沿着所述基板在所述一个或多个图案化特征上沉积含硅材料。可以以相对于所述基板的所述暴露区域上的沉积至少为2:1的速率在所述图案化特征上沉积所述含硅材料。
在一些实施例中，所述含硅材料可以是或包括四氯化硅(SiCl4)。所述一个或多个图案化特征可以是或包括氧化锡、硅、氧化硅、氮氧化硅或含硅抗反射层(SiARC)。所述一个或多个图案化特征可覆盖含碳层。所述一个或多个图案化特征可从所述含碳层突出大于或约5nm。在将所述含硅材料沉积在所述一个或多个图案化特征上的同时，所述半导体处理腔室内的温度可保持在小于或约100℃。在将所述含硅材料沉积在所述一个或多个图案化特征上的同时，所述半导体处理腔室内的压力可保持在小于或约50mTorr。所述方法可包括：在将所述含硅材料沉积在所述一个或多个含金属特征上的同时向所述半导体处理腔室的所述处理区域施加偏压功率。所述偏压功率可以是小于或约100W。
本技术的一些实施例可涵盖半导体处理方法。所述方法可包括：将含硅前驱物提供至半导体处理腔室的处理区域。基板可设置在所述半导体处理腔室的所述处理区域内。所述基板可界定沿着所述基板的一个或多个图案化特征。所述方法可包括：形成所述含硅前驱物的等离子体。形成所述含硅前驱物的所述等离子体可在小于或约1000W的等离子体功率下执行。所述方法可包括：在所述基板上沉积不连续的含硅层。所述含硅层可沿着所述基板选择性沉积在所述一个或多个图案化特征上。
在一些实施例中，在沉积所述含硅材料的同时，所述半导体处理腔室内的温度可保持在小于或约75℃。在沉积所述含硅材料的同时，所述半导体处理腔室内的压力可保持在小于或约50mTorr。所述方法可包括：在所述基板上沉积所述不连续的含硅层之后，用含氧前驱物的等离子体将一个或多个凹部蚀刻至沉积在所述基板上的含碳层中。所述含氧前驱物可以是或包括双原子氧。在所述蚀刻之后，所述一个或多个凹部可由小于或约为2nm的底切(undercut)表征。
本技术的一些实施例可涵盖半导体处理方法。所述方法可包括：将含硅前驱物和含氢前驱物提供至半导体处理腔室的处理区域。基板可设置在所述半导体处理腔室的所述处理区域内。所述基板可以包括含碳材料层。所述基板可包括覆盖所述含碳材料层的图案化含金属光刻胶。所述含碳材料层的至少部分可通过所述图案化含金属光刻胶暴露。所述方法可包括：形成所述含硅前驱物和所述含氢前驱物的等离子体。形成所述含硅前驱物和所述含氢前驱物的所述等离子体可在小于或约1000W的等离子体功率下执行。所述方法可包括：沿着所述基板在所述图案化含金属光刻胶上沉积含硅材料。所述方法可包括：将含氧前驱物提供至所述半导体处理腔室的所述处理区域。所述方法可包括：形成所述含氧前驱物的等离子体。所述方法可包括：用所述含氧前驱物的所述等离子体蚀刻一个或多个凹部。
在一些实施例中，所述含硅材料是四氯化硅(SiCl4)。所述方法可包括：在将所述含硅材料沉积在所述图案化含金属光刻胶上的同时，向所述半导体处理腔室的所述处理区域施加偏压功率。所述偏压功率可以是小于或约100W。所述方法可包括：在将所述含氧前驱物提供至所述半导体处理腔室的所述处理区域之前，降低所述半导体处理腔室中的压力。形成所述含氧前驱物的所述等离子体可在大于或约300W的等离子体功率下执行。
此技术可提供优于常规方法和技术的许多优点。例如，所述工艺可选择性将含硅材料沉积在非碳材料上，诸如含金属或含硅特征。此外，当在图案化特征下方的材料中蚀刻凹部时，所述工艺可减少或限制图案化特征的移除或底切。将结合以下描述和所附的附图更详细地描述这些和其他实施例连同它们的许多优点和特征。
附图说明
可通过参考说明书的其余部分和附图而实现对所公开的技术的本质和优点的进一步理解。
图1示出根据本技术的一些实施例的示例性处理系统的示意性俯视图。
图2示出根据本技术的一些实施例的示例性处理系统的示意性横截面图。
图3示出根据本技术的一些实施例的半导体处理方法中的选定操作。
图4A至图4C示出根据本技术的一些实施例的在其中包括和生产材料层的示例性示意性横截面结构。
附图的中的若干附图作为示意图被包括。应当理解，附图是用于说明目的，并且不被视为按比例绘制，除非特别陈述其为按比例绘制。此外，作为示意图，提供这些附图以有助于理解，并且附图可能不包括与现实表现相比的所有方面或信息，并且可能包括夸张的材料以用于说明目的。
在所附附图中，相似的部件和/或特征可具有相同的附图标记。此外，相同类型的各种部件可通过在附图标记后加上区分相似部件的字母执行区分。若说明书中仅使用第一附图标记，则描述可适用于具有相同第一附图标记的类似部件中的任一者，而无论字母为何。
具体实施方式
随着器件尺寸持续缩小，许多材料层在厚度、宽度和尺寸上可能会减少，以缩放器件。由于半导体结构内的特征的大小可减小，所以执行各种工艺(诸如光刻、沉积和蚀刻)且同时保持结构完整性可能会更加困难。
常规技术已致力于在图案化特征(诸如金属氧化物光刻胶)之间蚀刻凹部。对于许多蚀刻工艺而言，金属氧化物光刻胶可能是有价值的，然而，膜形成得具有比起常规光刻胶材料远远更低的厚度。因此，用于针对厚度是金属氧化物光刻胶的两倍或三倍的材料执行图案化的蚀刻工艺可能会使得光刻胶被移除或改变，这可能导致渐缩的(tapered)蚀刻轮廓或不完整的处理。蚀刻凹部可能会非期望地蚀刻图案化特征本身，可能会底切特征，或可能以成角度的侧壁蚀刻凹部。在蚀刻期间的这些副作用中的任何一者都可能造成非期望的结构。此外，常规技术可能要求在一个腔室中执行蚀刻工艺，打破真空并且移送结构，并且在不同的腔室中执行沉积工艺。这种移送可能会使得在处理期间有非期望的污染。因此，许多常规技术在防止最终器件中有结构性缺陷的能力方面受到了限制。
本技术通过在金属氧化物光刻胶材料或其他含硅材料上方(诸如，选择性地在图案化特征上)沉积含硅材料而克服了这些问题。所述沉积可以在与蚀刻工艺相同的腔室中执行，这可通过限制对大气的暴露而限制排队时间并且改善结构完整性。通过在图案化特征上沉积含硅材料作为保护层，本技术可确保光刻胶在处理期间维持完整。在后续的蚀刻工艺期间，含硅材料可用于保护图案化材料不被移除，并用作第二掩模以凹入沉积在基板上的下卧材料中。通过沉积含硅材料，本技术可防止任何后续集成工艺中的问题和/或最终器件中的缺陷。
尽管剩余的公开内容将例行地标识利用所公开的技术的特定沉积和蚀刻工艺，但易于理解的是，所述系统和方法同样适用于可能发生在所述腔室中的各种其他工艺。因此，不应将本技术视为仅限于与所描述的沉积或蚀刻工艺一并使用。在描述根据本技术的一些实施例的示例性工艺序列的系统和方法或操作之前，本公开内容将讨论能够与本技术一并使用的一种可能的系统和腔室。应理解，本技术不限于所描述的装备，并且所讨论的工艺可在任何数量的处理腔室和系统中执行。
图1示出根据实施例的沉积、蚀刻、烘烤和/或固化腔室的处理系统10的一个实施例的俯视图。图1中描绘的工具或处理系统10可包含多个处理腔室24a-24d、移送腔室20、服务腔室26、整合计量腔室28和一对装载锁定腔室16a-16b。处理腔室可包括任何数量的结构或部件，以及任何数量的处理腔室或处理腔室的任何组合。
为了在腔室之间传输基板，移送腔室20可包含机器人传输机构22。所述传输机构22可具有一对基板传输叶片22a，分别附接至可延伸臂22b的远端。叶片22a可用于将各个基板携载至处理腔室且从处理腔室带出。在操作中，诸如传输机构22的叶片22a之类的基板传输叶片中的一者可从诸如腔室16a-16b之类的装载锁定腔室中的一者取回基板W，并且将基板W携载至处理的第一阶段，例如，在腔室24a-24d中如下所述的处理工艺。可包括所述腔室，以执行本技术的各个或组合的操作。例如，虽然一个或多个腔室可配置为执行沉积或蚀刻操作，但一个或多个其他腔室可配置为执行所描述的预处理操作和/或一个或多个后处理操作。本技术涵盖任何数量的配置方式，本技术也可执行典型地在半导体处理中执行的任何数量的附加制造操作。
若腔室被占用，则机器人可等待直到处理完成为止，然后利用一个叶片22a从腔室中移除经处理的基板，并且可以利用第二叶片插入新的基板。一旦基板经过处理，它就可随后移动到处理的第二阶段。对于每一次移动而言，传输机构22通常可具有携载基板的一个叶片和一个空的叶片以执行基板交换。传输机构22可在每个腔室处等待，直到能够完成交换为止。
一旦处理腔室内的处理完成，传输机构22就可以将基板W从最后的处理腔室移动并且将基板W传输至装载锁定腔室16a-16b内的盒(cassette)。从装载锁定腔室16a-16b，基板可以移动到工厂接口12中。工厂接口12通常可以操作以在大气压力清洁环境中的传送盒装载器(pod loader)14a-14d与装载锁定腔室16a-16b之间移送基板。通常可通过空气过滤工艺提供工厂接口12中的清洁环境，所述空气过滤工艺诸如例如HEPA过滤法。工厂接口12也可包括基板定向器/对准器，所述基板定向器/对准器可用于在处理前适当地使基板对准。至少一个基板机器人(诸如机器人18a-18b)可定位在工厂接口12中，以在工厂接口12内的各位置/地点之间传输基板且将基板传输至与其连通的其他位置。机器人18a-18b可配置成沿着工厂接口12内的轨道系统从工厂接口12的第一端行进到第二端。
处理系统10可进一步包括整合计量腔室28，以提供控制信号，所述信号可对在处理腔室中执行的任何工艺提供适应性控制。整合计量腔室28可包括多种计量设备中的任一者，以测量各种膜性质，诸如厚度、粗糙度、组成，并且计量装置可以能够进一步以自动化方式在真空下表征光栅参数，诸如临界尺寸、侧壁角度和特征高度。
处理腔室24a-24d中的每一者可配置成执行半导体结构的制造中的一个或多个处理步骤，并且可在多腔室处理系统10上使用任何数量的处理腔室和处理腔室的组合。例如，处理腔室中的任一者可配置成执行多个基板处理操作，所述基板处理操作包括任何数量的沉积工艺(包括循环层沉积、原子层沉积、化学气相沉积、物理气相沉积)，以及其他操作，包括蚀刻、预清洁、预处理、后处理、退火、等离子体处理、脱气、定向和其他基板工艺。可在任何腔室中或腔室的任何组合中执行的一些特定工艺可为金属沉积、表面清洁和制备、热退火(诸如快速热处理)和等离子体处理。任何其他工艺可类似地在并入多腔室处理系统10中的特定腔室中执行，包括下文描述的任何工艺，如本领域技术人员将易于理解的。
图2图示示例性处理腔室100的示意性横截面图，所述示例性处理腔室100适合用于对设置在处理腔室100中的基板302上的材料层进行图案化。所述示例性处理腔室100适合用于执行图案化工艺，然而应理解本技术的各方面可在任何数量的腔室中执行，并且根据本技术的基板支撑件可被包括在蚀刻腔室、沉积腔室、处理腔室或任何其他处理腔室中。等离子体处理腔室100可以包括腔室主体105，所述腔室主体105界定腔室容积101，基板可在所述腔室容积101中受处理。腔室主体105可具有侧壁112和底部118，所述侧壁和所述底部耦接接地端126。侧壁112可具有衬垫115，以保护侧壁112且延长等离子体处理腔室100的维护周期之间的时间。等离子体处理腔室100的腔室主体105与相关部件的尺寸不受限制，并且通常可以成比例地大于在所述腔室中处理的基板302的大小。基板大小的示例包括200mm的直径、250mm的直径、300mm的直径和450mm的直径等，诸如显示器或太阳能电池基板。
腔室主体105可支撑腔室盖组件110，以封闭腔室容积101。腔室主体105可由铝或其他合适的材料制造。基板进出口113可形成为穿过腔室主体105的侧壁112，从而有助于将基板302移送进出等离子体处理腔室100。进出口113可耦接移送腔室和/或其他如前文所述的基板处理系统的腔室。泵送口145可形成为穿过腔室主体105的侧壁112并且连接至腔室容积101。泵送设备可通过泵送口145耦接至腔室容积101，以抽空和控制处理容积内的压力。泵送装置可包括一个或多个泵和节流阀。
气体面板160可通过气体管线167耦接腔室主体105，以将处理气体供应至腔室容积101中。气体面板160可包括一个或多个处理气体源161、162、163、164且可附加地包括惰性气体、非反应性气体和反应性气体，如可用于任何数量的工艺的气体。可由气体面板160提供的处理气体的示例包括但不限于含烃气体(包括甲烷)、六氟化硫、氯化硅、四氟化碳、溴化氢、含烃气体、氩气、氯气、氮气、氦气或氧气，以及任何数量的附加材料。此外，处理气体可包括含氮、氯、氟、氧和氢的气体，诸如BCl3、C2F4、C4F8、C4F6、CHF3、CH2F2、CH3F、NF3、NH3、CO2、SO2、CO、N2、NO2、N2O、和H2，以及任何数量的附加前驱物。
阀166可控制来自源161、162、163、164的处理气体从气体面板160的流动，并且可以由控制器165管理。从气体面板160供应到腔室主体105的气体的流动可包括形成一个或多个源的气体的组合。盖组件110可包括喷嘴114。喷嘴114可以是一个或多个口，用于将处理气体从气体面板160的源161、162、164、163引入腔室容积101。在将气体引入等离子体处理腔室100中之后，可激发气体以形成等离子体。天线148(诸如一个或多个感应线圈)可设置成邻近等离子体处理腔室100。天线功率供应142可通过匹配电路141供电给天线148，以将能量(诸如RF能量)感应式耦合至处理气体，以在等离子体处理腔室100的腔室容积101中维持由处理气体形成的等离子体。代替天线功率供应142或是除了天线功率供应142之外，基板302下方和/或基板302上方的处理电极可用于将RF功率电容式耦合至处理气体，以将等离子体保持在腔室容积101内。功率供应142的操作可由控制器(诸如控制器165)控制，所述控制器也控制等离子体处理腔室100中其他部件的操作。
基板支撑基座135可设置在腔室容积101中，以在处理期间支撑基板302。基板支撑基座135可包括用于在处理期间固持基板302的静电吸盘(electrostatic chuck)122。静电吸盘(“ESC”)122可使用静电吸引力将基板302固持至基板支撑基座135。ESC 122可由与匹配电路124整合的RF功率供应125供电。ESC 122可包括嵌入介电主体内的电极121。电极121可耦接RF功率供应125并且可提供偏压，所述偏压将由腔室容积101中的处理气体所形成的等离子体离子吸引到安置在基座上的ESC 122和基板302。RF功率供应125可在基板302的处理期间循环开和关，或脉冲。ESC 122可具有隔离器128，其目的是使ESC 122的侧壁对等离子体具有较小吸引力，以延长ESC 122的维护寿命周期。此外，基板支撑基座135可具有阴极衬垫136以保护基板支撑基座135的侧壁免受等离子体气体的影响并且延长等离子体处理腔室100的维护之间的时间。
电极121可耦接电源150。电源150可提供给电极121约200伏特至约2000伏特的吸附电压。电源150也可包括系统控制器，用于通过将DC电流引导至用于吸附和解吸附基板302的电极121来控制电极121的操作。ESC 122可包括多个加热器，所述加热器设置在基座内并且连接至用于加热基板的电源，同时，支撑ESC 122的冷却底座129可包括导管，所述导管用于循环热传流体以保持ESC 122和设置在所述ESC 122上的基板302的温度。ESC 122可配置成在基板302上制造的器件的热预算所需的温度范围内执行。例如，ESC 122可配置成将基板302保持在约-150℃或更低至约500℃或更高的温度，这取决于所执行的工艺。
可提供冷却底座129以帮助控制基板302的温度。为了缓解工艺漂移和时间，在基板302位于清洁腔室中的整个时间内，可通过冷却底座129将基板302的温度保持实质上恒定。在一些实施例中，在整个后续清洁工艺期间，基板302的温度可保持在约-150℃与约500℃之间，但可利用任何温度。覆盖环130可以设置在ESC 122上并且沿着基板支撑基座135的周边设置。可将覆盖环130配置成将蚀刻气体限制在基板302的暴露顶表面的期望部分，同时遮蔽基板支撑基座135的顶表面以隔开等离子体处理腔室100内的等离子体环境。升举销可选择性地平移穿过基板支撑基座135，以通过如先前描述的移送机器人或其他合适的移送机构将基板302升举到基板支撑基座135上方，从而有助于对基板302的取用(access)。
控制器165可用于控制工艺序列、调节从气体面板160进入等离子体处理腔室100的气体流量、以及其他工艺参数。软件例程在由CPU执行时将CPU转换为专用计算机(诸如控制器)，所述专用计算机可控制等离子体处理腔室100，使得根据本公开内容执行工艺。软件例程也可由可与等离子体处理腔室100相关联的第二控制器存储和/或执行。
上文所解释的处理腔室可在根据本技术的实施例的方法期间使用。图3图示半导体处理的方法300，所述方法300的操作可在例如一个或多个腔室100中执行，所述腔室100并入多腔室处理系统10上，如先前所述。也可利用任何其他腔室，所述腔室可执行所描述的任何方法或工艺的一个或多个操作。方法300可包括在所陈述的方法操作开始之前的一个或多个操作，包括前端处理、沉积、蚀刻、抛光、清洁、或可在所述操作之前执行的任何其他操作。所述方法可包括如图中所标注的多个可选的操作，所述操作可以或可以不与根据本技术的方法特定地相关联。例如，描述许多操作是为了提供更广泛的半导体工艺，但对技术而言并非关键，或者可通过替代方法执行，如下文将进一步讨论的。
方法300可包括多个操作，所述操作可以多种变化方式执行，诸如，包括在不同的处理操作处开始。方法300一般可包括沉积操作，所述沉积操作可在其中可执行蚀刻工艺的腔室中发生。经常，沉积可以在蚀刻之前执行。因此，尽管将以特定顺序描述方法300，但是应当理解，可根据本技术的实施例以多种不同变化方式执行所述方法。方法300可描述图4A至图4C中示意性示出的操作，所述附图的图示将结合方法300的操作进行描述。应理解，图4A至图4C中的结构400仅图示部分示意图，并且基板405可包含任意数量的结构区段，所述结构区段具有如附图中所示的方面，以及仍然可以受益于本技术的操作的替代性结构方面。
可将基板405设置在半导体处理腔室100的处理区域内，或者其中可执行本技术的操作的任何其他处理腔室内。在多个实施例中，基板405可具有实质上平坦的表面或不平坦的表面。基板405可以是诸如以下各项的材料：结晶硅、氧化硅、应变硅、硅锗、碳氧化硅、氧碳氮化硅、碳氮化硅、掺杂或未掺杂多晶硅、掺杂或未掺杂硅晶片、图案化或非图案化晶片、硅上绝缘体、碳掺杂氧化硅、氮化硅、掺杂硅、锗、砷化镓或蓝宝石。基板405可以具有各种尺寸，诸如200mm或300mm直径的晶片，以及矩形或正方形面板。如图4A所示，基板405可包括由基板405的暴露区域分开的一个或多个图案化特征415，诸如图案化的含金属光刻胶。也就是说，图案化的材料可以是图案化的含金属光刻胶。图案化特征415可以是或包括任何数量的金属。例如，图案化特征415可包括金属氧化物或由金属和氧所组成的任何材料。在实施例中，图案化特征415可以是或包括氧化锡、硅、氧化硅、氮氧化硅或含硅抗反射层(SiARC)或钨。尽管其余的公开内容会例行地提及金属氧化物光刻胶，但应理解，本技术可涵盖可在上方执行选择性沉积的附加材料。因此，应理解，在本技术涵盖的多个实施例中，特征415不限于金属氧化物光刻胶，并且可以是或包括氧化硅(SiO)、氮化硅(SiN)、碳化硅(SiC)、氧化锡(SnO)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)和结晶硅。
在实施例中，图案化特征415可覆盖含碳层410，所述含碳层410沉积在基板405上。含碳层410可以是例如旋涂碳硬掩模、化学气相沉积碳、或等离子体气相沉积碳。含碳层410可由大于或约20nm、大于或约25nm、大于或约30nm，或更大的厚度表征。类似地，含碳层410可由小于或约40nm、小于或约35nm、小于或约30nm，或更小的厚度表征。一个或多个图案化特征415可从含碳层410突出大于或约5nm，诸如大于或约6nm、大于或约7nm、大于或约8nm、大于或约9nm，大于或约10nm，或更多。在实施例中，含碳层410的至少一部分的层可通过图案化特征415(诸如图案化含金属光刻胶)暴露。
参考图4A至图4B，在操作305处，方法300可包括将含硅前驱物提供至半导体处理腔室的处理区域。可在操作305中使用的含硅前驱物可以是或包括任何数量的含硅前驱物。例如，含硅前驱物可以是或包括甲硅烷(SiH4)、乙硅烷(Si2H6)、四氯化硅(SiCl4)或任何其他能够形成例如氧化硅(SiO)、氮化硅(SiN)或碳化硅(SiC)材料的前驱物。所选择的含硅前驱物可能会影响膜的沉积速率或性质。含硅前驱物的流速可以是大于或约5sccm，诸如大于或约10sccm、大于或约15sccm，或更大。含硅前驱物的流速可取决于期望的生长速率来进行定制。
在操作310处，方法300可包括将含氢前驱物提供至半导体处理腔室的处理区域。可在操作310中使用的含氢前驱物可以是或包括任何数量的含氢前驱物，诸如但不限于双原子氢。含氢前驱物的流速可以是大于或约40sccm，诸如大于或约50sccm、大于或约60sccm，或更大。
含硅前驱物和含氢前驱物的流速可相关。例如，如下文所述，在沉积含硅材料420的同时，含氢前驱物的流速可保持在相对于含硅前驱物大于或约为1:1的流速比。在较高的流速比下，含硅材料420的选择性可能减少并且下文描述的沉积可能减少。在较高的流速比下，更多的含硅前驱物提供至半导体处理腔室，因此更多的含硅材料420可用于沉积。此外，取决于所使用的含硅前驱物，待沉积的含硅材料420将具有较低的Si原子百分含量，并且可能变得更富含含硅前驱物的其他成分，这可能对图案化特征415不那么具选择性。因此，流速比可以是大于或约2:1、大于或约3:1、大于或约4:1、大于或约5:1、大于或约6:1、大于或约7:1、大于或约8:1、大于或约9:1、大于或约10:1或更大。
在操作315处，方法300可包括形成等离子体。等离子体可由含硅前驱物和/或含氢前驱物形成。形成含硅前驱物和/或含氢前驱物的等离子体可在小于或约为3000W的等离子体功率下执行。在更高的等离子体功率下，甚至是在沉积操作期间，由于自由基流出物的能量与蚀刻剂能力，可能难以维持线宽。此外，沉积在图案化特征415上的含硅材料420可快速生长，使得图案化特征415上的所得材料可能易于倾倒。此外，在高等离子体功率下，所述步骤的时间可能会缩短并且可能难以控制含硅材料420的沉积量。因此，等离子体功率可保持在小于或约2000W、小于或约1000W、小于或约900W、小于或约800W、小于或约700W、小于或约600W、小于或约500W、小于或约400W、小于或约300W，小于或约200W，或更小。
在操作320处，方法300可包括在一个或多个图案化特征415上沉积含硅材料420。含硅材料420可选择性地沉积在图案化材料上且不沉积到下卧的含碳材料上，这可基于如下文进一步讨论的氢的交互作用。然而，应考虑有一些含硅材料420可能会沉积在含碳层410上。含硅材料420可以相对于在基板405的暴露区域上的沉积至少为2:1的速率沉积在图案化特征405上，并且可以大于或约5:1、大于或约10:1、大于或约15:1、大于或约20:1、或更大的速率沉积在图案化特征上。
在操作320处，方法200可包括在将含硅材料420沉积于一个或多个图案化特征415上的同时向等离子体施加偏压功率。偏压功率可以是小于或约100W。施加偏压功率可用于增加含硅材料420在图案化特征415上而不是基板405的暴露区域(诸如含碳层410)上的选择性沉积。利用偏压，含氢前驱物的等离子体流出物可更容易地与含碳层410反应和交互作用，这可造成氢在那些位置处不充足，无法与含硅前驱物反应，从而允许硅与碳键结。在不施加偏压功率的情况下，含硅材料420可对图案化特征415较不具选择性，并且可以更共形地沉积。然而，随着偏压功率增加，含硅材料420的沉积速率可能降低并且已沉积的含硅材料420或图案化特征415可能在操作320期间潜在地受到蚀刻。因此，可以小于或约90W、小于或约80W、小于或约70W、小于或约60W、小于或约50W、小于或约40W、小于或约30W、小于或约20W、小于或约10W、或更低来施加偏压功率。
根据本技术的一些实施例，偏压功率可以连续地施加或可以脉冲式施加。在其中偏压功率为脉冲式的实施例中，脉冲频率可以是小于或约2000Hz，并且可以是小于或约1500Hz、小于或约1000Hz、小于或约500Hz、或更小。此外，脉冲频率的占空比可以保持在小于或约50％，并且可以保持在小于或约40％、小于或约30％、小于或约20％、小于或约10％，或更小。这可进一步降低在沉积操作期间施加的有效偏压功率。通过利用相对于含硅前驱物增加的含氢前驱物流量，可以使用低得多的偏压功率来控制碳材料上的形成，这可以进一步限制沉积在光刻胶上的材料的蚀刻。
在一个或多个图案化特征415上沉积含硅材料420的同时，半导体处理腔室内的温度(诸如基板支撑件的温度或基板温度)可保持在小于或约100℃。在较高温度下，沉积速率可能降低，并且含硅材料420可能沉积在图案化特征415的侧壁上。在较高温度下，含硅材料420可能变得更加流体并且可能无法直接沉积在图案化特征415的顶部上。因此，温度可以保持在小于或约90℃、小于或约80℃、小于或约70℃、小于或约60℃、小于或约50℃，或更低。
在一个或多个图案化特征415上沉积含硅材料420的同时，半导体处理腔室100内的压力可保持在小于或约50mTorr。在较高压力下，沉积可以变得更共形并且含硅材料420可以不选择性地沉积在图案化材料上。因此，在一些实施例中，压力可以保持在小于或约40mTorr、小于或约30mTorr、小于或约20mTorr、小于或约10mTorr或更低。
参考图4C，在可选的操作325处，方法300可包括蚀刻工艺。可选的操作325的蚀刻工艺可以在与操作320相同或分开的腔室中执行。操作325可包括将一个或多个凹部蚀刻至沉积在基板405上的含碳层410中。更具体地，蚀刻工艺可包括将含氧前驱物(诸如双原子氧)提供至半导体处理腔室的处理区域。在提供含氧前驱物之后，所述工艺可包括形成含氧前驱物的等离子体。最后，所述工艺可包括用含氧前驱物的等离子体蚀刻含碳层410的暴露区域，以在含硅材料420中形成凹部。蚀刻工艺也可引起掩模层的减少或移除(由于轰击或其他交互作用)，然而，部分或全部的含硅材料和光刻胶可在蚀刻期间留下。
在本实施例的蚀刻工艺期间，图案化特征可保持完整，并且蚀刻可由于上述的沉积的含硅材料420而提供垂直凹部。这可以允许结构400用于后续操作或用于具有改善的结构完整性的最终产品。在蚀刻之后，凹部可由小于或约3nm的底切表征。
可以以与沉积相比增加的处理功率执行蚀刻工艺。例如，可以在沉积操作与蚀刻操作之间增加处理腔室内的源功率与偏压功率。例如，源功率可从沉积期间的功率增加到第二功率，所述第二功率为大于或约300W、大于或约350W、大于或约400W或更大。类似地，偏压功率可以从沉积期间的第一偏压功率增加到第二偏压功率，所述第二偏压功率为大于或约50W、大于或约60W、大于或约70W、大于或约80W、大于或约80W、大于或约90W、大于或约100W、或更大。此外，应用于偏压脉冲频率的占空比可以从沉积期间的第一占空比增加到第二占空比，所述第二占空比为大于或约20％、大于或约30％、大于或约40％、大于或约50％、或更大。随着偏压减少，由于等离子体中的各向同性(isotropicity)增加，蚀刻可造成更大的底切。然而，通过增加沉积和蚀刻之间的功率，可以提供改善的蚀刻轮廓。
在蚀刻工艺之前不沉积含硅材料的常规实施例中，最终结构可能遭受所留下的图案化特征的厚度减小(或完全移除)和/或受蚀刻的凹部的底切。如上文所述，本公开内容的实施例可避免或减少这些问题。由于上述沉积的含硅材料420，本公开内容可减少在操作325期间消耗的图案化特征415的量，并且可允许在操作325期间保持偏压功率，这可导致更直的侧壁凹部。
在前文的叙述中，为了解释，已经提出诸多细节以便提供对本技术的各种实施例的理解。然而，对于本领域技术人员而言将显而易见的是，可在没有这些细节中的一些或是有附加细节的情况下实践某些实施例。
已公开若干实施例，本领域技术人员将认识到，在不偏离所述实施例的精神的情况下，可以使用各种修改、替代构造、和等效物。另外，为了避免不必要混淆本技术，没有描述许多已知的工艺和元件。因此，上文的叙述不应被视为限制本技术的范畴。
在提供范围的情况下，应理解的是，除非上下文另外明确指出，否则也特定公开了在所述范围的上下限之间的每个中间值，至下限单位的最小分数。涵盖了在所陈述的范围内的任何陈述值或未陈述中间值与所述所陈述范围内的任何其他陈述值或中间值之间的任何较窄范围。这些较小范围的上限和下限可以独立地包含在所述范围内或从所述范围排除，并且其中所述较小范围内包括任一限值、无一限值、或两个限值的每个范围也涵盖于本技术范围内，受制于所陈述的范围中任何特定排除的限值。在所陈述范围包括一个或两个限值的情况下，也包括了排除那些所包括的限值中的一者或两者的范围。
如本文和所附权利要求中所使用，单数形式的“一(a/an)”和“所述(the)”包括复数参照，除非上下文另外明确指出。因此，例如，对“一含硅前驱物”的参照包括多个这样的前驱物，并且对“所述含硅材料”的参照包括对一种或多种材料和本领域技术人员已知的等效物的参照，以此类推。
此外，当在本说明书和以下权利要求中使用时，词语“包括(comprise(s))”、“包括有(comprising)”、“包含(contain(s))”、“包含有(containing)”、“包括(include(s))”和“包括有(including)”旨在指定所陈述的特征、整体、部件、或操作的存在，但是它们并不排除一个或多个其他特征、整体、部件、操作、动作、或群组的存在或添加。

Claims (20)

1.一种半导体处理方法，包括：
将含硅前驱物提供至半导体处理腔室的处理区域，其中基板设置在所述半导体处理腔室的所述处理区域内，并且其中所述基板包括由所述基板的多个暴露区域所分隔的一个或多个图案化特征；
将含氢前驱物提供至所述半导体处理腔室的所述处理区域；
形成所述含硅前驱物和所述含氢前驱物的等离子体，其中形成所述含硅前驱物和所述含氢前驱物的所述等离子体是在小于或约为1000W的等离子体功率下执行的；以及
在所述一个或多个图案化特征上沉积含硅材料，其中以相对于所述基板的所述暴露区域上的沉积至少为2:1的速率在所述图案化特征上沉积所述含硅材料。
2.如权利要求1所述的半导体处理方法，其中所述含硅材料是四氯化硅(SiCl4)。
3.如权利要求1所述的半导体处理方法，其中所述一个或多个图案化特征包括氧化锡、硅、氧化硅、氮氧化硅或含硅抗反射层(SiARC)。
4.如权利要求1所述的半导体处理方法，其中所述一个或多个图案化特征覆盖含碳层。
5.如权利要求4所述的半导体处理方法，其中所述一个或多个图案化特征从所述含碳层突出大于或约5nm。
6.如权利要求1所述的半导体处理方法，其中在将所述含硅材料沉积在所述一个或多个图案化特征上的同时，所述半导体处理腔室内的温度保持在小于或约100℃。
7.如权利要求1所述的半导体处理方法，其中在将所述含硅材料沉积在所述一个或多个图案化特征上的同时，所述半导体处理腔室内的压力保持在小于或约50mTorr。
8.如权利要求1所述的半导体处理方法，进一步包括：在将所述含硅材料沉积在所述一个或多个含金属特征上的同时，向所述半导体处理腔室的所述处理区域施加偏压功率，其中所述偏压功率为小于或约100W。
9.如权利要求1所述的半导体处理方法，进一步包括：
将含氧前驱物提供至所述半导体处理腔室的所述处理区域；
形成所述含氧前驱物的等离子体；以及
以所述含氧前驱物的所述等离子体蚀刻所述含硅材料的部分和所述基板的所述暴露区域，以在所述含硅材料中形成凹部，其中在所述蚀刻后，所述凹部由小于或约为3nm的底切表征。
10.如权利要求9所述的半导体处理方法，其中形成所述含氧前驱物的所述等离子体是在大于或约200W的等离子体功率下执行的。
11.一种半导体处理方法，包括：
将含硅前驱物提供至半导体处理腔室的处理区域，其中基板设置在所述半导体处理腔室的所述处理区域内，并且其中所述基板界定沿着所述基板的一个或多个图案化特征；
形成所述含硅前驱物的等离子体，其中形成所述含硅前驱物的所述等离子体是在小于或约1000W的等离子体功率下执行的；以及
在所述基板上沉积不连续的含硅层，其中所述含硅层沿着所述基板选择性沉积在所述一个或多个图案化特征上。
12.如权利要求11所述的半导体处理方法，其中：
在沉积所述含硅材料的同时，所述半导体处理腔室内的温度保持在小于或约75℃；以及
在沉积所述含硅材料的同时，所述半导体处理腔室内的压力保持在小于或约50mTorr。
13.如权利要求11所述的半导体处理方法，进一步包括：在所述基板上沉积所述不连续的含硅层之后，用含氧前驱物的等离子体将一个或多个凹部蚀刻至沉积在所述基板上的含碳层中。
14.如权利要求13所述的半导体处理方法，其中所述含氧前驱物包括双原子氧。
15.如权利要求13所述的半导体处理方法，其中在所述蚀刻之后，所述一个或多个凹部由小于或约为2nm的底切表征。
16.一种半导体处理方法，包括：
将含硅前驱物和含氢前驱物提供至半导体处理腔室的处理区域，其中基板设置在所述半导体处理腔室的所述处理区域内，其中所述基板包括含碳材料层，其中所述基板包括覆盖所述含碳材料层的图案化含金属光刻胶，并且其中所述含碳材料层的至少部分通过所述图案化含金属光刻胶暴露；
形成所述含硅前驱物和所述含氢前驱物的等离子体，其中形成所述含硅前驱物和所述含氢前驱物的所述等离子体是在小于或约1000W的等离子体功率下执行的；
沿着所述基板在所述图案化含金属光刻胶上沉积含硅材料；
将含氧前驱物提供至所述半导体处理腔室的所述处理区域；
形成所述含氧前驱物的等离子体；以及
用所述含氧前驱物的所述等离子体蚀刻一个或多个凹部。
17.如权利要求16所述的半导体处理方法，其中所述含硅材料是四氯化硅(SiCl4)。
18.如权利要求16所述的半导体处理方法，进一步包括：在将所述含硅材料沉积在所述图案化含金属光刻胶上的同时，向所述半导体处理腔室的所述处理区域施加偏压功率，其中所述偏压功率为小于或约100W。
19.如权利要求16所述的半导体处理方法，进一步包括：在将所述含氧前驱物提供至所述半导体处理腔室的所述处理区域之前，降低所述半导体处理腔室中的压力。
20.如权利要求16所述的半导体处理方法，其中形成所述含氧前驱物的所述等离子体是在大于或约300W的等离子体功率下执行的。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020197402A1 (en) * 2000-12-06 2002-12-26 Chiang Tony P. System for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US8906760B2 (en) * 2012-03-22 2014-12-09 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for FinFET scheme
US20140051256A1 (en) * 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
US20170178899A1 (en) * 2015-12-18 2017-06-22 Lam Research Corporation Directional deposition on patterned structures
WO2020223011A1 (en) * 2019-04-30 2020-11-05 Lam Research Corporation Atomic layer etch and selective deposition process for extreme ultraviolet lithography resist improvement
US11437491B2 (en) * 2019-10-31 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Non-conformal capping layer and method forming same
US11837471B2 (en) * 2019-12-17 2023-12-05 Tokyo Electron Limited Methods of patterning small features
TWI823050B (zh) * 2020-02-19 2023-11-21 美商應用材料股份有限公司 無氫二氧化矽
US20210391181A1 (en) * 2020-06-15 2021-12-16 Tokyo Electron Limited Forming a semiconductor device using a protective layer

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