CN118101153A - 基于控制器域网帧的比特同步方法、译码器及存储介质 - Google Patents
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Abstract
本发明揭示了一种基于控制器域网帧的比特同步方法、译码器及存储介质，包括：预设振铃检测宽度范围和采样点位置；接收数据网帧并检测所述数据网帧中的振铃；若产生振铃，则消除振铃毛刺并计算获得振铃宽度，基于所述振铃宽度输出水平脉冲，调整所述数据网帧中的显性电平长度或隐形电平长度；计算并确认同步补偿宽度，偏移所述采样点以采样所述显性电平和所述隐性电平之间的跳变脉冲并同步自身数据脉冲。本发明补偿振铃所占比特占比的宽度，基于此，重新调整显性电平长度和隐形电平长度的单位比特中的占比率，使得预设的采样点跟随变动，并且在此基础上重新计算同步补偿宽度的标准范围依次在标准范围内确定同步补偿宽度值，从而实现精准同步。
Description
技术领域
本发明涉及控制器域通信同步技术领域，尤其涉及一种基于控制器域网帧的比特同步方法、译码器及存储介质。
背景技术
控制器局域网(CAN)是由国际标准化组织(ISO)11898标准定义的串行数据通信总线拓扑和相关的基于对等消息的协议。CAN为各种应用提供具有高达1Mbit/s的比特率的通信，包括工业、汽车、机器人；以及电机控制系统。
控制器局域网(CAN)用于各从节点与主节点的通信，主节点通过控制器局域网(CAN)接收从节点的数据网帧并进行采样同步，从而获取数据网帧中的信息。
现有技术中，通常采用预设采样点，配合同步补偿宽度在特定范围内偏移，对数据网帧的波段进行同步处理并根据同步后的帧进行数据检测；但是，在数据网帧传输过程中，不仅在接收端和发送端会产生时钟偏差，而且在传输过程中还会产生振铃，振铃对同步会造成一定程度的影响使得采样点的采样区域和同步补偿宽度的取值均会造成偏差。
发明内容
本发明的目的在于提供一种基于控制器域网帧的比特同步方法、译码器及存储介质，以解决现有技术中振铃对同步会造成一定程度的影响使得采样点的采样区域和同步补偿宽度的取值均会造成偏差的技术问题。
为实现上述发明目的之一，本发明一实施方式提供一种基于控制器域网帧的比特同步方法，所述方法包括：预设振铃检测宽度范围和采样点位置；
接收数据网帧并检测所述数据网帧中的振铃；
若产生振铃，则消除振铃毛刺并计算获得振铃宽度，基于所述振铃宽度输出水平脉冲，调整所述数据网帧中的显性电平长度或隐形电平长度；
计算并确认同步补偿宽度，偏移所述采样点以采样所述显性电平和所述隐性电平之间的跳变脉冲并同步自身数据脉冲。
作为本发明的进一步改进，所述方法还包括：其中若产生振铃，还包括判断是否产生仲裁；
若未产生仲裁，根据时钟偏差和所述振铃宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域；
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
作为本发明的进一步改进，所述方法还包括：其中所述同步补偿宽度的计算方式包括：
对于连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Ringing)×Bit_Time<SJW×Bit_Time；
对于连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Ringing为振铃宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
作为本发明的进一步改进，所述方法还包括：若未产生振铃，还包括判断是否产生仲裁；
若产生仲裁，根据时钟偏差和所述仲裁宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域；
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
作为本发明的进一步改进，所述方法还包括：其中所述同步补偿宽度的计算方式包括：
对于连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Arbitration)×Bit_Time<SJW×Bit_Time；
对于连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×5×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Arbitration为仲裁宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
作为本发明的进一步改进，所述方法还包括：其中若产生振铃，还包括判断是否产生仲裁；
若产生仲裁，根据时钟偏差、仲裁宽度和所述振铃宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域；
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
作为本发明的进一步改进，所述方法还包括：其中还包括检测所述振铃产生的位置，根据所述振铃的位置确定仲裁段和数据段的占比宽度以计算出针对于不同振铃位置对应的同步补偿宽度的标准范围和采样点的标准采样区域。
作为本发明的进一步改进，所述方法还包括：其中所述同步补偿宽度的计算方式包括：
对于仲裁段中连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Arbitration+Ringing)×Bit_Time<SJW×Bit_Time；
对于仲裁段中连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
对于数据段中连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Ringing)×Bit_Time<SJW×Bit_Time；
对于数据段中连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Arbitration为仲裁宽度占比；Ringing为振铃宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
本发明还提供一种译码器，包括网帧接收器、比特同步处理器和存储器，所述译码器包括：网帧接收器，其用于接收数据网帧；
比特同步处理器，通讯连接所述网帧接收器，所述存储器中存储可在所述比特同步处理器上运行的计算机程序，所述比特同步处理器上执行程序时实现如上任意一项所述的基于控制器域网帧的比特同步方法中的步骤。
作为本发明的进一步改进，所述译码器还包括：其中所述比特同步处理器包括：
毛刺滤波器，耦接网帧接收器，所述毛刺滤波器用于接收数据网帧并检测所述数据网帧中的振铃，若产生振铃，则消除振铃毛刺并计算获得振铃宽度和振铃位置；
均衡电路模块，耦接毛刺滤波器，所述均衡电路模块用于基于所述振铃宽度输出水平脉冲，调整所述数据网帧中的显性电平长度或隐形电平长度
比特时序处理逻辑模块，具有多路输入和多路输出，多路输入分别耦接均衡电路模块，所述比特时序处理逻辑模块配置为，计算并确认同步补偿宽度，偏移预设的采样点以采样所述显性电平和所述隐性电平之间的跳变脉冲并同步自身数据脉冲；
比特位序处理模块，具有多路输入和多路输出，多路输入分别对应耦接比特时序处理逻辑模块的多路输出，所述比特位序处理模块配置为，若产生仲裁，获取所述比特时序处理逻辑模块中所计算的仲裁段的仲裁宽度占比，根据占比宽度的大小选择性接通所述比特时序处理逻辑模块的输出端口。
本发明还提供一种存储介质，所述存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如上任意一项所述的基于控制器域网帧的比特同步方法中的步骤。
与现有技术相比，本发明具有以下有益效果：若检测到振铃，可以过滤毛刺，从而使得将振铃调整输出水平脉冲，基于该水平脉冲的宽度而调整网帧中显性电平长度或隐形电平长度，进而达到补偿振铃所占比特占比的宽度的效果，基于此，重新调整显性电平长度和隐形电平长度的单位比特中的占比率，使得预设的采样点跟随变动，并且在此基础上重新计算同步补偿宽度的标准范围依次在标准范围内确定同步补偿宽度值，从而解决振铃问题，使得采样点能够偏移达到所需位置从而实现精准同步。
附图说明
图1是本发明一实施方式中基于控制器域网帧的比特同步方法的流程图。
图2是本发明一实施方式中若产生振铃，则判断是否产生仲裁的处理流程图。
图3是本发明一实施方式中若未产生振铃且仅产生仲裁的处理流程图。
图4是本发明一实施方式中译码器的模块连接示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
如图1所示，在本发明的一实施方式中，提供了一种基于控制器域网帧的比特同步方法，该同步方法应用于控制器网络中的can总线传输，具体的，can总线的传输链接总节点和多个从节点，总节点接收从节点的数据网帧并对其进行同步处理以获取数据信息，包括硬同步和同步采样；其中同步采样通过设置采样点对数据网帧中的比特进行采样。在can总线传输过程中，发生振铃的情况下，容易对数据网帧中的比特的采样造成影响从而使得采样的信息中包括振铃而不准确；并且在仲裁时，叠加振铃的发生会使得比特中显性电平至隐性电平的采样位置与隐性电平至显性电平的采样位置相矛盾，从而造成同步失误。
因此，提供了一种基于控制器域网帧的比特同步方法，包括：
S1：预设振铃检测宽度范围和采样点位置。
S2：接收数据网帧并检测所述数据网帧中的振铃。
S3：若产生振铃，则消除振铃毛刺并计算获得振铃宽度，基于所述振铃宽度输出水平脉冲，调整所述数据网帧中的显性电平长度或隐形电平长度。
S4：计算并确认同步补偿宽度，偏移所述采样点以采样所述显性电平和所述隐性电平之间的跳变脉冲并同步自身数据脉冲。
如此，通过调整所述数据网帧中的显性电平长度或隐形电平长度，以此来补偿当产生振铃后所占显性电平的长度或隐形电平的长度，间接调整了预设采样点的位置；并且，根据振铃宽度，计算并确认同步补偿宽度，从而能够根据不同的振铃宽度计算得到不同的同步补偿宽度的标准范围，再基于采样点的位置而确认同步补偿宽度的最终值，能够根据实际情况动态调节采样点位置，因此最终消除振铃影响。
进一步的，在根据振铃宽度补偿显性电平的长度或隐形电平的长度后，可以克服振铃的产生与仲裁动作时对采样点要求的矛盾性，从而在仲裁和振铃均产生时，依旧可以消除影响，同步数据网帧。
其中，振铃表征在数据网帧传输过程中产生的反复上下波动的脉冲。需要说明的是，基于所述振铃宽度输出水平脉冲表征在获取振铃宽度后通过输出水平脉冲补偿振铃在数据网帧中占用隐性电平的长度或者占用显性电平的长度。
如图2所示，本发明的一实施方式中，若产生振铃，还包括判断是否产生仲裁；
若未产生仲裁，根据时钟偏差和所述振铃宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域。
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
在本实施方式中，考虑了对仲裁的产生进行判断，在仲裁未产生时仅考虑振铃进行同步补偿宽度的计算，根据上述方案，所计算的同步补偿宽度的标准范围更加准确，能够在未产生仲裁时计算出最为准确的范围从而确定最合适的同步补偿宽度的大小，最终使得同步更加精准。
进一步的，所述同步补偿宽度的计算方式包括：
对于连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Ringing)×Bit_Time<SJW×Bit_Time；
对于连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Ringing为振铃宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
基于上述计算方式从而可以确定在仅考虑振铃的情况下同步补偿宽度的标准范围，进而可以根据采样点在该范围下确定合适值。
在本实施方式在一实施例中，同时考虑到发送端的时钟偏差dfsender＝0.5％，接收端的时钟偏差dfreceiver＝3.5％，振铃占55％，计算同步补偿宽度可得：
对于显性比特：22.2％×BT<SJW×BT。
对于隐性比特：17.8％×BT<SJW×BT。
这时同步补偿宽度需要大于22.2％的Bit_Time。
如图3所示，本发明的一实施方式中，若未产生振铃，还包括判断是否产生仲裁；
若产生仲裁，根据时钟偏差和所述仲裁宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域。
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
基于上述实施方式，考虑了在同步过程中仅产生仲裁而未发生振铃的情况，根据上述方案，所计算的同步补偿宽度的标准范围更加准确，能够在未产生振铃而仅在仲裁时计算出最为准确的范围从而确定最合适的同步补偿宽度的大小，最终使得同步更加精准。
进一步的，所述同步补偿宽度的计算方式包括：
对于连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Arbitration)×Bit_Time<SJW×Bit_Time；
对于连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×5×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Arbitration为仲裁宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
在本实施方式在一实施例中，同时考虑到发送端的时钟偏差dfsender＝0.5％，接收端的时钟偏差dfreceiver＝3.5％，仲裁占55％，计算同步补偿宽度可得：
对于显性比特：22.2％×BT<SJW×BT。
对于隐性比特：20％×BT<SJW×BT。
这时同步补偿宽度需要大于22.2％的Bit_Time。
如图2所示，本发明的一实施方式中，若产生振铃，还包括判断是否产生仲裁；
若产生仲裁，根据时钟偏差、仲裁宽度和所述振铃宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域。
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
基于上述实施方式，考虑了在同步过程中产生仲裁且发生振铃的情况，根据上述方案，所计算的同步补偿宽度的标准范围更加准确，能够在未产生振铃而仅在仲裁时计算出最为准确的范围从而确定最合适的同步补偿宽度的大小，最终使得同步更加精准。
本发明的一实施方式中，还包括检测所述振铃产生的位置，根据所述振铃的位置确定仲裁段和数据段的占比宽度以计算出针对于不同振铃位置对应的同步补偿宽度的标准范围和采样点的标准采样区域。
如此，根据振铃产生的位置确定仲裁段的占比宽度，从而可以更精确判断同步时采样点所需调整的宽度，避免了振铃在不同位置时所占据的比特宽度不同而被采样点误判断时采样失误的情况。因此，基于上述方案，能够识别振铃产生的位置，根据不同位置进行计算，从而精准计算同步补偿宽度对应振铃产生的不同位置的标准范围。
所述同步补偿宽度的计算方式包括：
对于仲裁段中连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Arbitration+Ringing)×Bit_Time<SJW×Bit_Time；
对于仲裁段中连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
对于数据段中连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Ringing)×Bit_Time<SJW×Bit_Time；
对于数据段中连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Arbitration为仲裁宽度占比；Ringing为振铃宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
在上述计算方式中，结合了仲裁和振铃的占比宽度，同时考虑了仲裁的发生和振铃的影响，能够有效结合两者的因素同时计算出符合比例的同步补偿宽度占比从而间接通过调整采样点进行同步；在本实施方式中，基于检测振铃宽度后对显性电平长度或隐形电平长度补偿，进一步克服了仲裁与振铃对采样点要求相矛盾的情况；可以在仲裁与振铃均产生时很好地平衡采样点的位置以及同步补偿宽度的取值范围，使得可以自动应对同步采样的变化。
本实施方式的一实施例中，考虑仲裁段存在仲裁和振铃，总占75％的Bit_Time，其中仲裁占比20％，数据段具有振铃占比55％；同时考虑到发送端的时钟偏差dfsender＝0.5％，接收端的时钟偏差dfreceiver＝3.5％。
对于仲裁段：
显性比特：23％×Bit_Time<SJW×Bit_Time。
隐性比特：17.8％×Bit_Time<SJW×Bit_Time。
对于数据段：
显性比特：22.2％×Bit_Time<SJW×Bit_Time。
隐性比特：17.8％×Bit_Time<SJW×Bit_Time。
因此，这时的同步补偿宽度需要大于23％的Bit Time。
本实施方式的一实施例中，考虑仲裁段存在仲裁和振铃，总占75％的Bit_Time，其中仲裁占比55％，数据段具有振铃占比20％；同时考虑到发送端的时钟偏差dfsender＝0.5％，接收端的时钟偏差dfreceiver＝3.5％。
对于仲裁段：
显性比特：23％×Bit_Time<SJW×Bit_Time。
隐性比特：19.2％×Bit_Time<SJW×Bit_Time。
对于数据段：
显性比特：22.2％×Bit_Time<SJW×Bit_Time。
隐性比特：17.8％×Bit_Time<SJW×Bit_Time。
因此，这时的同步补偿宽度需要大于23％的Bit Time。
如图4所示，在本发明一实施方式中，提供了一种译码器，包括网帧接收器1、比特同步处理器和存储器，该译码器包括：
网帧接收器1，其用于接收数据网帧；
比特同步处理器，通讯连接所述网帧接收器1，所述存储器中存储可在所述比特同步处理器上运行的计算机程序，所述比特同步处理器上执行程序时实现上述实施方式中任意一项所述基于控制器域网帧的比特同步方法中的步骤。
如此，配置比特同步处理器，可以自适应判断仲裁和振铃的产生，且可以根据振铃宽度大小自动调整显性比特和隐性比特的占比宽度从而间接调整预设采样点的位置，解决了仲裁和振铃同时产生时对采样点要求矛盾的情况，也可以根据判断得到的振铃位置进行振铃占比分析，计算更准确的标准范围。
进一步的，所述比特同步处理器包括：
毛刺滤波器2，耦接网帧接收器1，所述毛刺滤波器2用于接收数据网帧并检测所述数据网帧中的振铃，若产生振铃，则消除振铃毛刺并计算获得振铃宽度和振铃位置；
均衡电路模块3，耦接毛刺滤波器2，所述均衡电路模块3用于基于所述振铃宽度输出水平脉冲，调整所述数据网帧中的显性电平长度或隐形电平长度
比特时序处理逻辑模块4，具有多路输入和多路输出，多路输入分别耦接均衡电路模块3，所述比特时序处理逻辑模块4配置为，计算并确认同步补偿宽度，偏移预设的采样点以采样所述显性电平和所述隐性电平之间的跳变脉冲并同步自身数据脉冲；
比特位序处理逻辑模块5，具有多路输入和多路输出，多路输入分别对应耦接比特时序处理逻辑模块4的多路输出，所述比特位序处理逻辑模块5配置为，若产生仲裁，获取所述比特时序处理逻辑模块4中所计算的仲裁段的仲裁宽度占比，根据占比宽度的大小选择性接通所述比特时序处理逻辑模块4的输出端口。
如此，基于上述配置，能够过滤振铃毛刺，并且计算获得振铃宽度和振铃发生位置，从而可以辅助比特时序处理逻辑模块4对显性比特和隐性比特的同步补偿宽度的标准范围进行计算，从而确定最适值；同时，采用比特位序处理逻辑模块5还可以判断当前所有处理通道中哪一路是最优通道，选取最优的通道进行唤醒帧的判定。
比特时序处理逻辑模块4和比特位序处理逻辑模块5采用分布式处理，还可以对仲裁段进行调整，使得每一路比特时序处理逻辑模块4在仲裁段中增加或减少1～3个TimeQuantum(时段)，从而能够适应更大范围的仲裁。
其中，毛刺滤波器2可以根据实际情况进行选型从而选择较为合适的型号对振铃毛刺进行过滤，如：
| 型号 | Bit_Time |
| 1 | 4.8％～10.4％ |
| 2 | 9.6％～15.6％ |
| 3 | 14.4％～20.8％ |
| 4 | 19.2％～26％ |
| 5 | 24％～31.2％ |
| 6 | 28.8％～36.4％ |
| 7 | 33.6％～41.6％ |
基于实际情况可以提前配置毛刺滤波器2的型号，从而针对性处理在该型号范围内的振铃。
在本发明的一实施方式中，还提供了一种存储介质，存储介质存储有计算机程序，计算机程序被处理器执行时候实现上述实施方式中任意一项所述基于控制器域网帧的比特同步方法中的步骤。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，系统和模块的具体工作过程，可以参考前述方法实施方式中的对应过程，在此不再赘述。
在本申请所提供的几个实施方式中，应该理解到，所揭露的系统，系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施方式仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，系统或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施方式方案的目的。
另外，在本申请各个实施方式中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以2个或2个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机系统(可以是个人计算机，服务器，或者网络系统等)或处理器(processor)执行本申请各个实施方式所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施方式仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施方式对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施方式所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施方式技术方案的精神和范围。
Claims (11)
1.一种基于控制器域网帧的比特同步方法，其特征在于，包括：
预设振铃检测宽度范围和采样点位置；
接收数据网帧并检测所述数据网帧中的振铃；
若产生振铃，则消除振铃毛刺并计算获得振铃宽度，基于所述振铃宽度输出水平脉冲，调整所述数据网帧中的显性电平长度或隐形电平长度；
计算并确认同步补偿宽度，偏移所述采样点以采样所述显性电平和所述隐性电平之间的跳变脉冲并同步自身数据脉冲。
2.根据权利要求1所述的基于控制器域网帧的比特同步方法，其中若产生振铃，还包括判断是否产生仲裁；
若未产生仲裁，根据时钟偏差和所述振铃宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域；
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
3.根据权利要求2所述的基于控制器域网帧的比特同步方法，其中所述同步补偿宽度的计算方式包括：
对于连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Ringing)×Bit_Time<SJW×Bit_Time；
对于连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Ringing为振铃宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
4.根据权利要求1所述的基于控制器域网帧的比特同步方法，若未产生振铃，还包括判断是否产生仲裁；
若产生仲裁，根据时钟偏差和所述仲裁的宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域；
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
5.根据权利要求4所述的基于控制器域网帧的比特同步方法，其中所述同步补偿宽度的计算方式包括：
对于连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Arbitration)×Bit_Time<SJW×Bit_Time；
对于连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×5×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Arbitration为仲裁宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
6.根据权利要求1所述的基于控制器域网帧的比特同步方法，其中若产生振铃，还包括判断是否产生仲裁；
若产生仲裁，根据时钟偏差、仲裁宽度和所述振铃宽度计算同步补偿宽度的标准范围和所述采样点的标准采样区域；
基于预设的采样点位置，在同步补偿宽度的标准范围内调整并确认所述同步补偿宽度的大小以使采样位置符合采样区域。
7.根据权利要求6所述的基于控制器域网帧的比特同步方法，其中还包括检测所述振铃产生的位置，根据所述振铃的位置确定仲裁段和数据段的占比宽度以计算出针对于不同振铃位置对应的同步补偿宽度的标准范围和采样点的标准采样区域。
8.根据权利要求6所述的基于控制器域网帧的比特同步方法，其中所述同步补偿宽度的计算方式包括：
对于仲裁段中连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Arbitration+Ringing)×Bit_Time<SJW×Bit_Time；
对于仲裁段中连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
对于数据段中连续的显性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5+Ringing)×Bit_Time<SJW×Bit_Time；
对于数据段中连续的隐性比特，所述同步补偿宽度的标准范围计算是：
(dfsender+dfreceiver)×(5-Ringing)×Bit_Time<SJW×Bit_Time；
其中，dfsender为发送端的时钟偏差占比；dfreceiver为接收端的时钟偏差占比；Arbitration为仲裁宽度占比；Ringing为振铃宽度占比；数字5表征为比特同步的最长长度为5比特；SJW为同步补偿宽度占比；Bit_Time表征单位：1比特位时间。
9.一种译码器，包括网帧接收器、比特同步处理器和存储器，其特征在于，包括：
网帧接收器，其用于接收数据网帧；
比特同步处理器，通讯连接所述网帧接收器，所述存储器中存储可在所述比特同步处理器上运行的计算机程序，所述比特同步处理器上执行程序时实现如权利要求1～8任意一项所述基于控制器域网帧的比特同步方法中的步骤。
10.根据权利要求9所述的译码器，其中所述比特同步处理器包括：
毛刺滤波器，耦接网帧接收器，所述毛刺滤波器用于接收数据网帧并检测所述数据网帧中的振铃，若产生振铃，则消除振铃毛刺并计算获得振铃宽度和振铃位置；
均衡电路模块，耦接毛刺滤波器，所述均衡电路模块用于基于所述振铃宽度输出水平脉冲，调整所述数据网帧中的显性电平长度或隐形电平长度
比特时序处理逻辑模块，具有多路输入和多路输出，多路输入分别耦接均衡电路模块，所述比特时序处理逻辑模块配置为，计算并确认同步补偿宽度，偏移预设的采样点以采样所述显性电平和所述隐性电平之间的跳变脉冲并同步自身数据脉冲；
比特位序处理模块，具有多路输入和多路输出，多路输入分别对应耦接比特时序处理逻辑模块的多路输出，所述比特位序处理模块配置为，若产生仲裁，获取所述比特时序处理逻辑模块中所计算的仲裁段的仲裁宽度占比，根据占比宽度的大小选择性接通所述比特时序处理逻辑模块的输出端口。
11.一种存储介质，所述存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时候实现如权利要求1～8任意一项所述基于控制器域网帧的比特同步方法中的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410288153.4A CN118101153A (zh) | 2024-03-13 | 2024-03-13 | 基于控制器域网帧的比特同步方法、译码器及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410288153.4A CN118101153A (zh) | 2024-03-13 | 2024-03-13 | 基于控制器域网帧的比特同步方法、译码器及存储介质 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118101153A true CN118101153A (zh) | 2024-05-28 |
Family
ID=91156049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410288153.4A Pending CN118101153A (zh) | 2024-03-13 | 2024-03-13 | 基于控制器域网帧的比特同步方法、译码器及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118101153A (zh) |
-
2024
- 2024-03-13 CN CN202410288153.4A patent/CN118101153A/zh active Pending
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