CN118092857A

CN118092857A - 基于常数加减法的变量模加运算器、运算方法及相关装置

Info

Publication number: CN118092857A
Application number: CN202211465284.2A
Authority: CN
Inventors: 请求不公布姓名; 窦猛汉
Original assignee: Benyuan Quantum Computing Technology Hefei Co ltd
Current assignee: Benyuan Quantum Computing Technology Hefei Co ltd
Priority date: 2022-11-22
Filing date: 2022-11-22
Publication date: 2024-05-28

Abstract

本发明公开了一种基于常数加减法的变量模加运算器、运算方法及相关装置，本发明提供的一种基于常数加减法的变量模加运算器，所述变量模加运算器包括依次级联的第一加法器、常数减法器、第一CNOT门和受控常数加法器，所述常数减法器和所述受控常数加法器中的常数均为模数，所述变量模加运算器用于计算输入的两个待相加数据与所述模数的模加运算结果，对于输入的任意两个待相加数据，均可以计算其与该变量模加运算器中预先设定的模数的模加运算结果。

Description

基于常数加减法的变量模加运算器、运算方法及相关装置

技术领域

本发明属于量子计算技术领域，特别是一种基于常数加减法的变量模加运算器、运算方法及相关装置。

背景技术

量子计算机是一类遵循量子力学规律进行高速数学和逻辑运算、存储及处理量子信息的物理装置。当某个装置处理和计算的是量子信息，运行的是量子算法时，它就是量子计算机。量子计算机因其具有相对普通计算机更高效的处理数学问题的能力，例如，能将破解RSA密钥的时间从数百年加速到数小时，故成为一种正在研究中的关键技术。

模运算在数论和密码学中都有着广泛的应用，从奇偶数到素数的判别，从孙子定理到凯撒密码，从有限域到分组密码域塔的实现，从有限域上椭圆曲线到基于椭圆曲线公钥密码，无不充斥着模运算的身影，因此模运算是运算部件中最常用的功能，对于量子计算而言也是如此，如何实现变量模加运算是量子计算中亟需解决的技术问题。

发明内容

本发明的目的是提供一种基于常数加减法的变量模加运算器、运算方法及相关装置，旨在实现量子计算中任意两个数的模加运算。

本发明的一个实施例提供了一种基于常数加减法的变量模加运算器，所述变量模加运算器包括依次级联的第一加法器、常数减法器、第一CNOT门和受控常数加法器，所述常数减法器和所述受控常数加法器中的常数均为模数，所述变量模加运算器用于计算输入的两个待相加数据与所述模数的模加运算结果。

可选的，所述变量模加运算器的四个输入端分别与所述第一加法器的三个输入端和所述第一CNOT门的其中一个输入端连接，所述变量模加运算器的四个输入端用于输入两个所述待相加数据、初始计算辅助数据和初始比较辅助数据对应的量子态。

可选的，所述第一加法器的其中一个输出端与所述常数减法器的输入端连接，所述常数减法器的输出端与所述第一CNOT门的另外一个输入端连接，所述第一CNOT门的两个输出端与所述受控常数加法器的两个输入端连接。

可选的，所述常数减法器的输出端包括数据输出端和符号输出端，所述受控常数加法器的其中一个输入端包括数据输入端和符号输入端，所述常数减法器的符号输出端与所述第一CNOT门的另外一个输入端连接，所述第一CNOT门的其中一个输出端与所述受控常数加法器的符号输入端连接。

可选的，所述受控常数加法器的两个输出端分别用于输出所述模加运算结果和中间比较辅助数据对应的量子态，所述第一加法器的另外两个输出端用于输出其中一个所述待相加数据和中间计算辅助数据对应的量子态。

可选的，所述变量模加运算器的四个输出端分别与所述受控常数加法器的两个输出端和所述第一加法器的另外两个输出端连接。

可选的，所述第一加法器、所述常数减法器、所述第一CNOT门和所述受控常数加法器为模加运算模块，所述变量模加运算器还包括与所述模加运算模块连接的辅助数据复位模块，所述辅助数据复位模块用于将所述中间比较辅助数据复位为所述初始比较辅助数据。

可选的，所述辅助数据复位模块包括依次级联的减法器、第一非门、第二CONT门、第二非门和第二加法器，所述辅助数据复位模块的四个输入端分别与所述减法器的三个输入端和所述第二CNOT门的其中一个输入端连接，所述辅助数据复位模块的四个输出端分别与所述第二加法器的三个输出端和所述第二CONT门的其中一个输出端连接，所述第二加法器的三个输出端用于输出所述模加运算结果、其中一个所述待相加数据和初始计算辅助数据对应的量子态，所述第二CONT门的其中一个输出端用于输出所述初始比较辅助数据对应的量子态。

可选的，所述减法器的另外三个输出端分别与所述第一非门的输入端和所述第二加法器的其中两个输入端连接，所述第一非门的输出端与所述第二CNOT门的另外一个输入端连接，所述第二CNOT门的另外一个输出端与所述第二非门的输入端连接，所述第二非门的输出端与所述第二加法器的另外一个输入端连接。

可选的，所述减法器的其中一个输出端包括数据输出端和符号输出端，所述第二加法器的另外一个输入端包括数据输入端和符号输入端，所述减法器的符号输出端与所述第一非门的输入端连接，所述第二非门的输出端与所述第二加法器的符号输入端连接。

本发明的又一个实施例提供了一种基于常数加减法的变量模加运算方法，所述方法包括：

获取如上述实施例中所述的变量模加运算器和两个所述待相加数据；

将两个所述待相加数据输入至所述变量模加运算器，以及运行所述变量模加运算器，得到两个待相加数据与所述模数的模加运算结果对应的量子态；

基于所述模加运算结果对应的量子态确定所述模加运算结果。

本发明的又一实施例提供了一种基于常数加减法的变量模加运算装置，所述装置包括：

获取单元，用于获取如上述实施例中所述的变量模加运算器和两个所述待相加数据；

计算单元，用于将两个所述待相加数据输入至所述变量模加运算器，以及运行所述变量模加运算器，得到两个待相加数据与所述模数的模加运算结果对应的量子态；

确定单元，用于基于所述模加运算结果对应的量子态确定所述模加运算结果。

本发明的又一实施例提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述中所述的方法。

本发明的又一实施例提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述中所述的方法。

与现有技术相比，本发明提供的一种基于常数加减法的变量模加运算器，所述变量模加运算器包括依次级联的第一加法器、常数减法器、第一CNOT门和受控常数加法器，所述常数减法器和所述受控常数加法器中的常数均为模数，所述变量模加运算器用于计算输入的两个待相加数据与所述模数的模加运算结果，对于输入的任意两个待相加数据，均可以计算其与该变量模加运算器中预先设定的模数的模加运算结果。

附图说明

图1为本发明实施例提供的一种基于常数加减法的变量模加运算方法的计算机终端的硬件结构框图；

图2为本发明实施例提供的一种基于常数加减法的变量模加运算器的结构示意图；

图3为本发明实施例提供的另一种基于常数加减法的变量模加运算器的结构示意图；

图4为本发明实施例提供的一种辅助数据复位模块的结构示意图；

图5为本发明实施例提供的一种基于常数加减法的变量模加运算方法的流程示意图；

图6为本发明实施例提供的一种基于常数加减法的变量模加运算装置的结构示意图。

具体实施方式

下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本发明实施例首先提供了一种基于常数加减法的变量模加运算方法，该方法可以应用于电子设备，如计算机终端，具体如普通电脑、量子计算机等。

下面以运行在计算机终端上为例对其进行详细说明。图1为本发明实施例提供的一种基于常数加减法的变量模加运算方法的计算机终端的硬件结构框图。如图1所示，计算机终端可以包括一个或多个(图1中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)和用于存储基于常数加减法的变量模加运算方法的存储器104，可选地，上述计算机终端还可以包括用于通信功能的传输装置106以及输入输出设备108。本领域普通技术人员可以理解，图1所示的结构仅为示意，其并不对上述计算机终端的结构造成限定。例如，计算机终端还可包括比图1中所示更多或者更少的组件，或者具有与图1所示不同的配置。

存储器104可用于存储应用软件的软件程序以及模块，如本发明实施例中的基于常数加减法的变量模加运算方法对应的程序指令/模块，处理器102通过运行存储在存储器104内的软件程序以及模块，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至计算机终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括计算机终端的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(Network Interface Controller，NIC)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(Radio Frequency，RF)模块，其用于通过无线方式与互联网进行通讯。

需要说明的是，真正的量子计算机是混合结构的，它包含两大部分：一部分是经典计算机，负责执行经典计算与控制；另一部分是量子设备，负责运行量子程序进而实现量子计算。而量子程序是由量子语言如QRunes语言编写的一串能够在量子计算机上运行的指令序列，实现了对量子逻辑门操作的支持，并最终实现量子计算。具体的说，量子程序就是一系列按照一定时序操作量子逻辑门的指令序列。

在实际应用中，因受限于量子设备硬件的发展，通常需要进行量子计算模拟以验证量子算法、量子应用等等。量子计算模拟即借助普通计算机的资源搭建的虚拟架构(即量子虚拟机)实现特定问题对应的量子程序的模拟运行的过程。通常，需要构建特定问题对应的量子程序。本发明实施例所指量子程序，即是经典语言编写的表征量子比特及其演化的程序，其中与量子计算相关的量子比特、量子逻辑门等等均有相应的经典代码表示。

量子线路作为量子程序的一种体现方式，也称量子逻辑电路，是最常用的通用量子计算模型，表示在抽象概念下对于量子比特进行操作的线路，其组成包括量子比特、线路(时间线)、以及各种量子逻辑门，最后常需要通过量子测量操作将结果读取出来。

不同于传统电路是用金属线所连接以传递电压信号或电流信号，在量子线路中，线路可看成是由时间所连接，亦即量子比特的状态随着时间自然演化，在这过程中按照哈密顿运算符的指示，一直到遇上逻辑门而被操作。

一个量子程序整体上对应有一条总的量子线路，本发明所述量子程序即指该条总的量子线路，其中，该总的量子线路中的量子比特总数与量子程序的量子比特总数相同。可以理解为：一个量子程序可以由量子线路、针对量子线路中量子比特的测量操作、保存测量结果的寄存器及控制流节点(跳转指令)组成，一条量子线路可以包含几十上百个甚至成千上万个量子逻辑门操作。量子程序的执行过程，就是对所有的量子逻辑门按照一定时序执行的过程。需要说明的是，时序即单个量子逻辑门被执行的时间顺序。

还需要说明的是，本发明涉及量子计算机，在基于硅芯片的普通计算设备中，处理芯片的单元是CMOS管，这种计算单元不受时间和想干性的限制，即，这种计算单元是不受使用时长限制，随时可用。此外，目前，在硅芯片中，这种计算单元的数量是充足的，即，目前一个芯片中的计算单元的数量是成千上万的。计算单元数量的充足且CMOS管可选择的计算逻辑是固定的，例如：与逻辑。借助CMOS管运算时，通过大量的CMOS管结合有限的逻辑功能，以实现运算效果。

与普通计算设备中的这种逻辑单元不同，目前量子计算机中，基本的计算单元是量子比特，量子比特的输入受相干性的限制，也受相干时间的限制，即，量子比特是受使用时长限制的，并不是随时可用的。在量子比特的可用使用时长内充分使用量子比特是量子计算的关键性难题。此外，量子计算机中量子比特的数量时量子计算的关键性难题。此外，量子计算机中量子比特的数量是量子计算机性能的代表指标之一，每个量子比特通过按需配置的逻辑功能实现计算功能，鉴于量子比特数量受限，而量子计算领域的逻辑功能是多样化的，例如：哈德玛门(Hadamard门，H门)、泡利-X门(X门)、泡利-Y门(Y门)、泡利-Z门(Z门)、RX门、RY门、RZ门、CNOT门、CR门、iSWAP门、Toffoli门等等。量子逻辑门一般使用酉矩阵表示，而酉矩阵不仅是矩阵形式，也是一种操作和变换。一般量子逻辑门在量子态上的作用是通过酉矩阵左乘以量子态右矢对应的矩阵进行计算的。量子计算时，借助有限的量子比特结合多样的逻辑功能组合实现运算效果。

基于量子计算机的这些不同，逻辑功能作用在量子比特的设计(包括量子比特使用与否的设计以及每个量子比特使用效率的设计)是提升量子计算机的运算性能的关键，且需要进行特殊的设计。而上述针对量子比特的设计是普通计算设备所不需要考虑的、也不需要面对的技术问题。基于此，针对如何在量子计算中实现变量模加运算，本发明提出了一种基于常数加减法的变量模加运算器、运算方法及相关装置，旨在实现量子计算中任意两个输入数据与预设模数的模加运算。

参见图2，图2为本发明实施例提供的一种基于常数加减法的变量模加运算器的结构示意图。该变量模加运算器200包括依次级联的第一加法器(QAdder)210、常数减法器(ΦSUB(N))220、第一CNOT门230和受控常数加法器(ΦADD(N))240，所述常数减法器220和所述受控常数加法器240中的常数均为模数，所述变量模加运算器200用于计算输入的两个待相加数据与所述模数的模加运算结果。

如果用N表示模数，x和y表示两个待相加数据，x，y的取值范围为[0，N-1]之间的整数，则模加运算即为x+y mod N。待相加数据对应的量子态均用n个量子比特进行编码，则本发明实施例对应的量子线路所需的量子比特数为2n+2，其中

可选的，所述变量模加运算器200的四个输入端200a1、200a2、200a3、200a4分别与所述第一加法器210的三个输入端210a1、210a2、210a3和所述第一CNOT门230的其中一个输入端230a1连接，所述变量模加运算器200的四个输入端200a1、200a2、200a3、200a4用于输入两个所述待相加数据x和y、初始计算辅助数据和初始比较辅助数据对应的量子态。

其中，编码初始计算辅助数据对应的量子比特用于辅助进行加法或减法计算，初始比较辅助数据对应的量子比特用于辅助进行比较计算。

需要说明的是，输入端和输出端对应的输入项、输出项可以是量子比特，数据编码至量子比特的量子态上，各量子逻辑门作用于量子比特，使得量子比特的量子态进行演化。

如图2所示，x和y均用n个量子比特进行编码，得到待相加数据x对应的量子态|x>和待相加数据y对应的量子态|y>，然后将|x>作为输入端200a1的输入项，将|y>作为输入端200a2的输入项。

其中，初始计算辅助数据和初始比较辅助数据例如可以是0，也可以是其他值，在此不做限定。在本发明实施例中，将初始计算辅助数据和初始比较辅助数据都设置为0，用一个量子比特进行编码，编码得到的|0>作为输入端200a3和200a4的输入项。

可选的，所述第一加法器210的其中一个输出端210b1与所述常数减法器220的输入端220a连接，所述常数减法器220的输出端220b与所述第一CNOT门230的另外一个输入端230a2连接，所述第一CNOT门230的两个输出端230b1和230b2与所述受控常数加法器240的两个输入端240a1和240a2连接。

可选的，所述常数减法器220的输出端220b包括数据输出端220bm和符号输出端220bn，所述受控常数加法器240的其中一个输入端240a2包括数据输入端240a2m和符号输入端240a2n，所述常数减法器220的符号输出端220bn与所述第一CNOT门230的另外一个输入端230a2连接，所述第一CNOT门230的其中一个输出端230b2与所述受控常数加法器240的符号输入端240a2n连接。

可选的，所述受控常数加法器240的两个输出端240b1和240b2分别用于输出所述模加运算结果和中间比较辅助数据对应的量子态，所述第一加法器210的另外两个输出端210b2和210b3用于输出其中一个所述待相加数据和中间计算辅助数据对应的量子态。

在本发明的一实施例中，所述变量模加运算器200的四个输出端200b1、200b2、200b3和200b4分别与所述受控常数加法器240的两个输出端240b1、240b2和所述第一加法器210的其中另外输出端210b2、210b3连接。

具体原理为：

量子态|x>|y>|0>经过第一加法器210，演化为|x+y>|y>|0>，这里，编码初始计算辅助数据对应的量子比特在辅助第一加法器进行加法计算之后，被复位为|0>；

量子态|x+y>经过常数减法器220，演化为|x+y-N>。

可以看出，对于x+y-N＞0，初始比较辅助数据对应的量子比特不需要进行复位就可以重复使用；对于x+y-N＜0，初始比较辅助数据对应的量子比特需要先进行复位才能重复使用。但无论是x+y-N＞0，还是x+y-N＜0，都可以计算出x+y mod N。

参见图3，图3为本发明实施例提供的另一种基于常数加减法的变量模加运算器的结构示意图。所述变量模加运算器200包括依次级联模加运算模块200A和辅助数据复位模块200B，所述模加运算模块200A包括所述第一加法器210、所述常数减法器220、所述第一CNOT门230和所述受控常数加法器240，所述辅助数据复位模块200B用于将所述中间比较辅助数据复位为所述初始比较辅助数据。

可选的，参见图4，图4为本发明实施例提供的一种辅助数据复位模块的结构示意图。所述辅助数据复位模块200B包括依次级联的减法器250(QSubtractor)、第一非门260、第二CONT门270、第二非门280和第二加法器290，所述辅助数据复位模块200B的四个输入端200c1、200c2、200c3、200c4分别与所述减法器250的三个输入端250a1、250a2、250a3和所述第二CNOT门270的其中一个输入端270a1连接。

可选的，所述辅助数据复位模块200B的四个输出端200d1、200d2、200d3、200d4分别与所述第二加法器290的三个输出端290b1、290b2、290b3和所述第二CONT门270的其中一个输出端270b2连接，所述第二加法器290的三个输出端290b1、290b2、290b3用于输出所述模加运算结果、其中一个所述待相加数据和初始计算辅助数据对应的量子态，所述第二CONT门270的其中一个输出端270b2用于输出所述初始比较辅助数据对应的量子态。

可选的，所述减法器250的三个输出端250b1、250b2、250b3分别与所述第一非门260的输入端260a和所述第二加法器290的其中两个输入端290a2、290a3连接，所述第一非门260的输出端260b与所述第二CNOT门270的另外一个输入端270a2连接，所述第二CNOT门270的另外一个输出端270b1与所述第二非门280的输入端280a连接，所述第二非门280的输出端280b与所述第二加法器290的另外一个输入端290a1连接。

可选的，所述减法器250的其中一个输出端250b1包括数据输出端250b1m和符号输出端250b1n，所述第二加法器290的另外一个输入端290a1包括数据输入端290a1m和符号输入端290a1n，所述减法器250的符号输出端250b1n与所述第一非门260的输入端260a连接，所述第二非门280的输出端280b与所述第二加法器290的符号输入端290a1连接。

具体原理为：

可以看出，相较于上一个发明实施例，本发明实施例对辅助比较比特进行了复位，以使得复位后的辅助比较比特可以用于进行其他计算，节省计算资源；同时本发明实施例对辅助比较比特进行了复位之后，可以用于进行求逆，实现变量减法模加运算。

需要说明的是，本发明实施例中的减法器可以通过对加法器对应的量子线路取逆得到，具体的，第一加法器、第二加法器可以通过QPanda中的加法器接口QAdderIgnorecarry()实现，减法器可以通过QAdderIgnorecarry().dagger()实现。

同理，常数减法器可以通过对常数加法器对应的量子线路取逆得到，具体的，常数减法器和受控常数加法可以通过申请号为“202211114262.1”，申请名称为“基于量子傅里叶变换的常数加法器、运算方法及相关装置”的中国专利文献中的加法器实现。

其中，加法器、减法器可以实现任意的两个输入数据的加减法，而常数加法器和常数减法器只能实现任意一个输入数据与编码在常数加法器和常数减法器中的常数的加减法。

当然，本发明实施例中的加法器、减法器、常数加法器、常数减法器除了上述提供的具体实现方法之外，还可以有其他实现方式，在此，不做限定。

参见图5，图5为本发明实施例提供的一种基于常数加减法的变量模加运算方法的流程示意图。所述方法包括：

步骤501：获取如上述实施例所述的变量模加运算器和两个所述待相加数据；

步骤502：将两个所述待相加数据输入至所述变量模加运算器，以及运行所述变量模加运算器，得到两个待相加数据与所述模数的模加运算结果对应的量子态；

步骤503：基于所述模加运算结果对应的量子态确定所述模加运算结果。

参见图6，图6为本发明实施例提供的一种基于常数加减法的变量模加运算装置的结构示意图。所述装置包括：

获取单元601，用于获取如上述实施例所述的变量模加运算器和两个所述待相加数据；

计算单元602，用于将两个所述待相加数据输入至所述变量模加运算器，以及运行所述变量模加运算器，得到两个待相加数据与所述模数的模加运算结果对应的量子态；

确定单元603，用于基于所述模加运算结果对应的量子态确定所述模加运算结果。

本发明的再一实施例提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项中方法实施例中的步骤。

具体的，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的计算机程序：

获取如上述实施例所述的变量模加运算器和两个所述待相加数据；

具体的，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。

本发明的再一实施例还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项中方法实施例中的步骤。

具体的，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

具体的，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：

以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims

1.一种基于常数加减法的变量模加运算器，其特征在于，所述变量模加运算器包括依次级联的第一加法器、常数减法器、第一CNOT门和受控常数加法器，所述常数减法器和所述受控常数加法器中的常数均为模数，所述变量模加运算器用于计算输入的两个待相加数据与所述模数的模加运算结果。

2.如权利要求1所述的变量模加运算器，其特征在于，所述变量模加运算器的四个输入端分别与所述第一加法器的三个输入端和所述第一CNOT门的其中一个输入端连接，所述变量模加运算器的四个输入端用于输入两个所述待相加数据、初始计算辅助数据和初始比较辅助数据对应的量子态。

3.如权利要求2所述的变量模加运算器，其特征在于，所述第一加法器的其中一个输出端与所述常数减法器的输入端连接，所述常数减法器的输出端与所述第一CNOT门的另外一个输入端连接，所述第一CNOT门的两个输出端与所述受控常数加法器的两个输入端连接。

4.如权利要求3所述的变量模加运算器，其特征在于，所述常数减法器的输出端包括数据输出端和符号输出端，所述受控常数加法器的其中一个输入端包括数据输入端和符号输入端，所述常数减法器的符号输出端与所述第一CNOT门的另外一个输入端连接，所述第一CNOT门的其中一个输出端与所述受控常数加法器的符号输入端连接。

5.如权利要求4所述的变量模加运算器，其特征在于，所述受控常数加法器的两个输出端分别用于输出所述模加运算结果和中间比较辅助数据对应的量子态，所述第一加法器的另外两个输出端用于输出其中一个所述待相加数据和中间计算辅助数据对应的量子态。

6.如权利要求5所述的变量模加运算器，其特征在于，所述变量模加运算器的四个输出端分别与所述受控常数加法器的两个输出端和所述第一加法器的另外两个输出端连接。

7.如权利要求1-5任一项所述的变量模加运算器，其特征在于，所述第一加法器、所述常数减法器、所述第一CNOT门和所述受控常数加法器为模加运算模块，所述变量模加运算器还包括与所述模加运算模块连接的辅助数据复位模块，所述辅助数据复位模块用于将所述中间比较辅助数据复位为所述初始比较辅助数据。

8.如权利要求7所述的变量模加运算器，其特征在于，所述辅助数据复位模块包括依次级联的减法器、第一非门、第二CONT门、第二非门和第二加法器，所述辅助数据复位模块的四个输入端分别与所述减法器的三个输入端和所述第二CNOT门的其中一个输入端连接，所述辅助数据复位模块的四个输出端分别与所述第二加法器的三个输出端和所述第二CONT门的其中一个输出端连接，所述第二加法器的三个输出端用于输出所述模加运算结果、其中一个所述待相加数据和初始计算辅助数据对应的量子态，所述第二CONT门的其中一个输出端用于输出所述初始比较辅助数据对应的量子态。

9.如权利要求8所述的变量模加运算器，其特征在于，所述减法器的三个输出端分别与所述第一非门的输入端和所述第二加法器的其中两个输入端连接，所述第一非门的输出端与所述第二CNOT门的另外一个输入端连接，所述第二CNOT门的另外一个输出端与所述第二非门的输入端连接，所述第二非门的输出端与所述第二加法器的另外一个输入端连接。

10.如权利要求9所述的变量模加运算器，其特征在于，所述减法器的其中一个输出端包括数据输出端和符号输出端，所述第二加法器的另外一个输入端包括数据输入端和符号输入端，所述减法器的符号输出端与所述第一非门的输入端连接，所述第二非门的输出端与所述第二加法器的符号输入端连接。

11.一种基于常数加减法的变量模加运算方法，其特征在于，所述方法包括：

获取如权利要求1-10任一项所述的变量模加运算器和两个所述待相加数据；

12.一种基于常数加减法的变量模加运算装置，其特征在于，所述装置包括：

获取单元，用于获取如权利要求1-10任一项所述的变量模加运算器和两个所述待相加数据；

13.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行所述权利要求11中所述的方法。

14.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行所述权利要求11中所述的方法。