CN118092131A - 一种基于双处理器的仲裁电路 - Google Patents
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- 230000009977 dual effect Effects 0.000 title claims abstract description 23
- 230000007175 bidirectional communication Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 8
- 230000002401 inhibitory effect Effects 0.000 claims description 6
- 230000006854 communication Effects 0.000 abstract description 2
- 238000004891 communication Methods 0.000 abstract description 2
- 238000007726 management method Methods 0.000 description 5
- 238000012790 confirmation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
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Abstract
本发明涉及双余度控制系统技术领域，具体而言涉及一种基于双处理器的仲裁电路。包括第一处理器、第二处理器、双口RAM、仲裁模块、多路数据选择器；其中，两个处理器通过双口RAM交互并知晓对方是否处于故障状态，通过单独的通讯通道确认对方是否处于故障状态；第一处理器和第二处理器还分别控制第一切换控制信号和第二切换控制信号，两个处理器根据状态控制两个切换控制信号的逻辑相同与相反，然后输入仲裁模块，仲裁模块根据输入信号输出高、低电平，多路数据选择器选择两个处理器之一做为控制器。这样就解决了在双余度控制系统中，当一个处理器发生故障时，如何自主切换处理器并避免系统紊乱的问题。
Description
技术领域
本发明涉及双余度控制系统技术领域，具体而言涉及一种基于双处理器的仲裁电路。
背景技术
飞行器长时间飞行及水下航行体的长时间航行对机载设备和水下设备控制系统的可靠性提出了极高的需求。对于任何系统而言，故障总是客观存在的，虽然通过系统筛选和采用高质量元器件等措施来提高系统的可靠性，但需要付出很大的代价且效果并不是特别明显，通过双余度技术可以有效地提高系统的可靠性，双余度控制系统具有两套独立的控制器，两套控制系统如何协调工作，当一路系统出现故障时，如何进行系统切换，实现系统重构保证系统稳定运行是实现双余度系统余度管理的关键技术之一。
常见的双余度管理方法是两套系统独立工作，将各自的运行信息发送到飞行器或水下航行体的中心信息处理器，由其进行故障判别，并发送系统切换指令，设备的两套系统均被动接受指令，不具有自主进行故障分析，余度管理的能力。
发明内容
为解决在双余度控制系统中，当一个处理器发生故障时，如何自主切换处理器并避免系统紊乱的问题，本发明提供了一种基于双处理器的仲裁电路。
第一方面，如图1所示，本发明提供了一种基于双处理器的仲裁电路，包括：
第一处理器、第二处理器、双口RAM、仲裁模块、多路数据选择器；其中，所述第一处理器与所述双口RAM具有第一双向通讯通道，所述第一双向通讯通道用于传递第一状态信息；
所述第二处理器与所述双口RAM具有第二双向通讯通道，所述第二双向通讯通道用于传递第一状态信息；
所述第一处理器与所述第二处理器具有第三双向通讯通道，所述第三双向通讯通道用于传递第二状态信息；
所述第一处理器与所述仲裁模块的输入端电连接，向所述仲裁模块传输第一切换控制信号；
所述第二处理器与所述仲裁模块的输入端电连接，向所述仲裁模块传输第二切换控制信号；
所述仲裁模块的输出端与所述多路数据选择器电连接；
所述多路数据选择器与所述第一处理器电连接；
所述多路数据选择器与所述第二处理器电连接；
所述第一切换控制信号与所述第二切换控制信号变成相异时，所述仲裁模块输出高电平，所述多路数据选择器选择第一工作模式；
所述第一切换控制信号与所述第二切换控制信号变成相同时，所述仲裁模块输出低电平，所述多路数据选择器选择第二工作模式；
所述仲裁模块包括：异或门、第一反相器、第二反相器、上拉电阻和下拉电阻；
所述异或门有两个输入端，一个输出端，两个输入端分别接入所述第一切换控制信号和所述第二切换控制信号，输出端与所述多路数据选择器相连；
所述第一反相器设置在所述第一处理器与所述异或门之间，用于抑制输入信号的波动；
所述第二反相器设置在所述第二处理器与所述异或门之间，用于抑制输入信号的波动；
所述上拉电阻设置在第一反相器输入端，用于保障所述第一处理器初始化过程中所述第一切换控制信号为高电平；
所述下拉电阻设置在第二反相器输入端，用于保障所述第二处理器初始化过程中所述第二切换控制信号为低电平。
在一些实施例中，所述第一状态信息用于发现所述第一处理器或所述第二处理器是否处于故障状态；
所述第二状态信息用于确认所述第一处理器或所述第二处理器是否处于故障状态。
在一些实施例中，所述第一工作模式是所述第一处理器作为主控制器进入工作状态，所述第二处理器处于备份状态；
所述第二工作模式是所述第二处理器作为主控制器进入工作状态，所述第一处理器处于备份状态。
在一些实施例中，若通过所述第一状态信息和所述第二状态信息确定所述第一处理器处于故障状态，所述第一切换控制信号不变，所述第二处理器控制所述第二切换控制信号输出与所述第一切换控制信号相同的逻辑信号，所述仲裁模块输出低电平，进入第二工作模式。
在一些实施例中，若通过所述第一状态信息和所述第二状态信息确定所述第二处理器处于故障状态，所述第二切换控制信号不变，所述第一处理器控制所述第一切换控制信号输出与所述第二切换控制信号相反的逻辑信号，所述仲裁模块输出高电平，进入第一工作模式。
为解决在双余度控制系统中，当一个处理器发生故障时，如何自主切换处理器并避免系统紊乱的问题，本发明有以下优点：
通过本发明的技术方案，可自主进行故障诊断、故障隔离，实现设备两个双余度处理器对系统控制权限的分配；可避免了可能出现的两路控制信号同时进入控制系统造成控制权限纷争的情况。
附图说明
图1示出了一种基于双处理器的仲裁电路原理图。
具体实施方式
现在将参照若干示例性实施例来论述本公开的内容。应当理解，论述了这些实施例仅是为了使得本领域普通技术人员能够更好地理解且因此实现本公开的内容，而不是暗示对本公开的范围的任何限制。
如本文中所使用的，术语“包括”及其变体要被解读为意味着“包括但不限于”的开放式术语。术语“基于”要被解读为“至少部分地基于”。术语“一个实施例”和“一种实施例”要被解读为“至少一个实施例”。术语“另一个实施例”要被解读为“至少一个其他实施例”。术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”、“竖直”、“水平”、“横向”、“纵向”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。此外，术语“安装”、“设置”、“设有”、“连接”、“相连”应做广义理解。例如，可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。此外，术语“第一”、“第二”等主要是用于区分不同的装置、元件或组成部分（具体的种类和构造可能相同也可能不同），并非用于表明或暗示所指示装置、元件或组成部分的相对重要性和数量。除非另有说明，“多个”的含义为两个或两个以上。
本实施例公开了一种基于双处理器的仲裁电路，如图1所示，包括：
第一处理器、第二处理器、双口RAM、仲裁模块、多路数据选择器；其中，所述第一处理器与所述双口RAM具有第一双向通讯通道，所述第一双向通讯通道用于传递第一状态信息；
所述第二处理器与所述双口RAM具有第二双向通讯通道，所述第二双向通讯通道用于传递第一状态信息；
所述第一处理器与所述第二处理器具有第三双向通讯通道，所述第三双向通讯通道用于传递第二状态信息；
所述第一处理器与所述仲裁模块的输入端电连接，向所述仲裁模块传输第一切换控制信号；
所述第二处理器与所述仲裁模块的输入端电连接，向所述仲裁模块传输第二切换控制信号；
所述仲裁模块的输出端与所述多路数据选择器电连接；
所述多路数据选择器与所述第一处理器电连接；
所述多路数据选择器与所述第二处理器电连接；
所述第一切换控制信号与所述第二切换控制信号相异时，所述仲裁模块输出高电平，所述多路数据选择器选择第一工作模式；
所述第一切换控制信号与所述第二切换控制信号相同时，所述仲裁模块输出低电平，所述多路数据选择器选择第二工作模式；
所述仲裁模块包括：异或门、第一反相器、第二反相器、上拉电阻和下拉电阻；
所述异或门有两个输入端，一个输出端，两个输入端分别接入所述第一切换控制信号和所述第二切换控制信号，输出端与所述多路数据选择器相连；
所述第一反相器设置在所述第一处理器与所述异或门之间，用于抑制输入信号的波动；
所述第二反相器设置在所述第二处理器与所述异或门之间，用于抑制输入信号的波动；
所述上拉电阻设置在第一反相器输入端，用于保障所述第一处理器初始化过程中所述第一切换控制信号为高电平；
所述下拉电阻设置在第二反相器输入端，用于保障所述第二处理器初始化过程中所述第二切换控制信号为低电平。
在本实施例中，如图1所示，提供了一种基于双处理器的仲裁电路，电路的元器件包括：第一处理器、第二处理器、双口RAM、仲裁模块、多路数据选择器。两个处理器可以选用同一型号，其具有相同的功能和性能，完成相同的工作，在任一时刻，两个处理器都只有一个处理器通过多路数据选择器接入控制系统；仲裁模块包括三种元器件：异或门、反相器和电阻，反相器有两个，分别设置在异或门的两个输入端与处理器的连接线路上，电阻有两个分别设计为上拉电阻和下拉电阻电路。
进一步的，系统上电后，默认第一处理器为主控制器，第二处理器为备用控制器，两个处理器通过双口RAM交互，相互监测对方的工作状态，具体方式为第一处理器将自身的工作状态写入双口RAM中，第二处理器通过双口RAM读取第一处理器的状态信息，同理第二处理器将自身的工作状态写入双口RAM中，第一处理器通过双口RAM读取第二处理器的状态信息；当其中一个处理器通过双口RAM读取到对方的状态信息，判断对方处于故障状态时，再通过两个处理器之间的故障确认信号对故障处理器进行问询，若对方无应答时，确认对方处于故障状态。同时，通过读取两个处理器的输出控制信号，确认两个处理器的主备工作状态；当自身处理器非主控处理器时，根据一定规则将自身控制的切换控制信号传递给仲裁模块，仲裁模块输出选择信号到多路数据选择器，将系统控制信号从故障处理器切换到正常处理器，剥夺故障处理器对控制信号的控制权限。
表1仲裁逻辑表
| 序号 | 第一切换控制信号Ctrl1 | 第二切换控制信号Ctrl2 | 多路数据选择器 | 处理器 |
| 1 | 0 | 1 | 1 | 第一处理器 |
| 2 | 0 | 0 | 0 | 第二处理器 |
| 3 | 1 | 0 | 1 | 第一处理器 |
| 4 | 1 | 1 | 0 | 第二处理器 |
进一步的，在基于双处理器的余度管理系统中，两个处理器通过双口RAM确认对方状态，并通过两个处理器之间的问询确认，当一个处理器发生故障时，主处理器被剥夺权限，与控制系统断开，备处理器主动获得权限，与控制系统连接，保障整个系统的正常工作，实现系统控制权限的自主切换，同时也避免了故障处理器和正常处理器同时给系统发送信息造成系统紊乱。
进一步的，仲裁模块根据表1的仲裁逻辑输出选择信号给多路数据选择器，此处，由于两个控制信号都设置了反相器，所以对异或门的仲裁逻辑没有影响，例如：当第一处理器输出高电平时（即第一处理器处于正常主控状态），通过反相器后变成了低电平，同时，第二处理器输出的低电平通过反相器变成了高电平，异或门的两个输入信号还是相异，输出“1”；此处设置反相器的主要作用是用于抑制输入信号的波动；上拉电阻和下拉电阻均为常规部署方式，即上拉电阻一端接一个输入电压，另一端接第一反相器；下拉电阻一端接地，另一端接第二反相器。设置上拉电阻和下拉电阻的目的是为了防止上电时的处理器初始化过程中逻辑仲裁电路输出状态不确定，所以设置上拉电阻保证第一切换控制信号输出为高电平“1”，第二切换控制信号输出为低电平“0”。
进一步的，本实施例中的处理器可选为TMS320F28335型号的DSP芯片处理器，双口RAM型号可选为SM70V28，多路数据选择器型号可选为54HC157，反相器可选为施密特触发反相器54AC14，异或门型号可选为CD4070。
在一些实施例中，所述第一状态信息用于发现所述第一处理器或所述第二处理器是否处于故障状态；
所述第二状态信息用于确认所述第一处理器或所述第二处理器是否处于故障状态。
在本实施例中，系统工作时，两个处理器通过双口RAM交互，相互监测对方的工作状态，具体方式为第一处理器将自身的工作状态写入双口RAM中，第二处理器通过双口RAM读取第一处理器的状态信息，同理第二处理器将自身的工作状态写入双口RAM中，第一处理器通过双口RAM读取第二处理器的状态信息；当其中一个处理器通过双口RAM读取到对方的状态信息，判断对方处于故障状态时，再通过两个处理器之间的故障确认信号对故障处理器进行问询，若对方无应答时，确认对方处于故障状态。
在一些实施例中，所述第一工作模式是所述第一处理器作为主控制器进入工作状态，所述第二处理器处于备份状态；
所述第二工作模式是所述第二处理器作为主控制器进入工作状态，所述第一处理器处于备份状态。
在本实施例中，根据数据选择器的选择定义第一工作模式与第二工作模式，第一工作模式即第一处理器作为主控制器对系统进行控制，第二工作模式即第二处理器作为主控制器对系统进行控制。
进一步的，多路数据选择器始终只会选择一个处理器与系统连通，可以避免双余度系统中出现多个指令带来的系统紊乱。
在一些实施例中，若通过所述第一状态信息和所述第二状态信息确定所述第一处理器处于故障状态，所述第一切换控制信号不变，所述第二处理器控制所述第二切换控制信号输出与所述第一切换控制信号相同的逻辑信号，所述仲裁模块输出低电平，进入第二工作模式。
在本实施例中，第一处理器出现故障，第一切换控制信号不变，第二处理器控制第二切换控制信号输出与第一切换控制信号相同的逻辑控制信号，即第一切换控制信号输出“0”时，第二切换控制信号输出“0”；第一切换控制信号输出“1”时，第二切换控制信号输出“1”，异或门输出低电平“0”，多路数据选择器选择将第二处理器与控制系统接通。这样就实现了当一个处理器出现故障时，能够自主切换到备处理器，且剥夺了原处理器的权限，从而实现了自主切换，也使得系统不会发生收到两个芯片的指令的情况而导致系统混乱。
在一些实施例中，若通过所述第一状态信息和所述第二状态信息确定所述第二处理器处于故障状态，所述第二切换控制信号不变，所述第一处理器控制所述第一切换控制信号输出与所述第二切换控制信号相反的逻辑信号，所述仲裁模块输出高电平，进入第一工作模式。
在本实施例中，第二处理器出现故障或有指令要切换到第一处理器，第二处理器输出的第二切换控制信号不变，第一处理器控制第一切换控制信号输出与第二切换控制信号相异的逻辑控制信号，即第二切换控制信号输出低电平“0”时，第一切换控制信号输出高电平“1”，即第二切换控制信号输出高电平“1”时，第一切换控制信号输出低电平“0”，异或门输出高电平“1”，多路数据选择器选择将第一处理器与控制系统接通。这样就实现了当一个处理器出现故障时，系统自主切换到另一个处理器。
综上所述，通过上述仲裁电路，在基于双处理器的余度管理系统中，实现了当一个处理器出现故障时，自主切换到另一个处理器且切断故障处理器与系统的连接，避免了两个处理器均有控制权而造成系统紊乱。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (5)
1.一种基于双处理器的仲裁电路，其特征在于，包括：
第一处理器、第二处理器、双口RAM、仲裁模块、多路数据选择器；其中，所述第一处理器与所述双口RAM具有第一双向通讯通道，所述第一双向通讯通道用于传递第一状态信息；
所述第二处理器与所述双口RAM具有第二双向通讯通道，所述第二双向通讯通道用于传递第一状态信息；
所述第一处理器与所述第二处理器具有第三双向通讯通道，所述第三双向通讯通道用于传递第二状态信息；
所述第一处理器与所述仲裁模块的输入端电连接，向所述仲裁模块传输第一切换控制信号；
所述第二处理器与所述仲裁模块的输入端电连接，向所述仲裁模块传输第二切换控制信号；
所述仲裁模块的输出端与所述多路数据选择器电连接；
所述多路数据选择器与所述第一处理器电连接；
所述多路数据选择器与所述第二处理器电连接；
所述第一切换控制信号与所述第二切换控制信号变成相异时，所述仲裁模块输出高电平，所述多路数据选择器选择第一工作模式；
所述第一切换控制信号与所述第二切换控制信号变成相同时，所述仲裁模块输出低电平，所述多路数据选择器选择第二工作模式；
所述仲裁模块包括：异或门、第一反相器、第二反相器、上拉电阻和下拉电阻；
所述异或门有两个输入端，一个输出端，两个输入端分别接入所述第一切换控制信号和所述第二切换控制信号，输出端与所述多路数据选择器相连；
所述第一反相器设置在所述第一处理器与所述异或门之间，用于抑制输入信号的波动；
所述第二反相器设置在所述第二处理器与所述异或门之间，用于抑制输入信号的波动；
所述上拉电阻设置在第一反相器输入端，用于保障所述第一处理器初始化过程中所述第一切换控制信号为高电平；
所述下拉电阻设置在第二反相器输入端，用于保障所述第二处理器初始化过程中所述第二切换控制信号为低电平。
2.如权利要求1所述的一种基于双处理器的仲裁电路，其特征在于，所述第一状态信息用于发现所述第一处理器或所述第二处理器是否处于故障状态；
所述第二状态信息用于确认所述第一处理器或所述第二处理器是否处于故障状态。
3.如权利要求1所述的一种基于双处理器的仲裁电路，其特征在于，所述第一工作模式是所述第一处理器作为主控制器进入工作状态，所述第二处理器处于备份状态；
所述第二工作模式是所述第二处理器作为主控制器进入工作状态，所述第二处理器处于备份状态。
4.如权利要求3所述的一种基于双处理器的仲裁电路，其特征在于，若通过所述第一状态信息和所述第二状态信息确定所述第一处理器处于故障状态，所述第一切换控制信号不变，所述第二处理器控制所述第二切换控制信号输出与所述第一切换控制信号相同的逻辑信号，所述仲裁模块输出低电平，进入第二工作模式。
5.如权利要求3所述的一种基于双处理器的仲裁电路，其特征在于，若通过所述第一状态信息和所述第二状态信息确定所述第二处理器处于故障状态，所述第二切换控制信号不变，所述第一处理器控制所述第一切换控制信号输出与所述第二切换控制信号相反的逻辑信号，所述仲裁模块输出高电平，进入第一工作模式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202410473648.4A Pending CN118092131A (zh) | 2024-04-19 | 2024-04-19 | 一种基于双处理器的仲裁电路 |
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| Country | Link |
|---|---|
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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