CN118073281A - 一种半导体结构及其制造方法 - Google Patents
一种半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN118073281A CN118073281A CN202410472202.XA CN202410472202A CN118073281A CN 118073281 A CN118073281 A CN 118073281A CN 202410472202 A CN202410472202 A CN 202410472202A CN 118073281 A CN118073281 A CN 118073281A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- substrate
- gate
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 167
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 230000008021 deposition Effects 0.000 claims abstract description 39
- 239000011229 interlayer Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 229910021332 silicide Inorganic materials 0.000 claims description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 13
- 239000003989 dielectric material Substances 0.000 claims description 4
- 239000002344 surface layer Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 229910052581 Si3N4 Inorganic materials 0.000 description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 239000000463 material Substances 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000002955 isolation Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 239000002028 Biomass Substances 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910010093 LiAlO Inorganic materials 0.000 description 1
- 239000004341 Octafluorocyclobutane Substances 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 241000724291 Tobacco streak virus Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000001657 homoepitaxy Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- YQNQTEBHHUSESQ-UHFFFAOYSA-N lithium aluminate Chemical compound [Li+].[O-][Al]=O YQNQTEBHHUSESQ-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- BCCOBQSFUDVTJQ-UHFFFAOYSA-N octafluorocyclobutane Chemical compound FC1(F)C(F)(F)C(F)(F)C1(F)F BCCOBQSFUDVTJQ-UHFFFAOYSA-N 0.000 description 1
- 235000019407 octafluorocyclobutane Nutrition 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及半导体制造技术领域，并公开了一种半导体结构及其制造方法，其中半导体结构的制造方法包括以下步骤：提供一衬底，并形成栅极结构于衬底上；形成栅极侧墙于栅极结构的侧部，且形成沉积窗口于相邻的栅极侧墙之间；形成有机介质层于衬底上、栅极侧墙上和栅极结构上；去除有机介质层和部分栅极侧墙，并拓宽沉积窗口；以及形成层间介电层于衬底上、栅极结构上和栅极侧墙上。本发明提供了一种半导体结构及其制造方法，能够提升半导体制程良率。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
在半导体制程中，随着半导体器件特征尺寸的减小，在形成半导体器件时，沉积窗口的深宽比增大，因此在沉积窗口中完成物质沉积时，容易出现空洞。并且，随着半导体器件特征尺寸的减小，蚀刻窗口的宽度变小，尤其是形成栅极侧墙后，对半导体器件进行蚀刻时，易损伤栅极侧墙。因此，在半导体先进制程中，随着半导体器件特征尺寸的减小，制程良率难以提升。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，能够提升半导体制程良率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体结构的制造方法，包括以下步骤：
提供一衬底，并形成栅极结构于所述衬底上；
形成栅极侧墙于所述栅极结构的侧部，其中相邻的所述栅极侧墙之间形成沉积窗口；
形成有机介质层于所述衬底上、所述栅极侧墙上和所述栅极结构上；
去除所述有机介质层和部分所述栅极侧墙，以拓宽所述沉积窗口；以及
形成层间介电层于所述衬底上、所述栅极结构上和所述栅极侧墙上。
在本发明一实施例中，在形成所述有机介质层前，形成金属硅化物于所述衬底中和所述栅极结构中。
在本发明一实施例中，在形成所述层间介电层后，以衬所述金属硅化物为蚀刻停止层，蚀刻所述层间介电层，形成接触沟槽。
在本发明一实施例中，去除所述有机介质层前，减薄所述有机介质层，并去除部分栅极侧墙。
在本发明一实施例中，减薄后的所述有机介质层的厚度为所述栅极结构厚度的1/15~1/9。
在本发明一实施例中，在所述有机介质层减薄后，所述栅极侧墙的壁面坡度大于所述有机介质层减薄前所述栅极侧墙的壁面坡度。
在本发明一实施例中，所述有机介质层为有机介电材料。
本发明提供了一种半导体结构，所述半导体结构包括：
衬底；
栅极结构，设置在所述衬底上；
栅极侧墙，设置在所述栅极结构的侧部，相邻的所述栅极侧墙之间设置有沉积窗口；以及
层间介电层，覆盖在所述衬底上、所述栅极结构上和所述栅极侧墙上。
在本发明一实施例中，所述栅极结构的顶部和所述衬底的表层设置有金属硅化物。
在本发明一实施例中，所述层间介电层中设置接触柱，所述接触柱的一端连接于所述金属硅化物。
如上所述，本发明提供了一种半导体结构及其制造方法，本申请意想不到的技术效果是：可用于形成多种半导体器件，在物质沉积时，即便是高深宽比的沉积窗口内，可以避免在沉积物间产生空洞，提升层间介电层的隔绝能力。根据本发明提供的半导体结构及其制造方法，在形成接触柱时，可以提升蚀刻的精确度，对于高深宽比的窗口，能够避免损伤栅极结构或栅极侧墙。因此根据本发明提供的半导体结构的制造方法，制程良率高，形成的半导体结构具有更稳定的电学性能。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中栅极结构的结构示意图。
图2为本发明一实施例中栅极侧墙的结构示意图。
图3为本发明一实施例中栅极侧墙的放大结构图。
图4为本发明一实施例中金属硅化物的结构示意图。
图5为本发明一实施例中有机介质层的结构示意图。
图6为本发明一实施例中减薄有机介质层的结构示意图。
图7为本发明一实施例中去除有机介质层的结构示意图。
图8为本发明一实施例中层间介电层的结构示意图。
图9为本发明一实施例中接触沟槽的结构示意图。
图10为本发明一实施例中接触柱的结构示意图。
图中：100、衬底；101、掺杂区；102、沉积窗口；200、栅极结构；201、氧化层；202、多晶硅层；300、栅极侧墙；301、第一氧化硅层；302、第一氮化硅层；303、第二氧化硅层；304、第二氮化硅层；400、金属硅化物；500、有机介质层；600、层间介电层；601、接触沟槽；700、接触柱。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在半导体制程中，在衬底上形成半导体器件后，接着在半导体器件上形成多个金属互连层。其中金属互连层中包括符合集成电路设计的金属布线。其中，不同的金属互连层之间可以通过硅通孔（Through Silicon Via，TSV）连接，且金属互连层和半导体器件之间可以通过接触柱连接（Contact，CT）。其中，不同的金属互连层之间、不同的半导体器件之间，以及不同的金属布线之间可以通过层间介质隔离。在本实施例中，层间介电层作为导电金属或者相邻金属线条之间的隔离膜。其中层间介电层可以是介电常数为3.9～4.0的二氧化硅材料。本发明提供了一种半导体结构的制造方法，对高深宽比的沉积窗口和低宽度的蚀刻窗口具有较好的制程良率。并且，在形成层间介电层和接触柱具有较好的制程良率。
请参阅图1所示，本发明提供的半导体结构的制造方法包括提供一衬底100。其中，衬底100例如为形成半导体结构的硅基材，衬底100可以包括基材以及设置在基材上方的硅层，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，硅层形成于基材上方。其中，衬底100可以是本征半导体。在本实施例中，也可以在硅层中植入磷离子或砷离子，形成不同类型的半导体，例如N型半导体或P型半导体。本发明不限制衬底100的材料以及厚度。其中，也可以在衬底100上生长外延层。其中，外延层可以是与衬底100材料相同的同质外延，也可以是与衬底100的材料不相同的异质外延，本发明对此并不限定。在本发明的其他实施例中，可以在通过浅槽隔离工艺（ShallowTrench Isolation，STI）衬底100中形成浅槽隔离结构，并通过浅槽隔离结构在衬底100中形成多个有源区。不同的有源区可用于形成不同类型的半导体器件。例如，在不同的有源区内形成NMOS器件或PMOS器件。
请参阅图1所示，在本发明一实施例中，在衬底100上形成栅极结构200。在本实施例中，形成栅极结构200的步骤中，首先在衬底100上形成氧化层201，接着在氧化层201上形成多晶硅层202，并接着蚀刻氧化层201和多晶硅层202，形成栅极结构200。具体的，通过化学气相沉积在衬底100上沉积氧化硅，形成氧化层201。通过化学沉积在氧化层201上沉积多晶硅，形成多晶硅层202。其中多晶硅层202的厚度大于氧化层201，本发明不限定多晶硅层202和氧化层201的厚度。其中，根据集成电路设计，预备形成栅极结构200的区域为栅极区域。在本实施例中，通过蚀刻液或等离子气体蚀刻多晶硅层202和氧化层201，保留所述栅极区域的氧化层201和多晶硅层202，并使非三栅极区域中衬底100的表面露出。其中，形成的栅极结构200之间具有第一宽度D1。在本实施例中，第一宽度为例如210埃~250埃。其中，在形成栅极结构200之前，在衬底100中形成浅槽隔离结构，本发明未显示。具体的，通过浅槽隔离工艺在衬底中形成多个浅槽隔离结构。其中，浅槽隔离结构将衬底100划分为多个有源区，栅极结构200设置在所述有源区上。本发明不限定每个有源区上栅极结构200的数量和尺寸。
请参阅图2和图3所示，在本发明一实施例中，形成栅极结构200后，在衬底100上形成栅极侧墙300，其中栅极侧墙300贴覆在栅极结构200的侧部。其中，在形成栅极侧墙300的步骤中，沿着远离栅极结构200的方向，在栅极结构200的侧部依次形成第一氧化硅层301和第一氮化硅层302，以及第二氧化硅层303和第二氮化硅层304。具体的，蚀刻多晶硅层202和氧化层201后，在衬底100上和多晶硅层202上依次沉积第一氧化硅层301和第一氮化硅层302，接着通过自对准硅化物阻挡层（Self-Aligned Block，SAB）工艺蚀刻第一氧化硅层301和第一氮化硅层302，保留位于多晶硅层202侧部的第一氧化硅层301和第一氮化硅层302。其中，第一氧化硅层301设置在第一氮化硅层302和多晶硅层202之间，以及第一氮化硅层302和氧化层201之间。在本实施例中，接着在衬底100上、多晶硅层202上、第一氧化硅层301上和第一氮化硅层302上依次沉积第二氧化硅层303和第二氮化硅层304。接着，通过自对准硅化物阻挡层（Self-Aligned Block，SAB）工艺蚀刻第二氧化硅层303和第二氮化硅层304，保留位于多晶硅层202侧部的第二氧化硅层303和第二氮化硅层304，从而形成栅极侧墙300。其中，第一氮化硅层302设置在第二氧化硅层303和第一氧化硅层301之间。第二氧化硅层303设置在第一氮化硅层302和第二氮化硅层304之间。本发明不限定栅极侧墙300的厚度。在本实施例中，沿着远离多晶硅层202的方向，第一氧化硅层301、第一氮化硅层302、第二氧化硅层303和第二氮化硅层304的顶面高度依次降低。
请参阅图1至图4所示，在本发明一实施例中，衬底100上设置有多个栅极结构200，本发明并不限定不同栅极结构200的间距。其中，栅极结构200可以等距分布，也可以按照不同的距离分布。在本实施例中，相邻的栅极侧墙300之间具有第二宽度D2。具体的，第二宽度为相邻的第二氮化硅层304的间距，且第二宽度为例如180埃~220埃。在本实施例中，栅极侧墙300的顶面为斜面，且栅极侧墙300的顶面与衬底100的表面之间具有第一倾角α。在本实施例中，第一倾角α为例如10°~20°。栅极侧墙300包括竖直平面，在形成栅极侧墙300后，相邻的栅极侧墙300之间形成沉积窗口102。在本实施例中，沉积窗口102的最大宽度为第一宽度D1，最小宽度为第二宽度D2。其中，第一宽度D2为相邻栅极侧墙300竖直平面的间距。在本发明另一实施例中，栅极侧墙300的表面可以是弧面，其中，以相邻的栅极侧墙300的最小间距为栅极结构200的关键尺寸（Critical Dimension，CD）。其中，在栅极侧墙300中，第二氮化硅层304的高度为第一高度H1。其中，第一高度为例如650埃~700埃。
请参阅图2至图4所示，在本发明一实施例中，在形成栅极侧墙300后，对衬底100注入离子，形成多个掺杂区101。本发明不限定掺杂区101的类型和数量。在本实施例中，可以对衬底100注入磷离子和硼离子，从而在衬底100中形成源极区和漏极区。在本实施例中，可以在源极区和漏极区中形成轻掺杂漏区域，也可以在漏极区中形成漏极漂移区。在本实施例中，在形成掺杂区101，例如形成了源极区和漏极区后，在衬底100中形成了栅极沟道。其中，栅极沟道位于栅极结构200的底部，且栅极沟道位于掺杂区101之间。形成掺杂区101后，在多晶硅层202的表层和衬底100的表层形成金属硅化物400。在本实施例中，可以通过物理气相沉积（Physical Vapor Deposition，PVD）在衬底100上和多晶硅层202上沉积金属，如沉积钴、钛和镍等金属材料，从而形成金属层。接着对金属层进行退火，使硅基材和金属发生反应，形成金属硅化物400。本发明不限定金属硅化物400的厚度。
请参阅图4和图5所示，在本发明一实施例中，在形成金属硅化物400后，在衬底100上和栅极结构200上形成有机介质层500。在本实施例中，通过化学气相沉积在沉积窗口102内沉积有机介电材料（Organic Dielectric Layer，ODL）至溢出，形成有机介质层500。其中，有机介质层500的厚度为例如900埃~1500埃。在本实施例中，有机介质层500的流动性较好，沉积形成有机介质层500时，沉积窗口102内的沉积物中不易出现空洞。在本实施例中，有机介质层500覆盖栅极结构200和衬底100。其中，有机介质层500在沉积窗口102内的填充效果较好，具体的，沉积窗口102内有机介电材料的材料一致性较好，因此在后续的制程中，减薄有机介质层500也不会损伤到栅极结构200和栅极侧墙300的竖直平面。
请参阅图5至图7所示，在本发明一实施例中，减薄有机介质层500，且将有机介质层500减薄至低于多晶硅层202的中部。具体的，通过等离子气体蚀刻部分有机介质层500，在蚀刻有机介质层500时，等离子气体轰击去除部分栅极侧墙300。以自对准方式调整栅极侧墙300的表面斜度。具体的，通过等离子气体蚀刻栅极侧墙300的顶部。其中，蚀刻有机介质层500的等离子气体可以是八氟环丁烷（C4F8）。其中，减薄后的有机介质层500的厚度为栅极结构200厚度的1/15~1/9。如图6所示，有机介质层500减薄后，有机介质层500的厚度为例如100埃~200埃。有机介质层500减薄后，栅极侧墙300的顶面与水平面的夹角为第二夹角α2。在本实施例中，α2为例如30°~40°。在本实施例中，沉积窗口102为漏斗状。减薄有机介质层500后，沉积窗口102的漏斗面斜度增大，因此在沉积窗口102沉积物质时，沉积窗口102的漏斗口处不仅能容纳更多的物质，并且沉积窗口102的漏斗口处也不易发生物质堆积，从而提升了物质沉积时的流动性。避免物质沉积时发生堵塞，以及避免了气泡混入物质中。减薄部分栅极侧墙300时，有机介质层500覆盖在衬底100的表面，能够保护衬底100，避免掺杂区101受到损伤。在减薄有机介质层500后，通过灰化工艺去除有机介质层500，避免损伤衬底100的表面。在本实施例中，减薄有机介质层500后，在栅极侧墙300中，第二氮化硅层304的的高度为第二高度H2，且第二高度为例如600埃~650埃。
请参阅图7至图9所示，在本发明一实施例中，在去除有机介质层500后，形成层间介电层600于衬底100上和栅极结构200上，以及栅极侧墙300上。在本实施例中，通过化学沉积在沉积窗口102内沉积正硅酸乙酯，形成层间介电层600，其中层间介电层600的厚度为例如900埃~1500埃。其中，层间介电层600覆盖栅极侧墙300和栅极结构200，以及衬底100。层间介电层600将不同的栅极结构200分隔开，避免相邻的半导体器件之间相互干扰。形成层间介电层600后，以金属硅化物400为蚀刻停止层，蚀刻层间介电层600，形成接触沟槽601。其中接触沟槽601连接于金属硅化物400。在实施例中，形成接触沟槽601的步骤中，由于沉积窗口102的宽度较大，层间介电层600通过沉积窗口102的流动性更好，不会在沉积窗口102的漏斗口处出现堵塞，因此形成层间介电层600时，能够避免层间介电层600中出现空洞，沉积窗口102内的材料一致性较好。在形成接触沟槽601的步骤中，首先在层间介电层600上旋涂光刻胶并对光刻胶进行曝光显影，形成掩膜图案。在掩膜图案的保护下，通过蚀刻液或等离子气体蚀刻层间介电层600，形成接触沟槽601。其中沉积窗口102内的沉积材料一致性高，因此对层间介电层600进行蚀刻时，能根据关键尺寸形成槽壁形貌一致的接触沟槽601。因此，即便是相邻的栅极侧墙300间距较小，在形成接触沟槽601时，能够避免对栅极侧墙300造成蚀刻损伤，保护好栅极侧墙300和栅极结构200。根据本发明提供的栅极结构200及栅极侧墙300，半导体器件之间的漏电流减少，电学性能更加稳定。
请参阅图9和图10所示，在本发明一实施例中，形成接触沟槽601后，填充接触沟槽601，形成接触柱700。在本实施例中，通过化学气相沉积在接触沟槽601内沉积金属材料，如铜金属或铝金属等，从而形成接触柱700。其中，在形成接触柱700的步骤中，可以填充金属材料至溢出接触沟槽601。接着通过化学机械抛光（Chemical Mechanical Polishing，CMP）平坦化接触柱700的表面和层间介电层600的表面。其中，接触柱700连接于金属硅化物400。在本实施例中，形成接触柱700后，可以在层间介电层600上形成金属互连结构。如图10所示，本发明示出了一种关键尺寸较小，且具体为栅极侧墙300的间距较小的实施例，其中，填充形成接触柱700后，接触柱700与栅极侧墙300和栅极结构200之间具有层间介电层600，而不是直接接触。因此根据本发明提供的半导体结构，不易发生电路故障，并且形成半导体器件的电学性能更好。其中，若是形成的接触沟槽601损伤了栅极侧墙300，甚至是损伤了栅极结构200，在接触沟槽601中填充金属材料时，金属材料会直接连接相邻的栅极侧墙300，甚至是连接相邻的多晶硅层202，由此形成的半导体结构乃至半导体器件，可能存在漏电流、短路和电子保持能力差等多种问题。而本发明提供的半导体结构的制造方法，上述问题都得以解决。根据本发明提供的半导体结构的制造方法，能够提升半导体结构的半导体制程良率，并且根据本发明提供的半导体结构，电学性能也能够得以提升。
请参阅图10所示，在本发明一实施例中，根据本发明所述半导体结构，能够形成多种半导体器件。所述半导体器件可以是场效应管（Field Effect Transistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）、绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）、高速恢复二极管（FastRecovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管（Light-Emitting Diode，LED）、栅极光闭晶闸管（Gate Turn offThyristor，GTO）、光触发晶闸管（Light Triggered Thyristor，LTT）、晶闸管（Thyristor）、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（DigitalSignal processor，DSP）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种。
本发明提供了一种半导体结构及其制造方法，所述半导体结构的制造方法包括以下步骤。首先，提供一衬底，并形成栅极结构于衬底上。接着，形成栅极侧墙于栅极结构的侧部，且形成沉积窗口于相邻的栅极侧墙之间。接着，形成有机介质层于衬底上、栅极侧墙上和栅极结构上。接着，去除有机介质层和部分栅极侧墙，并拓宽沉积窗口。接着，形成层间介电层于衬底上、栅极结构上和栅极侧墙上。根据本发明提供的一种半导体结构及其制造方法，可用于形成多种半导体器件。并且在物质沉积时，在高深宽比的沉积窗口内，可以避免在沉积物中产生空洞，提升层间介电层的隔绝能力。并且，在形成接触柱时，可以提升蚀刻的精确度，对于高深宽比的窗口，能够避免损伤栅极结构或栅极侧墙。因此根据本发明提供的半导体结构的制造方法，半导体制程良率高，形成的半导体结构具有更稳定的电学性能。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一衬底，并形成栅极结构于所述衬底上；
形成栅极侧墙于所述栅极结构的侧部，其中相邻的所述栅极侧墙之间形成沉积窗口；
形成有机介质层于所述衬底上、所述栅极侧墙上和所述栅极结构上；
去除所述有机介质层和部分所述栅极侧墙，以拓宽所述沉积窗口；以及
形成层间介电层于所述衬底上、所述栅极结构上和所述栅极侧墙上。
2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在形成所述有机介质层前，形成金属硅化物于所述衬底中和所述栅极结构中。
3.根据权利要求2所述的一种半导体结构的制造方法，其特征在于，在形成所述层间介电层后，以衬所述金属硅化物为蚀刻停止层，蚀刻所述层间介电层，形成接触沟槽。
4.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，去除所述有机介质层前，减薄所述有机介质层，并去除部分栅极侧墙。
5.根据权利要求4所述的一种半导体结构的制造方法，其特征在于，减薄后的所述有机介质层的厚度为所述栅极结构厚度的1/15~1/9。
6.根据权利要求4所述的一种半导体结构的制造方法，其特征在于，在所述有机介质层减薄后，所述栅极侧墙的壁面坡度大于所述有机介质层减薄前所述栅极侧墙的壁面坡度。
7.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述有机介质层为有机介电材料。
8.一种半导体结构，其特征在于，包括：
衬底；
栅极结构，设置在所述衬底上；
栅极侧墙，设置在所述栅极结构的侧部，相邻的所述栅极侧墙之间设置有沉积窗口；以及
层间介电层，覆盖在所述衬底上、所述栅极结构上和所述栅极侧墙上。
9.根据权利要求8所述的一种半导体结构，其特征在于，所述栅极结构的顶部和所述衬底的表层设置有金属硅化物。
10.根据权利要求9所述的一种半导体结构，其特征在于，所述层间介电层中设置接触柱，所述接触柱的一端连接于所述金属硅化物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410472202.XA CN118073281A (zh) | 2024-04-19 | 2024-04-19 | 一种半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410472202.XA CN118073281A (zh) | 2024-04-19 | 2024-04-19 | 一种半导体结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118073281A true CN118073281A (zh) | 2024-05-24 |
Family
ID=91111556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410472202.XA Pending CN118073281A (zh) | 2024-04-19 | 2024-04-19 | 一种半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118073281A (zh) |
-
2024
- 2024-04-19 CN CN202410472202.XA patent/CN118073281A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11121256B2 (en) | Semiconductor device integrating backside power grid and related integrated circuit and fabrication method | |
| US10686060B2 (en) | Structure and formation method of semiconductor device structure | |
| US20230275142A1 (en) | Structure of Semiconductor Device Structure Having Fins | |
| US9985023B1 (en) | Structure and formation method of semiconductor device structure | |
| US20240047557A1 (en) | Semiconductor device structure with metal gate stacks | |
| US20220271173A1 (en) | Formation method of semiconductor device with isolation structure | |
| US10833153B2 (en) | Switch with local silicon on insulator (SOI) and deep trench isolation | |
| US10665466B2 (en) | Method for forming semiconductor device structure | |
| US20220376079A1 (en) | Semiconductor device structure | |
| KR20170031009A (ko) | 상호접속 구조물, 이의 제조 방법, 및 이를 사용한 반도체 디바이스 | |
| US20230155003A1 (en) | Structure of isolation feature of semiconductor device structure | |
| US20230290683A1 (en) | Semiconductor device with contact structures | |
| US20230207383A1 (en) | Formation method of semiconductor device with stacked conductive structures | |
| KR20080108494A (ko) | 다중-플레이트 절연 구조를 갖는 반도체 장치 | |
| US9954067B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN112582260B (zh) | 沟槽型mosfet及其制造方法 | |
| CN118073281A (zh) | 一种半导体结构及其制造方法 | |
| CN117199072B (zh) | 一种半导体结构及其制作方法 | |
| CN117410321B (zh) | 一种半导体结构及其制造方法 | |
| US11201229B2 (en) | Structure and formation method of semiconductor device with metal gate stack | |
| US20240071956A1 (en) | Through via with guard ring structure | |
| US11688782B2 (en) | Semiconductor structure and method for forming the same | |
| US20220367247A1 (en) | Semiconductor arrangement and method of making | |
| US20240021708A1 (en) | Structure and formation method of semiconductor device with power rail | |
| TW202145354A (zh) | 溝槽式電晶體及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |