CN118073172A - 外延片、制备方法、半导体器件、功率电路及电子设备 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 180
- 238000002360 preparation method Methods 0.000 title claims abstract description 20
- 150000002500 ions Chemical class 0.000 claims abstract description 207
- 238000006243 chemical reaction Methods 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 239000002019 doping agent Substances 0.000 claims abstract description 90
- 238000000034 method Methods 0.000 claims abstract description 86
- 239000000463 material Substances 0.000 claims abstract description 72
- 230000008569 process Effects 0.000 claims abstract description 59
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 230000007423 decrease Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- 229910052745 lead Inorganic materials 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 22
- 230000000694 effects Effects 0.000 abstract description 18
- 230000007547 defect Effects 0.000 abstract description 16
- 230000002411 adverse Effects 0.000 abstract description 10
- 238000003780 insertion Methods 0.000 abstract 1
- 230000037431 insertion Effects 0.000 abstract 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 51
- 229910010271 silicon carbide Inorganic materials 0.000 description 50
- 125000004429 atom Chemical group 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 230000008859 change Effects 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 238000010248 power generation Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 101100207343 Antirrhinum majus 1e20 gene Proteins 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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Abstract
本申请提供了外延片、制备方法、半导体器件、功率电路及电子设备，外延片包括：半导体衬底，缓冲层，漂移层。缓冲层和漂移层中的至少一个包括至少一个层叠结构，层叠结构包括层叠设置的第一膜层和第二膜层，第一膜层包括半导体材料和第一掺杂离子，第二膜层包括半导体材料、第一掺杂离子以及第二掺杂离子。第二掺杂离子与半导体材料中的硅元素为同族元素。这样使得第二掺杂离子与半导体材料中的硅元素的最外层电子数相同。相比于N掺杂调制层结构，采用等电子杂质调制掺杂结构可使第二膜层嵌套于常规外延结构中，无需引入额外的外延插入层，在促进外延工艺BPD‑TED转化的同时，避免对外延产出效率和外延缺陷密度控制的不利影响。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及外延片、制备方法、半导体器件、功率电路及电子设备。
背景技术
碳化硅(SiC)材料因其包括宽禁带、高临界电场强度、高电子饱和迁移速率、高热导率等物理特性，在高压、大功率、高频以及耐高温电子功率器件领域具有广阔的应用前景。然而，受限于碳化硅器件中的位错缺陷，位错缺陷会导致碳化硅器件性能的退化，会导致击穿电压下降，降低少数载流子寿命，增加正向导通电阻，增加漏电的量级等问题，碳化硅研究的重要目标就是消除此类缺陷的影响。
其中，为了降低基平面位错(Basel Plane dDislocation，BPD)缺陷对碳化硅器件的影响，通常在外延生长过程中促进BPD缺陷转化为对器件危害比较低的穿透刃位错(Threading Edge Dislocation，TED)缺陷。通过引入高浓度氮(N)掺杂调制层和低浓度N掺杂调制层，以在掺杂突变界面引入界面镜像力，是提高BPD-TED转化率的有效方法。然而，上述方案在促使SiC外延结构的BPD-TED转换的同时，也会引入额外的风险。其N掺杂调制层通常设置于常规外延结构中的缓冲层和漂移层之间，从而增加外延工艺时间，一定程度影响外延产出效率。另外，在SiC外延掺杂工艺中，由于掺杂竞位原理，N掺杂离子倾向于替代C原子晶格点位，N掺杂浓度的调节不仅需要N2气源流量的变化，还需要配合工艺C/Si比例的调节来实现。因此，上述N掺杂调制层会引入多重C/Si比工艺调节界面，很大程度增加外延缺陷密度的控制难度。
发明内容
本申请提供一种外延片、制备方法、半导体器件、功率电路及电子设备，无需引入额外的外延层，在促进外延工艺BPD-TED转化的同时，避免对外延产出效率和外延缺陷密度控制的不利影响。
第一方面，本申请实施例提供了一种外延片。该外延片包括：半导体衬底；设置于所述半导体衬底上的缓冲层；设置于所述缓冲层上的漂移层。其中，所述缓冲层和所述漂移层中的至少一个包括至少一个层叠结构，所述层叠结构包括层叠设置的第一膜层和第二膜层，所述第一膜层包括半导体材料和第一掺杂离子，所述第二膜层包括所述半导体材料、所述第一掺杂离子以及第二掺杂离子。所述第二掺杂离子与所述半导体材料中的硅元素为同族元素。这样使得第二掺杂离子与半导体材料中的硅元素的最外层电子数相同。从而相当于采用等电子杂质调制掺杂结构(即第二膜层)代替N掺杂调制层结构，可使第二膜层嵌套于常规的外延结构中，对比N掺杂调制结构，无需引入额外的外延层，在促进外延工艺BPD-TED转化的同时，避免对外延产出效率和外延缺陷密度控制的不利影响。
示例性地，半导体衬底可以为掺杂有五价元素的碳化硅衬底。
示例性地，半导体材料可以为SiC，第一掺杂离子可以为N型掺杂离子。例如，N型掺杂离子可以为氮(N)、磷(P)或砷(As)等。
示例性地，第二掺杂离子与该半导体材料中的硅元素为同族元素。例如，半导体材料可以为SiC，则第二掺杂离子可以为Ge、Sn、Pb中的一个，这样使得第二掺杂离子与半导体材料中的硅元素的最外层电子数相同。从而相当于采用等电子杂质调制掺杂结构(即第二膜层)代替N掺杂调制层结构，可使第二膜层嵌套于常规的SiC外延结构中，对比N掺杂调制结构，无需引入额外的外延层，在促进外延工艺BPD-TED转化的同时，避免对外延产出效率的不利影响。
以及，本申请中，不同于N掺杂调制结构，等电子杂质调制掺杂结构可在较大范围内通过调节相应掺杂气流流量实现，无需通过外延工艺C/Si比的调节实现，避免界面工艺中断或波动带来的外延缺陷增加风险。
另外，本申请中，因不涉及C/Si比的调节，等电子杂质调制掺杂结构可以在缓冲层生长初期即引入，并有较大的自由度实现更多的调制周期，有利于最大限度的提高BPD-TED转化率，并使得转化位点更趋近于衬底界面。
本申请对实际工艺制备的外延片中的第二掺杂离子不作限定。示例性地，由于Sn、Pb原子半径与Si和C的原子半径相差较多，Ge的原子半径与Si和C的原子半径相差较小，在实际应用中，将第二掺杂离子设置为Ge，可以有效调节以及补偿SiC的晶格常数变化，并且对于器件的电学性能引入负面的影响较小，甚至可忽略不计。
在一些可能的实施方式中，不同所述第二膜层中的所述第二掺杂离子的掺杂浓度相同。在实际工艺中，由于工艺条件的限制或其他因素，本申请中提到的相同并不能完全相同，可能会有一些偏差，因此本申请提到的相同关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述相同可以是在误差允许范围之内所允许的相同。
在一些可能的实施方式中，在垂直于所述半导体衬底所在平面且由所述半导体衬底指向所述缓冲层的方向上，不同层叠结构中的所述第二膜层中的所述第二掺杂离子的掺杂浓度依次增大。例如，在第二掺杂离子为Ge时，不同层叠结构中的第二膜层掺杂的Ge的掺杂浓度依次增大。
在一些可能的实施方式中，在垂直于所述半导体衬底所在平面且由所述半导体衬底指向所述缓冲层的方向上，不同层叠结构中的所述第二膜层中的所述第二掺杂离子的掺杂浓度依次减小。例如，在第二掺杂离子为Ge时，不同层叠结构中的第二膜层掺杂的Ge的掺杂浓度依次减小。
在一些可能的实施方式中，所述第二膜层中，所述第一掺杂离子的掺杂浓度大于所述第二掺杂离子的掺杂浓度。当然，在实际制备时，可以根据实际应用的需求确定第一掺杂离子的掺杂浓度和第二掺杂离子的掺杂浓度。
在一些可能的实施方式中，所述第一膜层还包括所述第二掺杂离子；同一所述层叠结构中，所述第一膜层中的所述第二掺杂离子的掺杂浓度小于所述第二膜层中的所述第二掺杂离子的掺杂浓度。
可选地，第一膜层和第二膜层中的第二掺杂离子相同。例如，第一膜层和第二膜层2中的第二掺杂离子可以均为Ge。
在一些可能的实施方式中，不同所述第一膜层中的所述第二掺杂离子的掺杂浓度相同。例如，可以使缓冲层中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度相同。也可以使漂移层中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度相同。并且，可以使缓冲层中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度和漂移层中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度不同或相同。
在一些可能的实施方式中，在垂直于所述半导体衬底所在平面且由所述半导体衬底指向所述缓冲层的方向上，不同层叠结构中的所述第一膜层中的所述第二掺杂离子的掺杂浓度依次增大。例如，可以使缓冲层中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次增大。也可以使漂移层中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次增大。并且，可以使所有第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次增大。
在一些可能的实施方式中，在垂直于所述半导体衬底所在平面且由所述半导体衬底指向所述缓冲层的方向上，不同层叠结构中的所述第一膜层中的所述第二掺杂离子的掺杂浓度依次减小。例如，可以使缓冲层中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次减小。也可以使漂移层中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次减小。并且，可以使所有第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次减小。
在一些可能的实施方式中，所述第一膜层中，所述第一掺杂离子的掺杂浓度大于所述第二掺杂离子的掺杂浓度。当然，在实际制备时，可以根据实际应用的需求确定第一掺杂离子的掺杂浓度和第二掺杂离子的掺杂浓度。
在一些可能的实施方式中，所述第二掺杂离子的掺杂浓度的范围为：1E14atom/cm3～1E20atom/cm3。
第二方面，本申请实施例还提供了.一种外延片的制备方法，包括：
采用外延生成工艺，在半导体衬底上外延生长缓冲层；
采用外延生成工艺，在所述缓冲层上生长漂移层；
其中，所述缓冲层和所述漂移层中的至少一个包括至少一个层叠结构，所述层叠结构包括层叠设置的第一膜层和第二膜层；
所述第一膜层包括半导体材料和第一掺杂离子；
所述第二膜层包括所述半导体材料、所述第一掺杂离子以及第二掺杂离子；
所述第二掺杂离子与所述半导体材料中的硅元素为同族元素。
在一些可能的实施方式中，在所述缓冲层包括至少一个层叠结构时，为了形成缓冲层，在一些示例中，在半导体衬底上外延生长缓冲层，包括：将所述半导体衬底放入反应腔室中，使所述反应腔室保持在第一温度和第一压强的条件下，采用外延生长工艺形成第一厚度的第一膜层。例如，在反应腔室保持在第一温度和第一压强的条件下时，采用外延生长方法根据第一生长速率，形成第一厚度且第二掺杂离子为Ge和第一掺杂离子为N的SiC材料，作为第一膜层。之后，使所述反应腔室保持在第二温度和第二压强的条件下，采用外延生长工艺形成第二厚度的第二膜层。例如，在反应腔室保持在第二温度和第二压强的条件下时，采用外延生长方法根据第二生长速率，形成第二厚度且第一掺杂离子为N的SiC材料，作为第二膜层。如此反复，直至在所述半导体衬底上形成所述缓冲层。
在一些可能的实施方式中，在所述缓冲层包括至少一个层叠结构时，为了形成缓冲层，在一些示例中，在半导体衬底上外延生长缓冲层，包括：将所述半导体衬底放入反应腔室中，使所述反应腔室保持在第二温度和第二压强的条件下，采用外延生长工艺形成第二厚度的第二膜层。例如，在反应腔室保持在第二温度和第二压强的条件下时，采用外延生长方法根据第二生长速率，形成第二厚度且第一掺杂离子为N的SiC材料，作为第二膜层。之后，使所述反应腔室保持在第一温度和第一压强的条件下，采用外延生长工艺形成第一厚度的第一膜层。例如，在反应腔室保持在第一温度和第一压强的条件下时，采用外延生长方法根据第一生长速率，形成第一厚度且第二掺杂离子为Ge和第一掺杂离子为N的SiC材料，作为第一膜层。如此反复，直至在所述半导体衬底上形成所述缓冲层。
在一些可能的实施方式中，在所述漂移层包括至少一个层叠结构时，为了形成漂移层，在一些示例中，在所述缓冲层上生长漂移层，包括：将所述半导体衬底放入反应腔室中，使所述反应腔室保持在第三温度和第三压强的条件下，采用外延生长工艺形成第三厚度的第一膜层。例如，在反应腔室保持在第三温度和第三压强的条件下时，采用外延生长方法根据第三生长速率，形成第三厚度且第二掺杂离子为Ge和第一掺杂离子为N的SiC材料，作为第一膜层。之后，使所述反应腔室保持在第四温度和第四压强的条件下，采用外延生长工艺形成第四厚度的第二膜层。例如，在反应腔室保持在第四温度和第四压强的条件下时，采用外延生长方法根据第四生长速率，形成第四厚度且第一掺杂离子为N的SiC材料，作为第二膜层。如此反复，直至在所述半导体衬底上形成所述漂移层。
在一些可能的实施方式中，在所述漂移层包括至少一个层叠结构时，为了形成漂移层，在一些示例中，在所述缓冲层上生长漂移层，包括：将所述半导体衬底放入反应腔室中，使所述反应腔室保持在第四温度和第四压强的条件下，采用外延生长工艺形成第四厚度的第二膜层。例如，在反应腔室保持在第四温度和第四压强的条件下时，采用外延生长方法根据第四生长速率，形成第四厚度且第一掺杂离子为N的SiC材料，作为第二膜层。之后，使所述反应腔室保持在第三温度和第三压强的条件下，采用外延生长工艺形成第三厚度的第一膜层。例如，在反应腔室保持在第三温度和第三压强的条件下时，采用外延生长方法根据第三生长速率，形成第三厚度且第二掺杂离子为Ge和第一掺杂离子为N的SiC材料，作为第一膜层。如此反复，直至在所述半导体衬底上形成所述漂移层。
第三方面，本申请实施例还提供了一种半导体器件，包括第一方面或第一方面的各种可能设计中的外延片。示例性地，所述半导体器件可以包括肖特基二极管(SchottkyBarrier Diode，SBD)、金属氧化物半导体场效应晶体管(Metal–Oxide–sSemiconductorField-Effect Transistor，MOSFET)、结型场效应晶体管(Junction Field-EffectTransistor，JFET)以及绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)中的至少一种。由于上述外延片的性能较好，因而，由上述外延片制备的半导体器件的性能也较好。
本申请实施例提供的半导体器件可以应用在车辆(例如新能源汽车)、光伏发电设备、智能电网设备以及有轨电车等领域的功率电路中。示例性地，本申请实施例提供的半导体器件可以应用在车辆(例如新能源汽车)中，例如可以应用于汽车逆变器(Inverter)、车载电池充电器(on-board battery charger，OBC)等。应注意的是，本申请实施例提出的半导体器件，旨在包括但不限于应用在这些和任意其它适合类型的器件中。
第四方面，本申请实施例还提供了一种功率电路，该功率电路用于将交流电和/或直流电进行转换后输出直流电。例如，该功率电路可以为交流-直流转换电路和/或直流-直流转换电路。该功率电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。其中，该半导体器件可以为如第三方面或第三方面的各种可能设计中的半导体器件。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率电路的性能也较好。以及，该功率电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。
第五方面，本申请实施例还提供了一种电子设备，该电子设备可以包括负载和功率电路。该功率电路用于将交流电和/或直流电进行转换为直流电后，输入到负载，为负载供电。其中，该功率电路可以为如第四方面或第四方面的各种可能设计中的功率电路。由于上述功率电路的性能较好，因而，包括上述功率电路的电子设备的电路性能也较好。以及，该电子设备解决问题的原理与前述功率电路可以解决问题的原理相似，因此该电子设备的技术效果可以参照前述功率电路的技术效果，重复之处不再赘述。
附图说明
图1为本申请一种实施例提供的新能源汽车的结构示意图；
图2为本申请一种实施例提供的外延片的剖视结构示意图；
图3为图2中缓冲层的剖视结构示意图；
图4为本申请实施例提供的外延片的制备方法的一些流程图；
图5为本申请另一种实施例提供的外延片的剖视结构示意图；
图6为图5中漂移层的剖视结构示意图；
图7为本申请又一种实施例提供的外延片的剖视结构示意图；
图8为本申请又一种实施例提供的外延片的剖视结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。方法实施例中的具体操作方法也可以应用于装置实施例或系统实施例中。需要说明的是，在本申请的描述中“至少一个”是指一个或多个，其中，多个是指两个或两个以上。鉴于此，本申请实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
需要指出的是，本申请实施例中“连接”指的是电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接，例如A与B连接，也可以是A与C直接连接，C与B直接连接，A与B之间通过C实现了连接。
并且，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然而描述是以说明本申请的一般原则为目的，并非用以限定本申请的范围。
为了方便理解本申请实施例提供的外延片、制备方法、半导体器件、功率电路及电子设备，下面首先介绍一下其应用场景。
本申请实施例提供的外延片可以应用于制备半导体器件。该半导体器件可以包括肖特基二极管(Schottky Barrier Diode，SBD)、金属氧化物半导体场效应晶体管(Metal–Oxide–sSemiconductor Field-Effect Transistor，MOSFET)、结型场效应晶体管(Junction Field-Effect Transistor，JFET)以及绝缘栅双极型晶体管(Insulated GateBipolar Transistor，IGBT)中的至少一种。
本申请实施例提供的半导体器件可以应用在电子设备的功率电路中。该电子设备可以应用到车辆(例如新能源汽车)、光伏发电设备、风力发电设备、智能电网系统以及有轨电车等设备中。例如，电子设备可以应用于汽车主逆变器(Inverter)、光伏发电逆变器、风力发电逆变器、车载电池充电器(on-board battery charger，OBC)等。应注意的是，本申请实施例提出的功率电路，旨在包括但不限于应用在这些和任意其它适合类型的器件中。下面以本申请实施例提供的功率电路可以应用在新能源汽车中为例进行说明。
图1为本申请实施例提供的新能源汽车的结构示意图。参照图1，新能源汽车010中可以包括功率电路011和蓄电池012。
在一种可能的实现方式中，该功率电路011可以包括交流(Alternating Current，AC)-直流(Direct Current，DC)转换电路和DC-DC转换电路，功率电路011也可以称为逆变器。示例性地，在新能源汽车充电时，新能源汽车010可以与三相电网连接，接收三相电网提供的三相交流电。通过控制功率电路011中的AC-DC转换电路的功率开关管工作，可使AC-DC转换电路将三相交流电转换为直流电，并且通过控制功率电路011中的DC-DC转换电路的功率开关管工作，可使DC-DC转换电路对AC-DC转换电路输出的直流电进行调压，从而为蓄电池012提供电压适配的直流电，进而使蓄电池012可以存储该直流电，实现充电的功能。
在另一种可能的实现方式中，功率电路011还可以是DC-DC转换电路，新能源汽车010还可以包括负载013，该负载013可以是新能源汽车010的车载设备、动力系统等等。示例性地，通过控制功率电路011的DC-DC转换电路的功率开关管工作，可使功率电路011将蓄电池输出的直流电进行调压后输出给负载013，从而为负载013提供电压适配的直流电。
本申请实施例提供的半导体器件，通过本申请实施例提供的外延片制备而成。由于本申请实施例中的外延片无需引入额外的外延层，在促进外延工艺BPD-TED转化的同时，避免对外延产出效率和外延缺陷密度控制的不利影响。因此，基于该外延片制备而成的半导体器件的性能也较好。示例性地，本申请实施例提供的半导体器件可以应用到车辆的功率电路011中，作为AC-DC转换器和/或DC-DC转换器中的功率开关管。由于本申请实施例提供的半导体器件的器件性能较好，在该半导体器件应用于AC-DC转换器和/或DC-DC转换器中时，可以提高AC-DC转换器和/或DC-DC转换器的性能以及降低驱动损耗，从而提高整个电路的性能以及降低驱动损耗。
需要说明的是，上述场景描述仅是举例说明本申请的半导体器件的一些可实现的应用方式。本申请对本申请实施例提供的半导体器件的具体应用的场景不作限定，可以根据实际应用的需求进行确定。
在本申请提供的一些实施例中，半导体衬底的材料以及漂移层和缓冲层中的半导体材料为SiC。则本申请实施例提供的半导体器件为SiC半导体器件。例如，该半导体器件可以包括SiC SBD、SiC MOSFET、SiC JFET以及SiC IGBT中的至少一种。
另外，本申请中掺杂浓度的比较指的是所掺杂的杂质的浓度大小的比较，对杂质的成分，用于掺杂该杂质的衬底不作限定，即杂质的成分可以相同，也可以不相同；用于掺杂该杂质的衬底的材料可以相同，也可以不相同。
图2示出了本申请一种实施例提供的外延片的剖视结构示意图。参照图2，本申请实施例提供的外延片，包括：半导体衬底10、设置于半导体衬底10上的缓冲层20以及设置于缓冲层20上的漂移层30。示例性地，半导体衬底10可以为掺杂有五价元素的碳化硅衬底。
本申请实施例中，缓冲层包括一个或多个层叠结构，本申请对缓冲层包括的层叠结构的具体数量不作限定。图2仅是以缓冲层具有3个层叠结构21_1～21_3为例进行示意。继续参照图2，层叠结构21_1设置于层叠结构21_2与半导体衬底10之间，层叠结构21_2设置于层叠结构21_3与层叠结构21_1之间。并且，层叠结构21_1包括层叠设置的第一膜层211_1和第二膜层212_1。层叠结构21_2包括层叠设置的第一膜层211_2和第二膜层212_2。层叠结构21_3包括层叠设置的第一膜层211_3和第二膜层212_3。其中，可以使第一膜层211_1、第二膜层212_1、第一膜层211_2、第二膜层212_2、第一膜层211_3以及第二膜层212_3由下至上依次层叠设置于半导体衬底10上。或者，也可以使第二膜层212_1、第一膜层211_1、第二膜层212_2、第一膜层211_2、第二膜层212_3以及第一膜层211_3由下至上依次层叠设置于半导体衬底10上。
示例性地，第一膜层211_1～211_3包括半导体材料和第一掺杂离子。即在该半导体材料中掺杂了第一掺杂离子形成了第一膜层211_1～211_3。第二膜层212_1～212_3包括半导体材料、第一掺杂离子以及第二掺杂离子，即在该半导体材料中掺杂了第一掺杂离子和第二掺杂离子形成了第二膜层212_1～212_3。
示例性地，半导体材料可以为SiC，第一掺杂离子可以为N型掺杂离子。例如，N型掺杂离子可以为氮(N)、磷(P)或砷(As)等。
示例性地，第二掺杂离子与该半导体材料中的硅元素为同族元素。例如，半导体材料可以为SiC，则第二掺杂离子可以为Ge、Sn、Pb中的一个，这样使得第二掺杂离子与半导体材料中的硅元素的最外层电子数相同。从而相当于采用等电子杂质调制掺杂结构(即第二膜层)代替N掺杂调制层结构，可使第二膜层嵌套于常规的SiC外延结构中，对比N掺杂调制结构，无需引入额外的外延层，在促进外延工艺BPD-TED转化的同时，避免对外延产出效率和外延缺陷密度控制的不利影响。
以及，本申请中，不同于N掺杂调制结构，等电子杂质调制掺杂结构可在较大范围内通过调节相应掺杂气流流量实现，无需通过外延工艺C/Si比的调节实现，避免界面工艺中断或波动带来的外延缺陷增加风险。
另外，本申请中，因不涉及C/Si比的调节，等电子杂质调制掺杂结构可以在缓冲层生长初期即引入，并有较大的自由度实现更多的调制周期，有利于最大限度的提高BPD-TED转化率，并使得转化位点更趋近于衬底界面。
图3示出了图2中缓冲层的剖视结构示意图。参照图3，结合虚线框所示，不同于采用N掺杂调制结构引入界面镜像力，本申请采用等电子杂质调制掺杂结构在常规SiC外延结构中引入掺杂调制界面，提高BPD-TED转化率。并且，等电子杂质调制掺杂结构导致晶格常数变化，引入应变界面镜像力，促进BPD-TED转化。
本申请对实际工艺制备的外延片中的第二掺杂离子不作限定。示例性地，由于Sn、Pb原子半径与Si和C的原子半径相差较多，Ge的原子半径与Si和C的原子半径相差较小，在实际应用中，将第二掺杂离子设置为Ge，可以有效调节以及补偿SiC的晶格常数变化，并且对于器件的电学性能引入负面的影响较小，甚至可忽略不计。
可选地，第二掺杂离子(如Ge、Sn、Pb)的掺杂浓度的范围为：1E14atom/cm3～1E20atom/cm3。例如，第二掺杂离子(如Ge、Sn、Pb)的掺杂浓度可以为：1E14atom/cm3、1E15atom/cm3、1E16 atom/cm3、1E17 atom/cm3、1E18 atom/cm3、1E19 atom/cm3以及1E20 atom/cm3中的一个。
示例性地，第二膜层中，第一掺杂离子的掺杂浓度可以大于第二掺杂离子的掺杂浓度。或者，第二膜层中，第一掺杂离子的掺杂浓度也可以小于第二掺杂离子的掺杂浓度。或者，第二膜层中，第一掺杂离子的掺杂浓度也可以与第二掺杂离子的掺杂浓度相同或相似。
当然，在实际制备时，可以根据实际应用的需求确定第一掺杂离子的掺杂浓度和第二掺杂离子的掺杂浓度。
在一些可能的示例中，可以使不同第二膜层中的第二掺杂离子的掺杂浓度相同。例如，第二膜层212_1～212_3中的第二掺杂离子的掺杂浓度相同。例如，在第二掺杂离子为Ge时，第二膜层212_1～212_3中掺杂的Ge的掺杂浓度相同。
在实际工艺中，由于工艺条件的限制或其他因素，本申请中提到的相同并不能完全相同，可能会有一些偏差，因此本申请提到的相同关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述相同可以是在误差允许范围之内所允许的相同。
在另一些可能的示例中，在垂直于半导体衬底10所在平面且由半导体衬底10指向缓冲层20的方向上，可以使不同层叠结构中的第二膜层中的第二掺杂离子的掺杂浓度依次增大。例如，第二膜层212_1、第二膜层212_2以及第二膜层212_3中的第二掺杂离子的掺杂浓度依次增大。例如，在第二掺杂离子为Ge时，第二膜层212_1、第二膜层212_2以及第二膜层212_3中掺杂的Ge的掺杂浓度依次增大。
在又一些可能的示例中，在垂直于半导体衬底10所在平面且由半导体衬底10指向缓冲层20的方向上，可以使不同层叠结构中的第二膜层中的第二掺杂离子的掺杂浓度依次减小。例如，第二膜层212_1、第二膜层212_2以及第二膜层212_3中的第二掺杂离子的掺杂浓度依次减小。例如，在第二掺杂离子为Ge时，第二膜层212_1、第二膜层212_2以及第二膜层212_3中掺杂的Ge的掺杂浓度依次减小。
继续参照图2，本申请中，漂移层30包括半导体材料和第一掺杂离子。即漂移层30未设置层叠结构，而是在该半导体材料中掺杂了第一掺杂离子形成了漂移层30。示例性地，在制备漂移层30时，可以采用外延工艺，基于半导体材料和N型掺杂离子，在半导体衬底10上外延生长漂移层30。例如，采用外延工艺，在SiC半导体衬底10上，外延生长掺杂有N型掺杂离子的SiC材料，形成漂移层30。进一步地，在外延形成漂移层30后，若要形成半导体器件，则可以在形成的漂移层30中进行N型掺杂离子或P型掺杂离子的掺杂，以形成相应的功能区。可选地，N型掺杂离子例如可以为氮(N)、磷(P)或砷(As)等。P型掺杂离子例如可以为硼(B)、铝(Al)或镓(Ga)等。
并且，缓冲层20中第一掺杂离子的掺杂浓度和漂移层30中第一掺杂离子的掺杂浓度不同。例如，缓冲层20中第一掺杂离子的掺杂浓度可以小于漂移层30中第一掺杂离子的掺杂浓度。或者，缓冲层20中第一掺杂离子的掺杂浓度可以大于漂移层30中第一掺杂离子的掺杂浓度。
图4示出了本申请实施例提供的外延片的制备方法的一些流程图。参照图4，以制备图2所示的结构为例，在该制备方法中，可以包括以下步骤：
S10、采用外延生成工艺，在半导体衬底上外延生长缓冲层。其中，缓冲层包括一个或多个层叠结构，层叠结构包括层叠设置的第一膜层和第二膜层。第一膜层包括半导体材料和第一掺杂离子。第二膜层包括半导体材料、第一掺杂离子以及第二掺杂离子。第二掺杂离子与半导体材料中的硅元素为同族元素。
在一些示例中，在第一膜层211_1、第二膜层212_1、第一膜层211_2、第二膜层212_2、第一膜层211_3以及第二膜层212_3由下至上依次层叠设置于半导体衬底10上时，步骤S10，可以包括：
首先，将清洗干净的半导体衬底10放入反应腔室(如化学气相沉积反应腔室)中，将该反应腔室的温度快速升温至第一温度，压强调整为第一压强，使反应腔室保持在第一温度和第一压强的条件下，采用外延生长工艺形成第一厚度的第一膜层。例如，在反应腔室保持在第一温度和第一压强的条件下时，采用外延生长方法根据第一生长速率，形成第一厚度且第二掺杂离子为Ge和第一掺杂离子为N的SiC材料，作为第一膜层211_1。
本申请对第一温度、第一压强、第一厚度以及第一生长速率不作限定，其可以根据实际应用的需求进行确定，在此不作限定。
之后，将反应腔室的温度快速调整至第二温度，压强调整为第二压强，使反应腔室保持在第二温度和第二压强的条件下，采用外延生长工艺形成第二厚度的第二膜层。例如，在反应腔室保持在第二温度和第二压强的条件下时，采用外延生长方法根据第二生长速率，形成第二厚度且第一掺杂离子为N的SiC材料，作为第二膜层212_1。
本申请对第二温度、第二压强、第二厚度以及第二生长速率不作限定，其可以根据实际应用的需求进行确定，在此不作限定。
重复上述制备过程，可以在半导体衬底10上继续依次外延生长第一膜层211_2、第二膜层212_2、第一膜层211_3、第二膜层212_3，以形成缓冲层20。
在另一些示例中，在第二膜层212_1、第一膜层211_1、第二膜层212_2、第一膜层211_2、第二膜层212_3以及第一膜层211_3由下至上依次层叠设置于半导体衬底10上时，步骤S10，可以包括：
首先，将清洗干净的半导体衬底10放入反应腔室(如化学气相沉积反应腔室)中，将反应腔室的温度快速调整至第二温度，压强调整为第二压强，使反应腔室保持在第二温度和第二压强的条件下，采用外延生长工艺形成第二厚度的第二膜层。例如，在反应腔室保持在第二温度和第二压强的条件下时，采用外延生长方法根据第二生长速率，形成第二厚度且第一掺杂离子为N的SiC材料，作为第二膜层212_1。
本申请对第二温度、第二压强、第二厚度以及第二生长速率不作限定，其可以根据实际应用的需求进行确定，在此不作限定。
之后，将该反应腔室的温度快速升温至第一温度，压强调整为第一压强，使反应腔室保持在第一温度和第一压强的条件下，采用外延生长工艺形成第一厚度的第一膜层。例如，在反应腔室保持在第一温度和第一压强的条件下时，采用外延生长方法根据第一生长速率，形成第一厚度且第二掺杂离子为Ge和第一掺杂离子为N的SiC材料，作为第一膜层211_1。
本申请对第一温度、第一压强、第一厚度以及第一生长速率不作限定，其可以根据实际应用的需求进行确定，在此不作限定。
重复上述制备过程，可以在半导体衬底10上继续依次外延生长第二膜层212_2、第一膜层211_2、第二膜层212_3、第一膜层211_3，以形成缓冲层20。
S20、采用外延生成工艺，在缓冲层上生长漂移层。
在一些示例中，步骤S20，可以包括：采用外延工艺，在SiC半导体衬底10上，外延生长掺杂有N型杂质的SiC材料，形成达到第一设定厚度的漂移层30。
本申请对第一设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定第一设定厚度的具体数值。
图5示出了本申请另一种实施例提供的外延片的剖视结构示意图。参照图5，在本实施例中，外延片包括：半导体衬底10、缓冲层20以及漂移层30。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本申请实施例中，参照图5，缓冲层20包括半导体材料和第一掺杂离子。即缓冲层20未设置层叠结构，而是在该半导体材料中掺杂了第一掺杂离子形成了缓冲层20。示例性地，在制备缓冲层20时，可以采用外延工艺，基于半导体材料和N型掺杂离子在半导体衬底10上外延生长缓冲层20。例如，采用外延工艺，在SiC半导体衬底10上，外延生长掺杂有N型掺杂离子的SiC材料，形成缓冲层20。
在本申请实施例中，漂移层包括一个或多个层叠结构，本申请对漂移层包括的层叠结构的具体数量不作限定。图5仅是以漂移层具有6个层叠结构31_1～31_6为例进行示意。继续参照图5，层叠结构31_1设置于层叠结构31_2与半导体衬底10之间，层叠结构31_2设置于层叠结构31_3与层叠结构31_1之间，层叠结构31_3设置于层叠结构31_4与层叠结构31_2之间，层叠结构31_4设置于层叠结构31_5与层叠结构31_3之间。并且，层叠结构31_1包括层叠设置的第一膜层311_1和第二膜层312_1。层叠结构31_2包括层叠设置的第一膜层311_2和第二膜层312_2。层叠结构31_3包括层叠设置的第一膜层311_3和第二膜层312_3。层叠结构31_4包括层叠设置的第一膜层311_4和第二膜层312_4。层叠结构31_5包括层叠设置的第一膜层311_5和第二膜层312_5。其中，可以使第一膜层311_1、第二膜层312_1、第一膜层311_2、第二膜层312_2、第一膜层311_3、第二膜层312_3、第一膜层311_4、第二膜层312_4、第一膜层311_5、第二膜层312_5、第一膜层311_6以及第二膜层312_6由下至上依次层叠设置于缓冲层20上。或者，也可以使第二膜层312_1、第一膜层311_1、第二膜层312_2、第一膜层311_2、第二膜层312_3、第一膜层311_3、第二膜层312_4、第一膜层311_4、第二膜层312_5、第一膜层311_5、第二膜层312_6以及第一膜层311_6由下至上依次层叠设置于缓冲层20上。
示例性地，第一膜层311_1～311_6包括半导体材料和第一掺杂离子，即在该半导体材料中掺杂了第一掺杂离子形成了第一膜层311_1～311_6。第二膜层312_1～312_6包括半导体材料、第一掺杂离子以及第二掺杂离子，即在该半导体材料中掺杂了第一掺杂离子和第二掺杂离子形成了第二膜层312_1～312_6。
示例性地，半导体材料可以为SiC，第一掺杂离子可以为N型掺杂离子。例如，N型掺杂离子可以为氮(N)、磷(P)或砷(As)等。
示例性地，第二掺杂离子与该半导体材料中的硅元素为同族元素。例如，半导体材料可以为SiC，则第二掺杂离子可以为Ge、Sn、Pb中的一个，这样使得第二掺杂离子与半导体材料中的硅元素的最外层电子数相同。这样相当于采用等电子杂质调制掺杂结构(即第二膜层)代替N掺杂调制层结构，可使第二膜层嵌套于常规的SiC外延结构中，对比N掺杂调制结构，无需引入额外的外延层，在促进外延工艺BPD-TED转化的同时，避免对外延产出效率的不利影响。
以及，本申请中，不同于N掺杂调制层结构，等电子杂质调制掺杂结构可在较大范围内通过调节相应掺杂气流流量实现，无需通过外延工艺C/Si比的调节实现，避免界面工艺中断或波动带来的外延缺陷增加风险。
另外，本申请中，因不涉及C/Si比的调节，等电子杂质调制掺杂结构可以在漂移层生长初期即引入，并有较大的自由度实现更多的调制周期，有利于最大限度的提高BPD-TED转化率，并使得转化位点更趋近于衬底界面。
图6示出了图5所示的外延片中漂移层的剖视结构示意图。参照图6，结合虚线框所示，不同于采用N掺杂调制结构引入界面镜像力，本申请采用等电子杂质调制掺杂结构在常规SiC外延结构中引入掺杂调制界面，提高BPD-TED转化率。并且，等电子杂质调制掺杂结构导致晶格常数变化，引入应变界面镜像力，促进BPD-TED转化。
本申请对实际工艺制备的外延片中的第二掺杂离子不作限定。示例性地，由于Sn、Pb原子半径与Si和C的原子半径相差较多，Ge的原子半径与Si和C的原子半径相差较小，在实际应用中，将第二掺杂离子设置为Ge，可以有效调节以及补偿SiC的晶格常数变化，并且对于器件的电学性能引入负面的影响较小，甚至可忽略不计。
示例性地，第二膜层中，第一掺杂离子的掺杂浓度大于第二掺杂离子的掺杂浓度。可选地，第二掺杂离子(如Ge、Sn、Pb)的掺杂浓度的范围为：XX atom/cm3～YYatom/cm3。当然，在实际制备时，可以根据实际应用的需求确定第一掺杂离子的掺杂浓度和第二掺杂离子的掺杂浓度。
在一些可能的示例中，可以使不同第二膜层中的第二掺杂离子的掺杂浓度相同。例如，第二膜层312_1～312_6中的第二掺杂离子的掺杂浓度相同。例如，在第二掺杂离子为Ge时，第二膜层312_1～312_6中掺杂的Ge的掺杂浓度相同。
在实际工艺中，由于工艺条件的限制或其他因素，本申请中提到的相同并不能完全相同，可能会有一些偏差，因此本申请提到的相同关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述相同可以是在误差允许范围之内所允许的相同。
在另一些可能的示例中，在垂直于半导体衬底10所在平面且由半导体衬底10指向缓冲层20的方向上，可以使不同层叠结构中的第二膜层中的第二掺杂离子的掺杂浓度依次增大。例如，第二膜层312_1、第二膜层312_2、第二膜层312_3、第二膜层312_4、第二膜层312_5、第二膜层312_6中的第二掺杂离子的掺杂浓度依次增大。例如，在第二掺杂离子为Ge时，第二膜层312_1、第二膜层312_2、第二膜层312_3、第二膜层312_4、第二膜层312_5、第二膜层312_6中掺杂的Ge的掺杂浓度依次增大。
在又一些可能的示例中，在垂直于半导体衬底10所在平面且由半导体衬底10指向缓冲层20的方向上，可以使不同层叠结构中的第二膜层中的第二掺杂离子的掺杂浓度依次减小。例如，第二膜层312_1、第二膜层312_2、第二膜层312_3、第二膜层312_4、第二膜层312_5、第二膜层312_6中的第二掺杂离子的掺杂浓度依次减小。例如，在第二掺杂离子为Ge时，第二膜层312_1、第二膜层312_2、第二膜层312_3、第二膜层312_4、第二膜层312_5、第二膜层312_6中掺杂的Ge的掺杂浓度依次减小。
以制备图5所示的外延片的结构为例，对应的制备方法的流程图可以参照图4。其中，步骤S10～S20可以参照上述的制备方法的描述。
在本实施例中，步骤S10可以包括：采用外延工艺，在SiC半导体衬底10上，外延生长掺杂有N型杂质的SiC材料，形成达到第二设定厚度的缓冲层20。
本申请对第二设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定第二设定厚度的具体数值。
在本实施例中，在第一膜层311_1、第二膜层312_1、第一膜层311_2、第二膜层312_2、第一膜层311_3、第二膜层312_3、第一膜层311_4、第二膜层312_4、第一膜层311_5、第二膜层312_5、第一膜层311_6以及第二膜层312_6由下至上依次层叠设置于缓冲层20上时，在一些示例中，步骤S20可以包括：
首先，将清洗干净的半导体衬底10放入反应腔室(如化学气相沉积反应腔室)中，将该反应腔室的温度快速升温至第三温度，压强调整为第三压强，使反应腔室保持在第三温度和第三压强的条件下，采用外延生长工艺形成第三厚度的第一膜层。例如，在反应腔室保持在第三温度和第三压强的条件下时，采用外延生长方法根据第三生长速率，形成第三厚度且第二掺杂离子为Ge和第一掺杂离子为N的SiC材料，作为第一膜层311_1。
本申请对第三温度、第三压强、第三厚度以及第三生长速率不作限定，其可以根据实际应用的需求进行确定，在此不作限定。
之后，将反应腔室的温度快速调整至第四温度，压强调整为第四压强，使反应腔室保持在第四温度和第四压强的条件下，采用外延生长工艺形成第四厚度的第二膜层。例如，在反应腔室保持在第四温度和第四压强的条件下时，采用外延生长方法根据第四生长速率，形成第四厚度且第一掺杂离子为N的SiC材料，作为第二膜层312_1。
本申请对第四温度、第四压强、第四厚度以及第四生长速率不作限定，其可以根据实际应用的需求进行确定，在此不作限定。
重复上述制备过程，可以在半导体衬底10上继续依次外延生长第一膜层311_2、第二膜层312_2、第一膜层311_3、第二膜层312_3、第一膜层311_4、第二膜层312_4、第一膜层311_5、第二膜层312_5、第一膜层311_6、第二膜层312_6，以形成漂移层30。
在另一些示例中，在第二膜层312_1、第一膜层311_1、第二膜层312_2、第一膜层311_2、第二膜层312_3、第一膜层311_3、第二膜层312_4、第一膜层311_4、第二膜层312_5、第一膜层311_5、第二膜层312_6以及第一膜层311_6由下至上依次层叠设置于缓冲层20上时，步骤S20，可以包括：
首先，将清洗干净的半导体衬底10放入反应腔室(如化学气相沉积反应腔室)中，将反应腔室的温度快速调整至第四温度，压强调整为第四压强，使反应腔室保持在第四温度和第四压强的条件下，采用外延生长工艺形成第四厚度的第二膜层。例如，在反应腔室保持在第四温度和第四压强的条件下时，采用外延生长方法根据第四生长速率，形成第四厚度且第一掺杂离子为N的SiC材料，作为第二膜层312_1。
本申请对第四温度、第四压强、第四厚度以及第四生长速率不作限定，其可以根据实际应用的需求进行确定，在此不作限定。
之后，将该反应腔室的温度快速升温至第三温度，压强调整为第三压强，使反应腔室保持在第三温度和第三压强的条件下，采用外延生长工艺形成第三厚度的第三膜层。例如，在反应腔室保持在第三温度和第三压强的条件下时，采用外延生长方法根据第三生长速率，形成第三厚度且第二掺杂离子为Ge和第一掺杂离子为N的SiC材料，作为第一膜层311_1。
本申请对第三温度、第三压强、第三厚度以及第三生长速率不作限定，其可以根据实际应用的需求进行确定，在此不作限定。
重复上述制备过程，可以在半导体衬底10上继续依次外延生长第二膜层312_2、第一膜层311_2、第二膜层312_3、第一膜层311_3、第二膜层312_4、第一膜层311_4、第二膜层312_5、第一膜层311_5、第二膜层312_6、第一膜层311_6，以形成缓冲层20。
图7示出了本申请又一种实施例提供的外延片的剖视结构示意图。参照图7，在本实施例中，外延片包括：半导体衬底10、缓冲层20以及漂移层30。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本申请实施例中，缓冲层20包括一个或多个层叠结构。本申请对缓冲层20包括的层叠结构的具体数量不作限定。图7仅是以缓冲层20具有3个层叠结构21_1～21_3为例进行示意。其中，缓冲层20中的层叠结构的第一膜层和第二膜层的实施方式可以参照上述描述，在此不作赘述。
在本申请实施例中，漂移层30包括一个或多个层叠结构，本申请对漂移层30包括的层叠结构的具体数量不作限定。图7仅是以漂移层30具有6个层叠结构31_1～31_6为例进行示意。其中，漂移层30中的层叠结构的第一膜层和第二膜层的实施方式可以参照上述描述，在此不作赘述。
图8示出了本申请又一种实施例提供的外延片的剖视结构示意图。参照图8，在本实施例中，外延片包括：半导体衬底10、缓冲层20以及漂移层30。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本申请实施例中，缓冲层20包括一个或多个层叠结构。本申请对缓冲层20包括的层叠结构的具体数量不作限定。图8仅是以缓冲层20具有3个层叠结构21_1～21_3为例进行示意。继续参照图8，层叠结构21_1设置于层叠结构21_2与半导体衬底10之间，层叠结构21_2设置于层叠结构21_3与层叠结构21_1之间。并且，层叠结构21_1包括层叠设置的第一膜层211_1和第二膜层212_1。层叠结构21_2包括层叠设置的第一膜层211_2和第二膜层212_2。层叠结构21_3包括层叠设置的第一膜层211_3和第二膜层212_3。其中，可以使第一膜层211_1、第二膜层212_1、第一膜层211_2、第二膜层212_2、第一膜层211_3以及第二膜层212_3由下至上依次层叠设置于半导体衬底10上。或者，也可以使第二膜层212_1、第一膜层211_1、第二膜层212_2、第一膜层211_2、第二膜层212_3以及第一膜层211_3由下至上依次层叠设置于半导体衬底10上。
在本申请实施例中，漂移层30包括一个或多个层叠结构，本申请对漂移层30包括的层叠结构的具体数量不作限定。图8仅是以漂移层30具有6个层叠结构31_1～31_6为例进行示意。继续参照图8，层叠结构31_1设置于层叠结构31_2与半导体衬底10之间，层叠结构31_2设置于层叠结构31_3与层叠结构31_1之间，层叠结构31_3设置于层叠结构31_4与层叠结构31_2之间，层叠结构31_4设置于层叠结构31_5与层叠结构31_3之间。并且，层叠结构31_1包括层叠设置的第一膜层311_1和第二膜层312_1。层叠结构31_2包括层叠设置的第一膜层311_2和第二膜层312_2。层叠结构31_3包括层叠设置的第一膜层311_3和第二膜层312_3。层叠结构31_4包括层叠设置的第一膜层311_4和第二膜层312_4。层叠结构31_5包括层叠设置的第一膜层311_5和第二膜层312_5。其中，可以使第一膜层311_1、第二膜层312_1、第一膜层311_2、第二膜层312_2、第一膜层311_3、第二膜层312_3、第一膜层311_4、第二膜层312_4、第一膜层311_5、第二膜层312_5、第一膜层311_6以及第二膜层312_6由下至上依次层叠设置于缓冲层20上。或者，也可以使第二膜层312_1、第一膜层311_1、第二膜层312_2、第一膜层311_2、第二膜层312_3、第一膜层311_3、第二膜层312_4、第一膜层311_4、第二膜层312_5、第一膜层311_5、第二膜层312_6以及第一膜层311_6由下至上依次层叠设置于缓冲层20上。
示例性地，第一膜层211_1～211_3、311_1～311_6还包括第二掺杂离子(如Ge、Sn、Pb)。可选地，第一膜层211_1～211_3、311_1～311_6和第二膜层212_1～212_3、312_1～312_6中的第二掺杂离子相同。例如，第一膜层211_1～211_3、311_1～311_6和第二膜层212_1～212_3、312_1～312_6中的第二掺杂离子可以均为Ge。
示例性地，同一层叠结构中，第一膜层中的第二掺杂离子的掺杂浓度小于第二膜层中的第二掺杂离子的掺杂浓度。例如，在第二掺杂离子为Ge时，层叠结构21_1中，第一膜层211_1中Ge的掺杂浓度小于第二膜层211_2中Ge的掺杂浓度。其余同理，可依次类推，在此不作赘述。
示例性地，可以使不同第一膜层中的第二掺杂离子的掺杂浓度相同。例如，可以使缓冲层20中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度相同。也可以使漂移层30中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度相同。并且，可以使缓冲层20中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度和漂移层30中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度不同或相同。
示例性地，可以使在垂直于半导体衬底10所在平面且由半导体衬底10指向缓冲层20的方向上，不同层叠结构中的第一膜层中的第二掺杂离子的掺杂浓度依次增大。例如，可以使缓冲层20中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次增大。也可以使漂移层30中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次增大。并且，可以使所有第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次增大。
示例性地，可以使在垂直于半导体衬底10所在平面且由半导体衬底10指向缓冲层20的方向上，不同层叠结构中的第一膜层中的第二掺杂离子的掺杂浓度依次减小。例如，可以使缓冲层20中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次减小。可以使漂移层30中的第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次减小。并且，可以使所有第一膜层中的第二掺杂离子(如Ge)的掺杂浓度依次减小。
可选地，第二掺杂离子(如Ge、Sn、Pb)的掺杂浓度的范围为：1E14atom/cm3～1E20atom/cm3。例如，第二掺杂离子(如Ge、Sn、Pb)的掺杂浓度可以为：1E14atom/cm3、1E15atom/cm3、1E16 atom/cm3、1E17 atom/cm3、1E18 atom/cm3、1E19 atom/cm3以及1E20 atom/cm3中的一个。
示例性地，第一膜层中，第一掺杂离子的掺杂浓度可以大于第二掺杂离子的掺杂浓度。或者，第一膜层中，第一掺杂离子的掺杂浓度也可以小于第二掺杂离子的掺杂浓度。或者，第一膜层中，第一掺杂离子的掺杂浓度也可以与第二掺杂离子的掺杂浓度相同或相似。
当然，在实际制备时，可以根据实际应用的需求确定第一掺杂离子的掺杂浓度和第二掺杂离子的掺杂浓度。
本申请实施例还提供了功率电路，该功率电路用于将交流电和/或直流电进行转换后输出直流电。例如，该功率电路可以为交流-直流转换电路和/或直流-直流转换电路。示例性地，该功率电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率电路的性能也较好。以及，该功率电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。
本申请实施例还提供了车辆，该车辆包括负载以及本申请实施例提供的功率电路。该功率电路用于将交流电和/或直流电进行转换为直流电后，输入到该负载中。由于上述功率电路的性能较好，因而，包括上述功率电路的车辆的电路性能也较好。以及，该车辆解决问题的原理与前述功率电路可以解决问题的原理相似，因此该车辆的技术效果可以参照前述功率电路的技术效果，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (14)
1.一种外延片，其特征在于，包括：
半导体衬底；
缓冲层，设置于所述半导体衬底上；
漂移层，设置于所述缓冲层上；
其中，所述缓冲层和所述漂移层中的至少一个包括至少一个层叠结构，所述层叠结构包括层叠设置的第一膜层和第二膜层；
所述第一膜层包括半导体材料和第一掺杂离子；
所述第二膜层包括所述半导体材料、所述第一掺杂离子以及第二掺杂离子；
所述第二掺杂离子与所述半导体材料中的硅元素为同族元素。
2.如权利要求1所述的外延片，其特征在于，不同所述第二膜层中的所述第二掺杂离子的掺杂浓度相同。
3.如权利要求1所述的外延片，其特征在于，在垂直于所述半导体衬底所在平面且由所述半导体衬底指向所述缓冲层的方向上，不同层叠结构中的所述第二膜层中的所述第二掺杂离子的掺杂浓度依次增大或减小。
4.如权利要求1-3任一项所述的外延片，其特征在于，所述第一膜层还包括所述第二掺杂离子；
同一所述层叠结构中，所述第一膜层中的所述第二掺杂离子的掺杂浓度小于所述第二膜层中的所述第二掺杂离子的掺杂浓度。
5.如权利要求4所述的外延片，其特征在于，不同所述第一膜层中的所述第二掺杂离子的掺杂浓度相同。
6.如权利要求4所述的外延片，其特征在于，在垂直于所述半导体衬底所在平面且由所述半导体衬底指向所述缓冲层的方向上，不同层叠结构中的所述第一膜层中的所述第二掺杂离子的掺杂浓度依次增大或减小。
7.如权利要求1-6任一项所述的外延片，其特征在于，所述第二掺杂离子的掺杂浓度的范围为：1E14 atom/cm3～1E20atom/cm3。
8.如权利要求1-7任一项所述的外延片，其特征在于，所述半导体衬底的材料和所述半导体材料为SiC；
所述第二掺杂离子为Ge、Sn、Pb中的一个。
9.一种外延片的制备方法，其特征在于，包括：
采用外延生成工艺，在半导体衬底上外延生长缓冲层；
采用外延生成工艺，在所述缓冲层上生长漂移层；
其中，所述缓冲层和所述漂移层中的至少一个包括至少一个层叠结构，所述层叠结构包括层叠设置的第一膜层和第二膜层；
所述第一膜层包括半导体材料和第一掺杂离子；
所述第二膜层包括所述半导体材料、所述第一掺杂离子以及第二掺杂离子；
所述第二掺杂离子与所述半导体材料中的硅元素为同族元素。
10.如权利要求9所述的外延片的制备方法，其特征在于，在所述缓冲层包括至少一个层叠结构时，在半导体衬底上外延生长缓冲层，包括：
将所述半导体衬底放入反应腔室中，使所述反应腔室保持在第一温度和第一压强的条件下，采用外延生长工艺形成第一厚度的第一膜层；以及使所述反应腔室保持在第二温度和第二压强的条件下，采用外延生长工艺形成第二厚度的第二膜层；如此反复，直至在所述半导体衬底上形成所述缓冲层；
或者，将所述半导体衬底放入反应腔室中，使所述反应腔室保持在第二温度和第二压强的条件下，采用外延生长工艺形成第二厚度的第二膜层；以及使所述反应腔室保持在第一温度和第一压强的条件下，采用外延生长工艺形成第一厚度的第一膜层；如此反复，直至在所述半导体衬底上形成所述缓冲层。
11.如权利要求9或10所述的外延片的制备方法，其特征在于，在所述漂移层包括至少一个层叠结构时，在所述缓冲层上生长漂移层，包括：
将所述半导体衬底放入反应腔室中，使所述反应腔室保持在第三温度和第三压强的条件下，采用外延生长工艺形成第三厚度的第一膜层；以及使所述反应腔室保持在第四温度和第四压强的条件下，采用外延生长工艺形成第四厚度的第二膜层；如此反复，直至在所述半导体衬底上形成所述漂移层；
或者，将所述半导体衬底放入反应腔室中，使所述反应腔室保持在第四温度和第四压强的条件下，采用外延生长工艺形成第四厚度的第二膜层；以及使所述反应腔室保持在第三温度和第三压强的条件下，采用外延生长工艺形成第三厚度的第一膜层；如此反复，直至在所述半导体衬底上形成所述漂移层。
12.一种半导体器件，其特征在于，包括如权利要求1-8任一项所述的外延片；
所述半导体器件包括：肖特基二极管、金属氧化物半导体场效应晶体管、结型场效应晶体管以及绝缘栅双极型晶体管中的至少一种。
13.一种功率电路，其特征在于，所述功率电路用于将交流电和/或直流电进行转换后输出直流电；
所述功率电路包括电路板以及一个或多个如权利要求12所述的半导体器件，所述半导体器件与所述电路板连接。
14.一种电子设备，其特征在于，包括负载以及如权利要求13所述的功率电路，所述功率电路用于将交流电和/或直流电进行转换为直流电后，输入到所述负载。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211467793.9A CN118073172A (zh) | 2022-11-22 | 2022-11-22 | 外延片、制备方法、半导体器件、功率电路及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211467793.9A CN118073172A (zh) | 2022-11-22 | 2022-11-22 | 外延片、制备方法、半导体器件、功率电路及电子设备 |
Publications (1)
| Publication Number | Publication Date |
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| CN118073172A true CN118073172A (zh) | 2024-05-24 |
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ID=91102682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211467793.9A Pending CN118073172A (zh) | 2022-11-22 | 2022-11-22 | 外延片、制备方法、半导体器件、功率电路及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118073172A (zh) |
-
2022
- 2022-11-22 CN CN202211467793.9A patent/CN118073172A/zh active Pending
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