CN118016658A - 具有重分布结构的半导体元件 - Google Patents

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Abstract

本申请提供一种半导体元件。该半导体元件包括：一第一晶片；一第一重分布结构，设置于该第一晶片上；一第二晶片，设置于该第一重分布结构上，并包括一第一快取单元；一第三晶片，设置于该第一重分布结构上，与该第二晶片分开，并包括一第二快取单元；一第一钝化层，设置于该第二晶片与该第一重分布结构之间；一第一成型层，设置于该第一钝化层上面；以及一第二成型层，设置于该第一钝化层下面。该第一重分布结构包括：多个导电层，分别并相应地将该第一晶片与该第二晶片的该第一快取单元电耦合，以及将该第一晶片与该第三晶片的该第二快取单元电耦合；以及一桥接层，与该多个导电层电隔离，并将该第二晶片与该第三晶片电连接。

Description

具有重分布结构的半导体元件
本申请是2023年6月8日提交的、发明名称为“半导体元件及其制备方法”的中国发明专利申请第2023106778839号的分案申请，第2023106778839号申请案主张2022年11月9日申请的美国正式申请案第17/983,569号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开内容关于一种半导体元件，特别是关于一种具有重分布结构的半导体元件。
背景技术
半导体元件应用在各种领域，如个人电脑、移动电话、数码相机以及其他电子装置。半导体元件的尺寸持续缩小，以满足日益增长的计算能力的需求。然而，在缩小尺寸的制程中出现了各种问题，而且这种问题在不断增加。因此，在实现提高品质、产量、性能以及可靠性与降低复杂性方面仍然存在挑战。
上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一个方面提供一种半导体元件，包括：一第一晶片；一第一重分布结构，设置于该第一晶片上；一第二晶片，设置于该第一重分布结构上，并包括一第一快取单元；一第三晶片，设置于该第一重分布结构上，与该第二晶片分开，并包括一第二快取单元；一第一钝化层，设置于该第二晶片与该第一重分布结构之间；一第一成型层，设置于该第一钝化层上面；以及一第二成型层，设置于该第一钝化层下面。该第一重分布结构包括：多个导电层，分别并相应地将该第一晶片与该第二晶片的该第一快取单元电耦合，以及将该第一晶片与该第三晶片的该第二快取单元电耦合；以及一桥接层，与该多个导电层电隔离，并将该第二晶片与该第三晶片电连接。
本公开的另一个方面提供一种半导体元件，包括一第一晶片；一第二晶片，设置于该第一晶片上面，并包括一第一快取单元；一第三晶片，设置于该第一晶片上面，与该第二晶片水平分开，并包括一第二快取单元；一第一重分布结构，设置于该第一晶片与该第二晶片之间、该第一晶片与该第三晶片之间，并包括与该第一晶片电耦合的多个导电层，以及与该多个导电层电隔离的一桥接层；一第二重分布结构，设置于该第一重分布结构与该第二晶片之间、该第一重分布结构与该第三晶片之间，并包括将该桥接层与该第二晶片电耦合以及将该桥接层与该第三晶片电耦合的多个导电层，以及将该第一重分布结构的该多个导电层中的相应一个与该第二晶片的该第一快取单元电耦合的一重新路由层；设置于该第二重分布结构上的一第一成型层；设置于该第二重分布结构下面的一第二成型层；以及设置于该第二成型层下面的一第二钝化层。
由于本公开的半导体元件的设计，第二晶片与第三晶片可以通过采用多个桥接层而协同操作。此外，第二晶片与第三晶片仍可分别或协同地接入第一晶片。因此，半导体元件的性能可以得到改善。此外，与大晶片的制备相比，小晶片例如第一晶片、第二晶片以及第三晶片可以制备更高的产量。因此，半导体元件的制备总体产量可以得到改善。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件，并且：
图1为流程图，例示本公开一个实施例的半导体元件的制备方法；
图2至图17为剖视图，例示本公开一个实施例的半导体元件的部分制备流程；
图18为俯视图，例示本公开一个实施例的中间半导体元件；
图19为剖视图，例示本公开一个实施例沿图18中A-A'线的半导体元件的部分制备流程；
图20为俯视图，例示本公开另一个实施例的半导体元件；
图21为沿图20中A-A'线的剖视图；
图22及图23为剖视图，例示本公开另一个实施例的半导体元件的部分制备流程；以及
图24至图26为剖视图，例示本公开另一个实施例的半导体元件的部分制备流程。
其中，附图标记说明如下：
1A：半导体元件
1C：半导体元件
1D：半导体元件
10：制备方法
110：第一晶片
110B：背面
110F：正面
111：第一基底
113：第一介电层
115：元件单元
117：第一导电层
119：导电垫
120：第二晶片
120B：背面
120C：第一快取单元
120F：正面
121：第二基底
123：第二介电层
125：第二元件单元
127：第二导电层
130：第三晶片
130B：背面
130C：第二快取单元
130F：正面
131：第三基底
133：第三介电层
135：第三元件单元
137：第三导电层
210：第一重分布结构
210B：背面
210F：正面
211：第一重分布介电层
213：导电层
215：桥接层
215-1：桥接部分
215-3：桥接垫
220：第二重分布结构
220B：背面
220F：正面
221：第二重分布介电层
223：导电层
225：重新路由层
311：穿基通孔
313：穿模通孔
411：第一成型层
413：第二成型层
511：第一钝化层
513：第一连接层
515：第二钝化层
517：第二连接层
611：第一载体
613：第一牺牲层
615：第二载体
617：第二牺牲层
711：中介板
713：连接单元
715：底层填充层
810：第四晶片
820：第五晶片
A-A'：线
OP1：第一开口
OP2：第二开口
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
X：方向
Y：方向
Z：方向
具体实施方式
下面的公开内容提供许多不同的实施例，或实例，用于实现所提供主张的不同特征。为了简化本公开内容，下文描述元件和安排的具体例子。当然，这些只是例子，并不旨在具限制性。例如，在接下来的描述中，第一特征在第二特征上的形成可以包括第一和第二特征直接接触形成的实施例，也可以包括第一和第二特征之间可以形成附加特征的实施例，因而使第一和第二特征可以不直接接触。此外，本公开可能会在各种实施例中重复参考数字及/或字母。这种重复是为了简单明了，其本身并不决定所讨论的各种实施例及/或配置之间的关系。
此外，空间相对用语，如“下面”、“之下”、“下”、“之上”、“上”等，为了便于描述，在此可用于描述一个元素或特征与图中所示的另一个(些)元素或特征的关系。空间上的相对用语旨在包括元件在使用或操作中的不同方向，以及图中描述的方向。该元件可以有其他方向(旋转90度或其他方向)，这里使用的空间相对描述词也同样可以相应地解释。
应理解的是，当一个元素或层称为“连接到”或“耦合到”另一个元素或层时，它可以直接连接到或耦合到另一个元素或层，或者可能存在中间的元素或层。
应理解的是，尽管用语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分，但这些元素、元件、区域、层或部分不受这些用语的限制。相反，这些用语只是用来区分一元素、元件、区域、层或部分与另一元素、元件、区域、层或部分。因此，下面讨论的第一元素、元件、区域、层或部分可以称为第二元素、元件、区域、层或部分而不偏离本发明概念的教导。
除非上下文另有说明，本文在提到方向、布局、位置、形状、大小、数量或其他措施时，使用的用语如“相同”、“相等”、“平面”或“共面”，不一定是指完全相同的方向、布局、位置、形状、大小、数量或其他措施，而是指在可能发生的、例如由于制备过程而发生的可接受的变化范围内，包含几乎相同的方向、布局、位置、形状、大小、数量或其他措施。用语“实质上”在这里可以用来反映这一含义。例如，被描述为“实质上相同”、“实质上相等”或“实质上平面”的项目可以是完全相同、相等或平坦的，也可以是在可接受的变化范围内相同、相等或平坦的，例如由于制备过程而可能发生的变化。
在本公开内容中，半导体元件一般是指利用半导体特性而能发挥作用的元件，而光电元件、发光显示元件、半导体电路以及电子元件都包括在半导体元件的范畴内。
应该注意的是，在本公开的描述中，上面(或上方)对应于方向Z的箭头方向，下面(或下方)对应于方向Z的箭头的相反方向。
在本公开的描述中，假定采用X-Y-Z坐标系，其中X和Y是指平行于结构主要表面的平面内的尺寸(方向)，Z是指垂直于该平面的尺寸(方向)，当两个特征具有实质相同的X、Y坐标时，这些特征在形貌上是对齐的。
应该注意的是，在本公开的描述中，设置于沿Z轴最高垂直高度的元素(或特征)的表面称为元素(或特征)的顶面。元素(或特征)的表面设置于沿Z轴的最低垂直高度，称为元件(或特征)的底面。
应该注意的是，在本公开内容的描述中，用语“以形成”、“被形成”和“形成”可以指并包括创建、构建、图案化、植入或沉积元素、掺杂物或材料的任何方法。形成方法的例子可包括但不限于原子层沉积、化学气相沉积、物理气相沉积、溅镀、共溅镀、漩涂、扩散、沉积、生长、植入、光学微影、干蚀刻和湿蚀刻。
应该注意的是，在本公开内容的描述中，这里指出的功能或步骤可能以不同于图中指出的顺序发生。例如，连续显示的两个图事实上可能实质上是同时执行的，或者有时可能以相反的循序执行，这取决于所涉及的功能或步骤。
图1为流程图，例示本公开一个实施例的半导体元件1A的制备方法10。图2至图17为剖视图，例示本公开一个实施例的半导体元件1A的部分制备流程。图18为俯视图，例示本公开一个实施例的中间半导体元件。图19为剖视图，例示本公开一个实施例沿图18中A-A'线的半导体元件1A的部分制备流程。应该注意的是，为了清楚起见，半导体元件1A的一些元素在俯视图中可以被简化或省略。
参照图1至图3，在步骤S11，可提供第一晶片110，并在第一晶片110上形成第一重分布结构210，其中第一重分布结构210可包括多个导电层213以及多个彼此电隔离的桥接层215。
参照图2，第一晶片110可以包括第一基底111、第一介电层113、多个第一元件单元115、多个第一导电层117，以及多个第一导电垫119。
在一些实施例中，第一基底111可以是一块状半导体基底。块状半导体基底可以包含，例如，硅或锗等元素(elementary)半导体，或例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟等化合物半导体，或其他III-V化合物半导体或II-VI化合物半导体。
在一些实施例中，第一基底111的厚度可以在大约500μm到大约700μm之间。例如，第一基底111的厚度可以是大约600μm。
应该注意的是，用语“大约”修改所采用的成分、组分或反应物的数量是指可能发生的数值数量的变化，例如，通过用于制造浓缩物或溶液的典型测量与液体处理常式。此外，测量程序中的疏忽错误、用于制造组合物或执行方法的成分的制造、来源或纯度的差异等都可能产生变化。在一个方面，用语“大约”是指报告数值的10％以内。在另一个方面，用语“大约”是指报告数值的5％以内。然而，在另一个方面，用语"大约"是指报告数值的10、9、8、7、6、5、4、3、2或1％以内。
在一些实施例中，多个第一元件单元115可以形成在第一基底111上。多个第一元件单元115的一些部分可以形成在第一基底111中。多个第一元件单元115可以是晶体管，如互补金属氧化物半导体晶体管、金属氧化物半导体场效应晶体管、鳍式场效应晶体管等，或其组合。
在一些实施例中，第一介电层113可以形成在第一基底111上。第一介电层113可以是一个叠层结构。第一介电层113可以包括多个绝缘子层。每个绝缘子层的厚度可以在大约0.5μm到大约3.0μm之间。绝缘子层可以包含，例如，氧化硅、硼磷酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料等，或其组合。绝缘子层可以包含不同的材料，但不限于此。
低k介电材料的介电常数可以小于3.0或甚至小于2.5。在一些实施例中，低k介电材料的介电常数可以小于2.0。绝缘子层的制作技术可以包含沉积制程，如化学气相沉积、等离子体增强化学气相沉积或类似制程。沉积制程后可执行一平坦化制程，以去除多余的材料，并为后续制程步骤提供一个实质平坦的表面。
在一些实施例中，多个第一导电层117可以形成在第一介电层113中。多个第一导电层117可包括多个第一导电线、多个第一导电通孔以及多个第一导电垫119。第一导电线可彼此分开，并可沿Z方向水平设置于第一介电层113中。在本实施例中，最上面的第一导电线可被指定为多个第一导电垫119。多个第一导电垫119的顶面与第一介电层113的顶面可以实质共面。第一导电通孔可沿Z方向连接相邻的第一导电线、相邻的第一元件单元115与第一导电线，以及相邻的第一导电垫119与第一导电线。在一些实施例中，多个第一导电层117与多个第一导电垫119可以包含，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。多个第一导电层117与多个第一导电垫119可以在制备第一介电层113的期间形成。
在一些实施例中，多个第一元件单元115、多个第一导电层117以及多个第一导电垫119可共同配置第一晶片110的功能单元。在本公开内容的描述中，功能单元一般是指与功能相关的电路，它已被划分为一个独立的单元。在一些实施例中，第一晶片110的功能单元可以包括，例如，高度复杂的电路，如处理器核心、存储器控制器、加速器单元或其他适用的功能电路。在本实施例中，第一晶片110可经配置以作为一快取存储器。
应该注意的是，在本公开内容的描述中，用语“正面”表面是一个技术用语，意味着结构的主要表面，在该表面上形成元件单元与导电特征。同样，结构的“背面”表面是指与正面相对的主要表面。例如，第一介电层113的顶面可以称为第一晶片110的正面110F。第一基底111的底面可称为第一晶片110的背面110B。
参照图2，在第一基底111中可以形成多个穿基通孔311。多个穿基通孔311可以与第一晶片110的功能单元电耦合。在一些实施例中，多个穿基通孔311可包含，例如，掺杂多晶硅、钨、铜、奈米碳管或焊键合金。在一些实施例中，隔离层(为清晰起见未示出)可以形成在多个穿基通孔311的侧壁上，以便将多个穿基通孔311与第一基材111电隔离。在一些实施例中，多个穿基通孔311的制作技术可以包含一中间通孔(via-middle)制程、一先通孔(via-first)制程，或一后通孔(via-last)制程。
参照图3，第一重分布结构210可以形成在第一晶片110的正面110F上。在一些实施例中，第一重分布结构210可以包括第一重分布介电层211、多个导电层213以及多个桥接层215。
参照图3，第一重分布介电层211可以形成在第一介电层113上。第一重分布介电层211可以是一个叠层结构。第一重分布介电层211可以包括多个绝缘子层。绝缘子层可以包含，例如，氧化硅、硼磷酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料等，或其组合。绝缘子层可以包含不同的材料，但不限于此。绝缘子层的制作技术可以包含沉积制程，如化学气相沉积、等离子体增强化学气相沉积或类似制程。沉积制程后可执行一平坦化制程，以去除多余的材料，并为后续制程步骤提供一个实质平坦的表面。
在本实施例中，第一重分布介电层211的底面(即，朝向第一介电层113的表面)可称为第一重分布结构210的背面210B。相应地，第一重分布介电层211的顶面可称为第一重分布结构210的正面210F。
参照图3，多个导电层213可以形成在第一重分布介电层211中。多个导电层213可以形成在相应的第一导电垫119上，以与第一晶片110的功能单元电耦合。在一些实施例中，多个导电层213可以包括多个导电线、多个导电通孔以及多个导电垫(为清晰起见不单独标示)。导电线可彼此分开，并可沿Z方向水平设置于第一重分布介电层211中。在本实施例中，最上面的导电线可被指定为多个导电垫。多个导电垫的顶面与第一重分布介电层211的顶面可以实质共面。导电通孔可沿Z方向连接相邻的导电线，以及沿Z方向连接相邻的导电垫与导电线。
在一些实施例中，多个导电层213可以包含，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。多个导电层213可以在制备第一重分布介电层211的期间形成。
参照图3，多个桥接层215可以形成在第一重分布介电层211中。在一些实施例中，多个桥接层215可以包含，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。多个桥接层215可以在制备第一重分布介电层211的期间形成。
多个桥接层215可以与多个导电层213电隔离。亦即，多个桥接层215也可以与第一晶片110的功能单元电隔离。在一些实施例中，多个桥接层215中的每一个可以包括桥接部分215-1及两个桥接垫215-3。桥接部分215-1可包括一导电线及两个导电通孔(为清晰起见未单独标出)。导电线可与第一晶片110的正面110F平行。桥接垫215-3可与第一晶片110的正面110F平行，彼此分开，并与第一重分布结构210的正面210F实质共面。导电通孔可沿Z方向连接桥接垫215-3与导电线。
应该注意的是，本实施例中的多个桥接层215的配置只是为了说明的目的。也可以采用具有电隔离的多个桥接层215与多个导电层213的其他配置。
参照图1及图4，在步骤S13，可以提供第二晶片120以及第三晶片130。
参照图4，第二晶片120可以包括第二基底121、第二介电层123、多个第二元件单元125，以及多个第二导电层127。
在一些实施例中，第二基底121可以是一块状半导体基底。块状半导体基底可以包含，例如，硅或锗等元素半导体，或例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟等化合物半导体，或其他III-V化合物半导体或II-VI化合物半导体。
在一些实施例中，第二基底121的厚度可在大约500μm到大约700μm之间。例如，第二基底121的厚度可以是大约600μm。
在一些实施例中，多个第二元件单元125可以形成在第二基底121上。多个第二元件单元125的一些部分可以形成在第二基底121中。多个第二元件单元125可以是晶体管，如互补金属氧化物半导体晶体管、金属氧化物半导体场效应晶体管、鳍式场效应晶体管等，或其组合。
在一些实施例中，第二介电层123可以形成在第二基底121上。第二介电层123可以是一个叠层结构。第二介电层123可以包括多个绝缘子层。每个绝缘子层的厚度可以在大约0.5μm到大约3.0μm之间。绝缘子层可以包含，例如，氧化硅、硼磷酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料等，或其组合。绝缘子层可以包含不同的材料，但不限于此。绝缘子层的制作技术可以包含沉积制程，如化学气相沉积、等离子体增强化学气相沉积或类似制程。沉积制程后可执行一平坦化制程，以去除多余的材料，并为后续制程步骤提供一个实质平坦的表面。
在一些实施例中，第二介电层123的顶面可称为第二晶片120的正面120F。第二基底121的底面可称为第二晶片120的背面120B。
在一些实施例中，多个第二导电层127可以形成在第二介电层123中。多个第二导电层127可以分别并相应地与多个第二元件单元125电连接。多个第二导电层127可包含，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。多个第二导电层127可以在制备第二介电层123的期间形成。
在一些实施例中，多个第二元件单元125与多个第二导电层127可以共同配置第二晶片120的功能单元。在一些实施例中，第二晶片120的功能单元可以包括，例如，高度复杂的电路，如处理器核心，存储器控制器，或加速器单元。在一些实施例中，第二晶片120的功能单元可以包括处理器核心智能财产、数字到模拟转换器、模拟到数字转换器以及锁相回路。在一些实施例中，第二晶片120可以经配置以作为一逻辑晶片。在一些实施例中，第二晶片120的一些功能单元可以称为第二晶片120的第一快取单元120C。
参照图4，第三晶片130可以包括第三基底131、第三介电层133、多个第三元件单元135，以及多个第三导电层137。
在一些实施例中，第三基底131可以是一块状半导体基底。块状半导体基底可以包含，例如，硅或锗等元素半导体，或例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟等化合物半导体，或其他III-V化合物半导体或II-VI化合物半导体。
在一些实施例中，第三基板131的厚度可在大约500μm到大约700μm之间。例如，第三基底131的厚度可以是大约600μm。
在一些实施例中，多个第三元件单元135可以形成在第三基底131上。多个第三元件单元135的一些部分可以形成在第三基底131中。多个第三元件单元135可以是晶体管，如互补金属氧化物半导体晶体管、金属氧化物半导体场效应晶体管、鳍式场效应晶体管等，或其组合。
在一些实施例中，第三介电层133可以形成在第三基底131上。第三介电层133可以是一个叠层结构。第三介电层133可以包括多个绝缘子层。每个绝缘子层的厚度可以在大约0.5μm到大约3.0μm之间。绝缘子层可以包含，例如，氧化硅、硼磷酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料等，或其组合。绝缘子层可以包含不同的材料，但不限于此。绝缘子层的制作技术可以包含沉积制程，如化学气相沉积、等离子体增强化学气相沉积或类似制程。沉积制程后可执行一平坦化制程，以去除多余的材料，并为后续制程步骤提供一个实质平坦的表面。
在一些实施例中，第三介电层133的顶面可称为第三晶片130的正面130F。第三基底131的底面可称为第三晶片130的背面130B。
在一些实施例中，多个第三导电层137可以形成在第三介电层133中。多个第三导电层137可以分别并相应地与多个第三元件单元135电连接。多个第三导电层137可包含，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。多个第三导电层137可以在制备第三介电层133的期间形成。
在一些实施例中，多个第三元件单元135与多个第三导电层137可以共同配置第三晶片130的功能单元。在一些实施例中，第三晶片130的功能单元可以包括，例如，高度复杂的电路，如处理器核心，存储器控制器，或加速器单元。在一些实施例中，第三晶片130的功能单元可以包括处理器核心智能财产、数字到模拟转换器、模拟到数字转换器以及锁相回路。在一些实施例中，第三晶片130可以经配置以作为一逻辑晶片。在一些实施例中，第三晶片130的一些功能单元可以称为第三晶片130的第二快取单元130C。
参照图4，在一些实施例中，第二晶片120的布局与第三晶片130的布局可以实质相同。在一些实施例中，第二晶片120的布局与第三晶片130的布局可以是镜像方式(如图4所示)。
参照图1及图5至图9，在步骤S15，第一重分布结构210可以键合在第二晶片120与第三晶片130上。
参照图5，第二晶片120与第三晶片130可以经翻转并使用第一牺牲层613临时附着在第一载体611上。在一些实施例中，附着可以包括在第一载体611的顶面形成第一牺牲层613的操作，以及将第二晶片120及第三晶片130附着在第一牺牲层613的操作。第一载体611可以具有延伸超过第二晶片120与第三晶片130的尺寸。
在一些实施例中，第一载体611可包含一刚性材料，并包括金属、玻璃、陶瓷或类似材料。第一牺牲层613可以是胶布或胶水。在一些实施例中，第一牺牲层613可以是晶片附着膜、银胶或类似物。在一些实施例中，第一牺牲层613可以更包括金、银、氧化铝，或氮化硼颗粒。
参照图6，可在第一牺牲层613上形成第一成型层411，以覆盖第二晶片120与第三晶片130。在一些实施例中，第一成型层411可包含一成型化合物，如聚苯并恶唑、聚酰亚胺、苯并环丁烯、环氧树脂压合物，或二氟化铵。第一成型层411的制作技术可以包含压合成型、转移成型、液体封装成型等方式。例如，可将一成型化合物以液体形式分配。随后，执行一固化制程以固化成型化合物。成型化合物的制备可以溢出第二晶片120与第三晶片130，使成型化合物覆盖第二晶片120与第三晶片130。
参照图7，第一载体611可以通过移除第一牺牲层613而脱离。第二晶片120、第三晶片130可以被翻转。第二晶片120的正面120F与第三晶片130的正面130F可以朝上。在一些实施例中，可以执行一平坦化制程，如化学机械研磨，以便为后续制程步骤提供一个实质平坦的表面。
参照图8，第一钝化层511可以形成在第一成型层411上、第二晶片120的正面120F上，以及第三晶片130的正面130F上。在其他一些实施例中，第一钝化层511可以是一介电层。介电层可以包括氮化物(如氮化硅)、氧化物(如氧化硅)、氮氧化物(如氮氧化硅、氮化硅氧化物)、磷硅酸盐玻璃、硼硅酸盐玻璃、掺硼磷硅酸盐玻璃，或类似物，或其组合。在一些实施例中，第一钝化层511可以包括聚苯并恶唑、聚酰亚胺、苯并环丁烯、味之素积层膜、阻焊膜等，或其组合。由聚合物材料形成的第一钝化层511可以有许多具有吸引力的特性，如填充高长宽比的开口的能力、相对较低的介电常数(约3.2)、简单的沉积制程、减少底层的尖锐特征或步骤，以及固化后的高温耐受性。
在一些实施例中，第一钝化层511的制作技术可以包含，例如，漩涂、压合、沉积，或类似方式。沉积可以包括化学气相沉积，如等离子体增强化学气相沉积。等离子体增强化学气相沉积的制程温度可在大约350℃到大约450℃之间。等离子体增强化学气相沉积的制程压力可在大约2.0托到大约2.8托之间。等离子体增强化学气相沉积的制程持续时间可在大约8秒到大约12秒之间。
参照图8，可沿第一钝化层511形成多个第一连接层513。多个第一连接层513可以分别并相应地与第二晶片120的功能单元及第三晶片130的功能单元电连接。在一些实施例中，可沿第一钝化层511形成焊垫开口(图8中未示出)，并且可形成一导电材料以填充焊垫开口，因此形成多个第一连接层513。焊垫开口的制作技术可以包含微影制程以及随后的蚀刻制程。在一些实施例中，蚀刻制程可以是使用氩气与四氟甲烷作为蚀刻剂的一非等向性干式蚀刻制程。蚀刻制程的制程温度可以在大约120℃到大约160℃之间。蚀刻制程的制程压力在大约0.3托到大约0.4托之间。蚀刻制程的制程持续时间可在大约33秒到大约39秒之间。另外，在一些实施例中，蚀刻制程可以是使用氦气与三氟化氮作为蚀刻剂的一非等向性干式蚀刻制程。蚀刻制程的制程温度可以在大约80℃到大约100℃之间。蚀刻制程的压力在大约1.2托到大约1.3托之间。蚀刻制程的制程持续时间可在大约20秒到大约30秒之间。在一些实施例中，导电材料可以是，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。
在一些实施例中，可以通过溅镀或无电解镀将导电材料依次填充到焊垫开口处。例如，当通过使用铝铜材料作为源(source)的溅镀来填充焊垫开口时，溅镀的制程温度可以在大约100℃到大约400℃之间。溅镀的制程压力可以在大约1毫托到大约100毫托之间。在另一个例子中，焊垫开口可以通过使用电镀溶液的电镀制程来填充。电镀液可以包括硫酸铜、甲烷磺酸铜、葡萄糖酸铜、氨基磺酸铜、硝酸铜、磷酸铜或氯化铜。电镀液的pH值可以在2到6之间，或者3到5之间。电镀制程的温度可以保持在40℃到75℃之间，或者50℃到70℃之间。
参照图9，第一晶片110与第一重分布结构210可以被翻转。第一重分布结构210的正面210F可以面向第一钝化层511。在一些实施例中，第一晶片110与第一重分布结构210可以通过一混合键合制程键合在第一钝化层511上。在一些实施例中，混合键合制程如热压键合、钝化-封盖层辅助键合或表面活化键合。在一些实施例中，混合键合制程的制程压力可在大约100兆帕到大约150兆帕之间。在一些实施例中，混合键合制程的制程温度可在大约室温(如25℃)到大约400℃之间。在一些实施例中，表面处理，如湿化学清洗以及气/气相热处理，可用于降低混合键合制程的制程温度或缩短混合键合制程的耗时。在一些实施例中，混合键合制程可以包括，例如，介电质与介电质的键合、金属与金属的键合以及金属与介电质的键合。
在一些实施例中，介电质与介电质的键合可源于第一重分布介电层211与第一钝化层511之间的键合。金属与金属的键合可源于多个导电层213与多个第一连接层513之间的键合，以及桥接垫215-3与多个第一连接层513之间的键合。金属与介电质的键合可源于多个导电层213与第一钝化层511之间的键合，以及多个第一连接层513与第一重分布介电层211之间的键合。
在一些实施例中，可以在键合制程之后执行一退火制程，以加强介电质与介电质之间的键合，并诱导金属与金属之间的热膨胀，因此进一步提高键合品质。
在一些实施例中，当第一钝化层511与第一重分布介电层211包含，例如，氧化硅或氮化硅时，第一钝化层511与第一重分布介电层211之间的键合可以基于亲水键合机制。在键合之前，可将亲水表面修饰应用于第一钝化层511与第一重分布介电层211。
在一些实施例中，当第一钝化层511与第一重分布介电层211包含聚合物键合剂如聚酰亚胺、苯并环丁烯以及聚苯并恶唑时，第一钝化层511与第一重分布介电层211之间的键合可以基于热压键合。
参照图9，第二晶片120的功能单元及第三晶片130的功能单元的信号可通过第一重分布结构210的多个桥接层215进行通信。第二晶片120的第一快取单元120C及第三晶片130的第二快取单元130C可分别通过相应的第一连接层513及相应的导电层213与第一晶片110的功能单元电耦合。
在本实施例中，第一快取单元120C与第二快取单元130C可在形貌上与第一晶片110对齐。第一快取单元120C与第二快取单元130C在俯视图(未显示)中可完全被第一晶片110覆盖(重叠)。
通过采用多个桥接层215，第二晶片120(例如，逻辑晶片)与第三晶片130(例如，逻辑晶片)可以协同操作，同时分别保持对第一晶片110(例如，快取存储器)的存取。
参照图1以及图10至图15，在步骤S17，可以形成多个穿模通孔313，以与第二晶片120及第三晶片130电耦合。
参照图10，可在第一钝化层511上形成第二成型层413，以覆盖第一晶片110与第一重分布结构210。在一些实施例中，第二成型层413可包含，一成型化合物，如聚苯并恶唑、聚酰亚胺、苯并环丁烯、环氧树脂压合物，或二氟化铵。第二成型层413的制作技术可以包含压合成型、转移成型、液体封装成型等方式。例如，可将一成型化合物以液体形式分配。随后，执行一固化制程以固化成型化合物。成型化合物的制备可以溢出第一晶片110与第一重分布结构210，使成型化合物覆盖第一晶片110与第一重分布结构210。
参照图11，可采用例如机械研磨、化学机械研磨或其他回蚀技术的一平坦化制程，以去除第一成型层411、第二基底121以及第三基底131的多余部分，并提供一个实质平坦的表面。第二晶片120与第三晶片130可以在平坦化制程后曝露。在一些实施例中，图10所示的中间半导体元件可以在平坦化制程之前被翻转。第二晶片120的厚度及第三晶片130的厚度可以减少以改善散热。
参照图12，第二晶片120与第三晶片130可以使用第二牺牲层617临时附着在第二载体615上。在一些实施例中，附着可以包括在第二载体615的顶面形成第二牺牲层617的操作，以及将第二晶片120及第三晶片130附着在第二牺牲层617上的操作。
在一些实施例中，第二载体615可包含一刚性材料，并包括金属、玻璃、陶瓷或类似材料。第二牺牲层617可以是胶布或胶水。在一些实施例中，第二牺牲层617可以是晶片附着膜、银胶或类似物。在一些实施例中，第二牺牲层617可以更包括金、银、氧化铝，或氮化硼颗粒。
参照图13，可采用例如机械研磨、化学机械研磨或其他回蚀技术的一平坦化制程，以去除第二成型层413、第一基底111以及穿基通孔311的多余部分，并提供一个实质平坦的表面。第一晶片110与多个穿基通孔311可以在平坦化制程后曝露。第一晶片110的厚度可以减少以改善散热。
参照图14，第二钝化层515可以形成在第二成型层413上、在第一晶片110的背面110B上，以及在多个穿基通孔311上。在其他一些实施例中，第二钝化层515可以是一介电层。介电层可以包括氮化物(如氮化硅)、氧化物(如氧化硅)、氮氧化物(如氮氧化硅、氮化硅氧化物)、磷硅酸盐玻璃、硼硅酸盐玻璃、掺硼磷硅酸盐玻璃，或类似物，或其组合。在一些实施例中，第二钝化层515可以包括聚苯并恶唑、聚酰亚胺、苯并环丁烯、味之素积层膜、阻焊膜等，或其组合。由聚合物材料形成的第二钝化层515可以有许多具有吸引力的特性，如填充高长宽比的开口的能力、相对较低的介电常数(约3.2)、简单的沉积制程、减少底层的尖锐特征或步骤，以及固化后的高温耐受性。
在一些实施例中，第二钝化层515的制作技术可以包含，例如，漩涂、压合、沉积，或类似方式。沉积可以包括化学气相沉积，如等离子体增强化学气相沉积。等离子体增强化学气相沉积的制程温度可在大约350℃到大约450℃之间。等离子体增强化学气相沉积的制程压力可在大约2.0托到大约2.8托之间。等离子体增强化学气相沉积的制程持续时间可在大约8秒到大约12秒之间。
参照图14，可沿第二钝化层515与第二成型层413形成多个第一开口OP1，以曝露多个第一连接层513。可沿第二钝化层515形成多个第二开口OP2，以曝露多个穿基通孔311。
参照图15，在多个第一开口OP1中可以分别并相应地形成多个穿模通孔313。多个第二连接层517可以分别并相应地形成在多个第二开口OP2中。多个穿模通孔313可通过多个第一连接层513与第二晶片120的功能单元及第三晶片130的功能单元电耦合。多个第二连接层517可通过多个穿基通孔311与第一晶片110电耦合。
在一些实施例中，多个穿模通孔313与多个第二连接层517可以包含，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。
在一些实施例中，多个穿模通孔313与多个第二连接层517的制作技术可以包含溅镀、无电解镀或其他适用的沉积制程。例如，当多个第一开口OP1与多个第二开口OP2通过使用铝铜材料作为源的溅镀来填充时，溅镀的制程温度可在大约100℃到大约400℃之间。溅镀的制程压力可以在大约1毫托到大约100毫托之间。在另一个例子中，多个第一开口OP1与多个第二开口OP2可以通过使用电镀液的电镀制程来填充。电镀液可以包括硫酸铜、甲烷磺酸铜、葡萄糖酸铜、氨基磺酸铜、硝酸铜、磷酸铜或氯化铜。电镀液的pH值可以在2到6之间，或者3到5之间。电镀制程的温度可以保持在40℃到75℃之间，或者50℃到70℃之间。
在第二钝化层515被曝露之前，可以执行一平坦化制程，如化学机械研磨，以去除多余的材料，并为后续制程步骤提供一个实质平坦的表面。
参照图1及图16至图19，在步骤S19，第一晶片110可以被键合在中介板711上。
参照图16，第二载体615可通过去除第二牺牲层617而脱离。在一些实施例中，可在第二晶片120的背面120B与第三晶片130的背面130B上执行一平坦化制程，例如化学机械研磨，以便为后续制程步骤提供一个实质平坦的表面。
参照图17，图16中的中间半导体元件可以被锯开。
参照图18及图19，图17中的中间半导体元件可以被翻转。第二钝化层515可以朝下。中间半导体元件可以键合在中介板711上。在一些实施例中，第二钝化层515可以通过一混合键合制程键合在中介板711上。在一些实施例中，混合键合制程如热压键合、钝化-封盖层辅助键合或表面活化键合。在一些实施例中，混合键合制程的制程压力可在大约100兆帕到大约150兆帕之间。在一些实施例中，混合键合制程的制程温度可在大约室温(如25℃)到大约400℃之间。在一些实施例中，表面处理，如湿化学清洗以及气/气相热处理，可用于降低混合键合制程的制程温度或缩短混合键合制程的耗时。在一些实施例中，混合键合制程可以包括，例如，介电质与介电质的键合、金属与金属的键合以及金属与介电质的键合。
图20为俯视图，例示本公开另一个实施例的半导体元件1B。图21为沿图20中A-A'线的剖视图。图21中的半导体元件1B可以具有类似于图19中的结构。图21中与图19中相同或相似的元件已被标记为类似的参考符号，重复的描述已被省略。应该注意的是，为了清楚起见，半导体元件1A的一些元素在俯视图中可以被简化或省略。
参照图20及图21，半导体元件1B可以包括第四晶片810以及第五晶片820。第四晶片810及第五晶片820可以包括存储单元(未显示)与功能单元，如存储电路、控制电路以及/或高速电路。第四晶片810及第五晶片820可以经配置以作为一存储器晶片，如高频宽存储器。第四晶片810及第五晶片820可以设置于中介板711上，并可以与第一晶片110电耦合。
图22及图23为剖视图，例示本公开另一个实施例的半导体元件1C的部分制备流程。
参照图22及图23，中间半导体元件可具有与图9所示类似的结构。图22及图23中与图9中相同或相似的元件已被标记为类似的参考符号，重复的描述已被省略。
参照图22及图23，第一重分布结构210可通过多个连接单元713键合在第一钝化层511上。多个连接单元713可以将多个导电层213与相应的第一连接层513电连接，以及将桥接垫215-3与相应的第一连接层513电连接。在一些实施例中，多个连接单元713可以是焊球。键合制程的执行技术可以包含使用热压制程以及/或回流制程。在一些实施例中，多个连接单元713可包括具有低电阻率的导电材料，如锡、铅、银、铜、镍、铋或其合金，并可通过适当的制程如蒸镀、电镀或落球来形成。
在一些实施例中，多个连接单元713可以是焊点。该焊点可包括例如锡等材料，或其他适合的材料，如银或铜。在焊点是锡焊点的一个实施例中，焊点可以通过蒸镀、电镀、印刷、焊料转移或放球等方式初步形成一层锡，其厚度为大约10μm到大约100μm。一旦在第一钝化层511上形成锡层，可以执行一回流制程，将焊点塑造成所需的形状。
在一些实施例中，多个连接单元713可以是包含，例如，铜形成的柱状凸块。柱状凸块可以直接形成在第一重分布结构210的正面210F上，而不需要接触垫、凸块下金属化等，因此进一步降低半导体元件1C的成本与制程复杂性，这可以允许增加柱状凸块的密度。例如，在一些实施例中，柱状凸块的关键尺寸(例如间距)可以小于大约5μm，并且柱状凸块的高度可以小于大约10μm。柱状凸块可以用任何适合的方法形成，例如，沉积种子层，选择性地形成凸块下冶金，使用遮罩来定义柱状凸块的形状，在遮罩中电化学电镀柱状凸块，并随后去除遮罩及种子层的任何不希望的部分。
参照图22及图23，可在第一重分布结构210与第一钝化层511之间形成底层填充层715，并围绕多个连接单元713。在一些实施例中，底层填充层715还可以密封第一重分布结构210的部分横向表面(例如，侧表面)。在一些实施例中，底层填充层715的制作技术可包含固化一下填充材料，该材料包含交联的有机树脂与低热膨胀系数(CTE)的无机颗粒(最高75重量％)。在一些实施例中，固化前的下填充材料可以用一液体树脂如环氧树脂、一硬化剂如酸酐或胺、用于增韧的一弹性体、用于促进交联的一催化剂，以及用于流动改性与粘附的其他添加剂来配制。
底层填充层715可以紧紧地粘附在第一重分布结构210与第一钝化层511上，以便底层填充层715可以将来自CTE不匹配及机械冲击的应力以及应变重新分布在中间半导体元件上。因此，中间半导体元件的抗裂能力可以得到改善。
图24至图26为剖视图，例示本公开另一个实施例的半导体元件1D的部分制备流程。。
参照图24，可以用类似于图2至图7所示的程序来制备一中间半导体元件，其描述在此不再重复。在本实施例中，第二晶片120的布局与第三晶片130的布局可以不同。
参照图24，第二重分布结构220可以形成在第二晶片120的正面120F、第三晶片130的正面130F以及第一成型层411上。在一些实施例中，第二重分布结构220可以包括第二重分布介电层221、多个导电层223以及多个重新路由层225。
参照图24，第二重分布介电层221可以形成在第二晶片120的正面120F上，第三晶片130的正面130F上，以及第一成型层411上。第二重分布介电层221可以是一个叠层结构。第二重分布介电层221可以包括多个绝缘子层。绝缘子层可以包含，例如，氧化硅、硼磷酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料等，或其组合。绝缘子层可以包含不同的材料，但不限于此。绝缘子层的制作技术可以包含沉积制程，如化学气相沉积、等离子体增强化学气相沉积或类似制程。沉积制程后可执行一平坦化制程，以去除多余的材料，并为后续制程步骤提供一个实质平坦的表面。
在本实施例中，第二重分布介电层221的底面(即，朝向第一成型层411的表面)可称为第二重分布结构220的背面220B。相应地，第二重分布介电层221的顶面可称为第二重分布结构220的正面220F。
参照图24，多个导电层223可以形成在第二重分布介电层221中。多个导电层223可以形成在多个第二导电层127与多个第三导电层137上，以与第二晶片120及第三晶片130的功能单元电耦合。在一些实施例中，多个导电层223可包含，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。多个导电层223可以在制备第二重分布介电层221的期间形成。在一些实施例中，一些多个导电层223可以经配置以一扇形方式来增加后续通孔成型制程的灵活性。
参照图24，多个重新路由层225可以形成在第二重新分布的介电层221中。在一些实施例中，多个重新路由层225可以包含，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。多个重新路由层225可以在制备第二重分布介电层221的期间形成。
参照图25，第一重分布结构210可以用类似于图9所示的程序键合在第二重分布结构220上，其描述在此不再重复。应该注意的是，在本实施例中，第二晶片120的第一快取单元120C可以不与第一晶片110在形貌上对齐。换言之，第二晶片120的第一快取单元120C在俯视图中可能不被第一晶片110覆盖(或重叠)。多个重新路由层225可经配置以将第二晶片120的第一快取单元120C与第一重分布结构210的相应导电层213电连接，即使第一快取单元120C与第一晶片110在形貌上不对齐。
在一些实施例中，第三晶片130的第二快取单元130C也可以不与第一晶片110在形貌上对齐。可以采用第二重分布结构220的其他重新路由层来将相应的导电层213与第三晶片130的第二快取单元130C电耦合。
参照图26，多个穿模通孔313、第二成型层413、第二钝化层515、多个第二连接层517以及中介板711可以用类似于图10至图19所示的程序形成，其描述在此不再重复。
通过采用第二重分布结构220，可以提高第二晶片120及第三晶片130的布局的灵活性。换言之，可以减少设计第二晶片120及第三晶片130的难度。
本公开的一个方面提供一种半导体元件，包括：一第一晶片；一第一重分布结构，设置于该第一晶片上；一第二晶片，设置于该第一重分布结构上，并包括一第一快取单元；一第三晶片，设置于该第一重分布结构上，与该第二晶片分开，并包括一第二快取单元；一第一钝化层，设置于该第二晶片与该第一重分布结构之间；一第一成型层，设置于该第一钝化层上面；以及一第二成型层，设置于该第一钝化层下面。该第一重分布结构包括：多个导电层，分别并相应地将该第一晶片与该第二晶片的该第一快取单元电耦合，以及将该第一晶片与该第三晶片的该第二快取单元电耦合；以及一桥接层，与该多个导电层电隔离，并将该第二晶片与该第三晶片电连接。该第二晶片的该第一快取单元与该第三晶片的该第二快取单元在形貌上与该第一晶片对齐。该第一晶片经配置以作为一快取存储器，而该第二晶片与该第三晶片经配置以作为一逻辑晶片。
本公开的另一个方面提供一种半导体元件，包括一第一晶片；一第二晶片，设置于该第一晶片上面，并包括一第一快取单元；一第三晶片，设置于该第一晶片上面，与该第二晶片水平分开，并包括一第二快取单元；一第一重分布结构，设置于该第一晶片与该第二晶片之间、该第一晶片与该第三晶片之间，并包括与该第一晶片电耦合的多个导电层，以及与该多个导电层电隔离的一桥接层；一第二重分布结构，设置于该第一重分布结构与该第二晶片之间、该第一重分布结构与该第三晶片之间，并包括将该桥接层与该第二晶片电耦合以及将该桥接层与该第三晶片电耦合的多个导电层，以及将该第一重分布结构的该多个导电层中的相应一个与该第二晶片的该第一快取单元电耦合的一重新路由层；设置于该第二重分布结构上的一第一成型层；设置于该第二重分布结构下面的一第二成型层；以及设置于该第二成型层下面的一第二钝化层。
由于本公开的半导体元件的设计，第二晶片120与第三晶片130可以通过采用多个桥接层215而协同操作。此外，第二晶片120与第三晶片130仍可分别或协同地接入第一晶片110。因此，半导体元件1A的性能可以得到改善。此外，与大晶片的制备相比，小晶片例如第一晶片110、第二晶片120以及第三晶片130可以制备更高的产量。因此，半导体元件1A的制备总体产量可以得到改善。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离申请专利范围所界定的本公开的精神与范围。例如，可用不同的方法实施上述的许多过程，并且以其他过程或其组合替代上述的许多过程。
再者，本申请案的范围并不受限于说明书中所述的过程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的过程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等过程、机械、制造、物质组成物、手段、方法、或步骤是包括于本申请案的申请专利范围内。

Claims (19)

1.一种半导体元件，包括：
一第一晶片；
一第一重分布结构，设置于该第一晶片上；
一第二晶片，设置于该第一重分布结构上，并包括一第一快取单元；
一第三晶片，设置于该第一重分布结构上，与该第二晶片分开，并包括一第二快取单元；
其中该第一重分布结构包括：
多个导电层，分别并相应地将该第一晶片与该第二晶片的该第一快取单元电耦合，以及将该第一晶片与该第三晶片的该第二快取单元电耦合；以及
一桥接层，与该多个导电层电隔离，并将该第二晶片与该第三晶片电连接；
一第一钝化层，设置于该第二晶片与该第一重分布结构之间；
一第一成型层，设置于该第一钝化层上面；以及
一第二成型层，设置于该第一钝化层下面。
2.如权利要求1所述的半导体元件，其中该第一钝化层设置于该第三晶片与该第一重分布结构之间。
3.如权利要求1所述的半导体元件，其中该第一成型层围绕该第二晶片与该第三晶片，以及该第二成型层围绕该第一重分布结构与该第一晶片。
4.如权利要求3所述的半导体元件，更包括设置于该第二成型层下面的一第二钝化层，以及设置于该第二钝化层下面的一中介板。
5.如权利要求4所述的半导体元件，更包括沿该第二成型层与该第二钝化层设置的多个穿模通孔，以将该第二晶片与该中介板电耦合，以及将该第三晶片与该中介板电耦合，其中该第一钝化层包括氮化硅、氧化硅、氮氧化硅、氮化硅氧化物、磷硅酸盐玻璃、硼硅酸盐玻璃、掺硼磷硅酸盐玻璃、聚苯并恶唑、聚酰亚胺、苯并环丁烯、味之素堆积膜、阻焊膜，或其组合。
6.如权利要求4所述的半导体元件，其中该第一成型层包括聚苯并恶唑、聚酰亚胺、苯并环丁烯、环氧树脂压合物，或二氟化铵；以及该第一重分布结构的该多个导电层与该桥接层包括钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物或其组合。
7.如权利要求6所述的半导体元件，更包括设置于该中介板上的一第四晶片，其中该第四晶片经配置以作为一高频宽存储器。
8.如权利要求6所述的半导体元件，更包括设置于该第一钝化层与该第一重分布结构之间的多个连接单元。
9.如权利要求8所述的半导体元件，更包括设置于该第一钝化层与第一重分布结构之间，并围绕该多个连接单元的一底层填充层，其中该底层填充层包括一交联的有机树脂与低热膨胀系数的无机颗粒。
10.如权利要求1所述的半导体元件，其中该第二晶片的该第一快取单元与该第三晶片的该第二快取单元在形貌上与该第一晶片对齐。
11.如权利要求1所述的半导体元件，其中该第一晶片经配置以作为一快取存储器，而该第二晶片与该第三晶片经配置以作为一逻辑晶片。
12.一种半导体元件，包括：
一第一晶片；
一第二晶片，设置于该第一晶片上面，并包括一第一快取单元；
一第三晶片，设置于该第一晶片上面，与该第二晶片水平分开，并包括一第二快取单元；
一第一重分布结构，设置于该第一晶片与该第二晶片之间、该第一晶片与该第三晶片之间，并包括：
多个导电层，与该第一晶片电耦合；以及
一桥接层，与该多个导电层电隔离；
一第二重分布结构，设置于该第一重分布结构与该第二晶片之间、该第一重分布结构与该第三晶片之间，并包括：
多个导电层，将该桥接层与该第二晶片电耦合，以及将该桥接层与该第三晶片电耦合；以及
一重新路由层，将该第一重分布结构的该多个导电层中的相应一个与该第二晶片的该第一快取单元电耦合；
一第一成型层，设置于该第二重分布结构上；
一第二成型层，设置于该第二重分布结构下面；以及
一第二钝化层，设置于该第二成型层下面。
13.如权利要求12所述的半导体元件，其中该第一成型层围绕该第二晶片与该第三晶片，以及该第二成型层围绕该第一重分布结构与该第一晶片。
14.如权利要求13所述的半导体元件，更包括设置于该第二钝化层下面的一中介板。
15.如权利要求14所述的半导体元件，更包括沿该第二成型层与该第二钝化层设置的多个穿模通孔。
16.如权利要求15所述的半导体元件，其中该第三晶片的该第二快取单元在形貌上与该第一晶片对齐。
17.如权利要求15所述的半导体元件，其中该第三晶片的该第二快取单元与该第一晶片在形貌上不对齐。
18.如权利要求12所述的半导体元件，其中该第二晶片的该第一快取单元在形貌上与该第一晶片不对齐。
19.如权利要求12所述的半导体元件，其中该第一晶片经配置以作为一快取存储器，而该第二晶片与该第三晶片经配置以作为一逻辑晶片。
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