CN117991613A - 时钟发生器和包括该时钟发生器的显示装置 - Google Patents

时钟发生器和包括该时钟发生器的显示装置 Download PDF

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金丁宰
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Abstract

本公开涉及时钟发生器和包括该时钟发生器的显示装置。时钟发生器包括第一时钟产生电路，第一时钟产生电路被配置为输出时钟，数据和定时控制信号；第一布线，通过该第一布线串行地传输时钟；第二布线，通过该第二布线串行地传输数据；第三布线，定时控制信号的脉冲通过第三布线被串行发送；第二时钟产生电路，其通过第一布线，第二布线及第三布线连接到第一时钟产生电路，且第二时钟产生电路被配置为产生预时钟，预时钟中的相位基于数据和时钟被依次移位；以及时钟调整电路，其被配置为接收定时控制信号和预时钟的脉冲，并输出输出时钟。

Description

时钟发生器和包括该时钟发生器的显示装置
技术领域
本公开涉及时钟发生器和包括该时钟发生器的显示装置。
背景技术
平板显示器(FPD)的驱动电路通过将输入图像的像素数据写入显示面板的像素来在像素阵列上再现输入图像。这种显示装置的驱动电路包括用于向数据线提供数据信号的数据驱动电路、用于向选通线提供选通脉冲的选通驱动电路，用于控制数据驱动电路和选通驱动电路的操作定时的定时控制器等。
显示装置可以包括时钟发生器，时钟发生器用于产生输入到显示面板的驱动电路的时钟。
时钟发生器和电平移位器需要高频性能，以便产生具有高分辨率的时钟。如果减少了在时钟发生器和电平移位器之间传输时钟的布线数量，则可以通过高频串行接口传输时钟。为此，需要具有高性能的时钟发生器和电平移位器，但是这导致成本增加。
发明内容
本公开提供了一种能够微调时钟的时钟发生器以及包括该时钟发生器的显示装置。
应当注意，本公开的技术特征和益处不限于上述那些，并且本公开的其他技术特征和益处对于本领域技术人员而言从本文的描述中将是显而易见的。
根据本公开的实施方式的时钟发生器可以包括第一时钟产生电路，该第一时钟产生电路被配置为输出时钟、数据和定时控制信号；第一布线，通过该第一布线串行地传输时钟；第二布线，通过该第二布线串行地传输数据；第三布线，所述定时控制信号的脉冲通过所述第三布线被串行传输；第二时钟产生电路，其通过所述第一布线、所述第二布线和所述第三布线连接到所述第一时钟产生电路，并且第二时钟产生电路被配置为产生预时钟，所述预时钟中的相位基于所述数据和所述时钟被依次移位；以及时钟调整电路，其被配置为接收所述定时控制信号和所述预时钟的脉冲，并输出输出时钟。可以通过定时控制信号的脉冲来调整输出时钟的上升时间点、脉冲宽度和下降时间点中的至少一者。
定时控制信号的脉冲可以与预时钟的上升时间点和下降时间点中的至少一者交叠。
定时控制信号的脉冲宽度可以小于预时钟的脉冲宽度。
当定时控制信号的脉冲与预时钟的脉冲上升沿交叠时，定时控制信号的脉冲可以在预时钟的脉冲上升时间点之前上升，而在预时钟的脉冲上升时间点之后下降。当定时控制信号的脉冲与预时钟的脉冲下降沿交叠时，定时控制信号的脉冲可以在预时钟的脉冲下降时间之前上升，并在预时钟的脉冲下降时间之后下降。
定时控制信号的脉冲与预时钟的脉冲交叠的时段可以小于时钟的一个时钟周期。
时钟调整电路还可以包括延迟电路，延迟电路被配置为延迟预时钟并输出输出时钟。当定时控制信号的脉冲与预时钟的脉冲上升沿交叠时，输出时钟的脉冲可以在延迟了从预时钟的脉冲的上升时间点到定时控制信号的脉冲下降时间点的时间的时间点上升。当定时控制信号的脉冲与预时钟的脉冲下降沿交叠时，输出时钟的脉冲可以在延迟了从预时钟的脉冲下降时间点到定时控制信号的脉冲下降时间点的时间的时间点下降。
所述时钟调整电路可进一步包含滤波器电路，所述滤波器电路经配置以包含一个或更多个逻辑电路元件且产生所述输出时钟。当定时控制信号的脉冲与预时钟的脉冲下降沿交叠时，输出时钟的脉冲可以在预时钟信号的脉冲下降时间点之前的定时控制信号的上升时间点下降。
时钟发生器还可以包括输出缓冲器，其被配置为增加从时钟调整电路输出的时钟的摆动宽度。时钟调整电路和输出缓冲器可以包括在第二时钟产生电路中。
定时控制信号可以包括从时钟延迟小于时钟的一个时钟周期的时间的延迟时钟。第二时钟产生电路可基于通过将时钟或延迟时钟计数数据的指定上升值而获得的值来使预时钟上升，并基于通过将时钟计数数据的指定下降值而获得的值来使预时钟下降。
根据本公开的实施方式的时钟发生器可以包括第一时钟产生电路，其被配置为生成时钟和数据；第一布线，通过该第一布线传输时钟；第二布线，通过该第二布线传输数据；以及第二时钟产生电路，所述第二时钟产生电路通过所述第一布线和所述第二布线连接到所述第一时钟产生电路，并且第二时钟产生电路被配置为生成输出时钟，基于所述数据和所述时钟，在所述输出时钟中相位被依次移位。第一时钟产生电路可以改变在小于时钟的一个时钟周期的时间内的时钟的脉冲上升时间点和时钟的脉冲下降时间点。当时钟的脉冲上升时间点和时钟的脉冲下降时间点变化时，输出时钟的脉冲上升时间点和脉冲下降时间点可以在小于一个时钟周期的时间内变化。
根据本公开的实施方式的显示装置可以包括被配置为包括多个像素电路的显示面板，其中，像素电路中的每一个连接到数据线和选通线；数据驱动器，其被配置为输出施加到所述数据线的数据信号；选通驱动器，其被配置为接收时钟并向所述选通线提供选通脉冲；以及时钟发生器，其被配置为向所述选通驱动器提供所述时钟。所述时钟发生器可以包括第一时钟产生电路，所述第一时钟产生电路被配置为生成时钟、数据和定时控制信号；第一布线，通过该第一布线传输时钟；第二布线，通过该第二布线传输数据；第三布线，通过该第三布线传输所述定时控制信号的脉冲；第二时钟产生电路，其通过所述第一布线、所述第二布线及所述第三布线连接到所述第一时钟产生电路，并且所述第二时钟产生电路被配置为产生预时钟，所述预时钟中的相位基于所述数据和所述时钟被依次移位；以及时钟调整电路，其被配置为接收所述定时控制信号和所述预时钟的脉冲，并输出输出时钟。可以通过定时控制信号的脉冲来调整输出时钟的上升时间点、脉冲宽度和下降时间点中的至少一者。
根据本公开的实施方式的显示装置可以包括被配置为包括多个像素电路的显示面板，其中像素电路中的每一个连接到数据线和选通线；数据驱动器，其被配置为输出施加到所述数据线的数据信号；选通驱动器，其被配置为接收时钟并向所述选通线提供选通脉冲；以及时钟发生器，其被配置为向所述选通驱动器提供所述时钟。所述时钟发生器可以包括被配置为输出时钟和数据的第一时钟产生电路；第一布线，通过该第一布线传输时钟；第二布线，通过该第二布线传输数据；以及第二时钟产生电路，所述第二时钟产生电路通过所述第一布线和所述第二布线连接到所述第一时钟产生电路，并且被配置为生成输出时钟，所述输出时钟中的相位基于所述数据和所述时钟被依次移位。第一时钟产生电路可以改变在小于时钟的一个时钟周期的时间内的时钟的脉冲上升时间点和时钟的脉冲下降时间点。当时钟的脉冲上升时间点和时钟的脉冲下降时间点变化时，输出时钟的脉冲上升时间点和脉冲下降时间点可以在小于一个时钟周期的时间内变化。
本公开可以以高于时钟产生电路的频率性能的时间分辨率精细地调整从时钟产生电路生成的时钟的定时。因此，本公开可以实现能够精细调整时钟的低成本时钟发生器和显示装置。
本公开可精细地调整时钟的定时以增加设计各种像素驱动方法和高分辨率显示装置的自由度。
通过本公开可以实现的效果不限于上述效果。即，根据以下描述，本公开所属领域的技术人员可以明显地理解未提及的其他目的。
附图说明
通过参考附图详细描述本公开的实施方式，本公开的上述和其他目的、特征和优点对于本领域普通技术人员将变得更加明显，其中：
图1和图2是示出根据本公开的实施方式的显示装置的示图；
图3和图4是示出像素电路的一个示例的电路图；
图5A到图5C是说明根据本公开实施方式的显示装置中的电平移位器的各种实施方式的图；
图6是示出根据本公开的第一实施方式的时钟发生器的图；
图7是示出图6所示的预时钟、定时控制信号和输出时钟的一个示例的波形图；
图8A至图8D是示出使用预时钟和定时控制信号来调整输出时钟的上升时间点、脉冲宽度和下降时间点的示例的波形图；
图9是示出根据本公开的实施方式的预时钟、定时控制信号和输出时钟的一个示例的波形图；
图10是示出根据本公开的第二实施方式的时钟发生器的图；
图11是示出图10所示的预时钟、定时控制信号和输出时钟的一个示例的波形图；
图12A和图12B是图11所示的时钟、预时钟和定时控制信号的脉冲的放大波形图；
图13是示出滤波器电路的一个示例的电路图；
图14是示出根据本公开的第三实施方式的时钟发生器的图；
图15是示出根据本公开的第四实施方式的时钟发生器的图；
图16是示出图15所示的预时钟、定时控制信号和输出时钟的一个示例的波形图；
图17是示出根据本公开的第五实施方式的时钟发生器的图；
图18是示出图17所示的时钟、数据和输出时钟的一个示例的波形图；
图19是示出由第一时钟产生电路产生的时钟的上升时间点和下降时间点的波形图；以及
图20和图21是根据本公开的实施方式的时钟发生器的性能验证的模拟结果。
具体实施方式
从以下参照附图描述的实施方式中将更清楚地理解本公开的优点和特征以及用于实现本公开的方法。然而，本公开不限于以下实施方式，而是可以以各种不同形式来实现。相反，本实施方式将使本公开的公开内容完整，并且允许本领域技术人员完全理解本公开的范围。
在附图中示出的用于描述本公开的实施方式的形状、尺寸、比率、角度、数量等仅是示例，并且本公开不限于此。在整个说明书中，相同的附图标记通常表示相同的元件。此外，在描述本公开时，可以省略已知相关技术的详细描述以避免不必要地模糊本公开的主题。
本文所用的术语例如“包含”、“包括”、“具有”和“由……组成”通常旨在允许添加其它组分，除非该术语与术语“仅”一起使用。除非另有明确说明，否则对单数的任何提及可包括复数。
即使没有明确说明，组件被解释为包括普通误差范围。
当在两个部件之间描述位置关系或互连关系时，诸如“在……的顶部”、“在……的上方”、“在……的下方”、“在……旁”、“与……连接或联接”，“交叉”、“相交”等，一个或更多个其它部件可以插入它们之间，除非使用“紧”或“直接”。
当描述时间先行关系时，诸如“之后”、“随着……”、“接着”、“之前”等，除非使用“立即”或“直接”，否则它在时基上可以不是连续的。
术语“第一”、“第二”等可用于彼此区分组件，但组件的功能或结构不受组件前面的序数或组件名称限制。
以下实施方式可以部分地或全部地彼此结合或组合，并且可以以技术上不同的方式连接和操作。实施方式可以彼此独立地或相互关联地执行。
在本公开的显示装置中，显示面板驱动电路、像素阵列、电平移位器等可包括多个晶体管。晶体管可以实现为包括氧化物半导体的氧化物薄膜晶体管(氧化物TFT)、包括低温多晶硅的低温多晶硅(LTPS)TFT等。
晶体管是包括栅极、源极和漏极的三电极元件。源极是向晶体管提供载流子的电极。在晶体管中，载流子开始从源极流动。漏极是载流子通过其从晶体管离开的电极。在晶体管中，载流子从源极流到漏极。在n沟道晶体管的情况下，由于载流子是电子，所以源极电压是低于漏极电压的电压，使得电子可以从源极流到漏极。n沟道晶体管具有从漏极流向源极的电流方向。在p沟道晶体管(p沟道金属氧化物半导体(PMOS))的情况下，由于载流子是空穴，所以源极电压高于漏极电压，使得空穴可以从源极流到漏极。在p沟道晶体管中，由于空穴从源极流到漏极，电流从源极流到漏极。应当注意，晶体管的源极和漏极不是固定的。例如，可以根据施加的电压改变源极和漏极。因此，本公开不限制晶体管的源极和漏极。在下面的描述中，晶体管的源极和漏极将被称为第一电极和第二电极。
选通脉冲在栅极导通电压和栅极截止电压之间摆动。栅极截止电压可以解释为第一电压，栅极导通电压可以解释为第二电压。晶体管响应栅极导通电压而导通，而晶体管响应栅极截止电压而截止。在n沟道晶体管的情况下，栅极导通电压可以是选通高电压VGH，栅极截止电压可以是选通低电压VGL。在p沟道晶体管的情况下，栅极导通电压可以是选通低电压VGL，栅极截止电压可以是选通高电压VGH。
本公开适用于需要时钟发生器和电平移位器的任何平板显示器件，例如液晶显示器(LCD)和有机发光显示器(OLED显示器)。
在下文中，将参照附图详细描述本公开的各种实施方式。
参照图1和图2，根据本公开的实施方式的显示装置包括显示面板PNL和显示面板驱动电路。
显示面板PNL的显示区域包括显示输入图像的像素数据的像素阵列AA。输入图像的像素数据显示在像素阵列AA的像素上。像素阵列AA包括多条数据线DL、与数据线DL相交的多条选通线GL、以及以矩阵形式布置的像素。除了矩阵形式之外，像素的布置还可以以各种方式形成，例如共享发射相同颜色的像素的形式、条纹形式、菱形形式等。
当像素阵列AA的分辨率为n*m时，像素阵列AA包括n个像素列和与像素列相交的m个像素行L1至Lm。像素行包括沿第一方向X布置的像素。像素列包括沿第一方向布置的像素。一个水平周期(1H)是通过将一个帧周期除以m个像素行L1至Lm的数量而获得的时间。在一个水平周期(1H)中将像素数据写入一个像素行的像素。
像素中的每一个包括用于颜色实现的两个或更多个子像素101。例如，像素中的每一个可以被分成红色子像素、绿色子像素和蓝色子像素。像素中的每一个还可以包括白色子像素。子像素101中的每一个包括像素电路。像素电路包括像素电极、一个或更多个薄膜晶体管(TFT)和电容器。像素电路连接到数据线DL和选通线GL。在有机发光显示装置的情况下，像素电路可以用图3和图4所示的电路来实现，但不限于此。
触摸传感器可以设置在显示面板PNL上以实现触摸屏。可以使用单独的触摸传感器来感测触摸输入或通过像素来感测触摸输入。触摸传感器可以以盒上(on-cell)型或附加型设置在显示面板的屏幕上，或者利用嵌入在像素阵列中的盒内(in-cell)型触摸传感器来实现。
显示面板驱动电路在定时控制器130的控制下将输入图像的数据写入到显示面板100的像素中。显示面板驱动电路可以包括数据驱动器110、选通驱动器120、用于控制驱动器110和120的操作定时的定时控制器130、连接在定时控制器130和选通驱动器120之间的电平移位器140、以及电源300。
数据驱动器110将作为数字信号从定时控制器130接收的输入图像的像素数据转换为各帧的模拟伽马补偿电压，并输出数据信号Vdata1至Vdata3。从数据驱动器110输出的数据信号Vdata1到Vdata3被提供给数据线DL。数据驱动器110可以使用将数字信号转换成模拟伽马补偿电压的数模转换器(以下称为“DAC”)来输出数据信号Vdata1至Vdata3。数据驱动器110可以集成到图5A到图5C所示的源驱动IC 110a中。源驱动IC 110a可以安装在膜上芯片(COF)110b上，并连接在源PCB 152和153与显示面板100之间。用于驱动触摸传感器的触摸传感器驱动器可以嵌入在每个源驱动IC 110a中。
显示面板驱动电路还可以包括设置在数据驱动器110和数据线DL之间的解复用器阵列112。
解复用器阵列112依次将数据驱动器110的一个通道连接到多条数据线DL，并以时分方式将从数据驱动器110的一个通道输出的数据信号分配到数据线DL，从而可以减少数据驱动器110的通道数量。
选通驱动器120可以形成在其中在显示面板100中不显示图像的边框区域BZ中，或者其至少一部分可以设置在像素阵列AA中。选通驱动器120接收从电平移位器140接收的时钟并输出选通脉冲GATE。选通脉冲GATE被提供给选通线GL。
施加到选通线GL的选通脉冲GATE1到GATE3使子像素101的开关元件导通，以选择其中数据信号Vdata1到Vdata3的电压被充电的像素。子像素101的开关元件响应于选通脉冲GATE1到GATE3的栅极导通电压VGH而导通，并响应于栅极截止电压VGL而截止。选通脉冲GATE在栅极导通电压VGH和栅极截止电压VGL之间摆动。选通驱动器120使用移位寄存器来移位选通脉冲。
定时控制器130可将输入帧频乘以i，并以输入帧频×i Hz(其中，“i”是大于0的正整数)的帧频控制显示面板中的驱动器110和120的操作定时。帧频在美国国家电视标准委员会(NTSC)方案中是60Hz，在逐行倒相(PAL)方案中是50Hz。
定时控制器130从主机系统200接收输入图像的像素数据和与像素数据同步的定时信号。由定时控制器130接收的输入图像的像素数据是数字信号。定时控制器130将像素数据发送到数据驱动器110。定时信号包括垂直同步信号Vsync、水平同步信号Hsync、时钟信号DCLK、数据使能信号DE等。由于可以通过对数据使能信号DE进行计数的方法来获得垂直周期和水平周期，因此可以省略垂直同步信号Vsync和水平同步信号Hsync。数据使能信号DE具有一个水平周期(1H)的周期。
这里使用的术语“同步”在广义上包括信号之间的不同关系的范围。同步信号可包括具有定时彼此精确对准的脉冲的信号，且还包括其中第一信号上的上升脉冲或下降脉冲将是开始第二信号的对准时间的信号、但脉冲的定时(包括其宽度、开始和结束时间、上升和下降时间和频率)不与第一信号对准的信号，且还包括基于第一信号的第二信号的开始定时，第二信号处于不同的频率，甚至可以是DC信号。因此，如果来自一个信号的脉冲是第二不同信号的触发或对准，则可以说它们是同步的，即使第二信号没有进一步跟踪、对准或跟随第一信号。
定时控制器130可以基于从主机系统200接收的定时信号生成用于控制数据驱动器110的数据定时控制信号、用于控制选通驱动器120的选通定时控制信号、用于控制解复用器阵列112的开关元件的控制信号等。选通定时控制信号可以作为数字信号电压电平时钟产生。
主机系统200可以是电视(TV)、机顶盒、导航系统、个人计算机(PC)、家庭影院设备、移动系统和可穿戴系统中的一个。在移动系统和可穿戴系统中，数据驱动器110、定时控制器130和电平移位器140到142可以集成在单个驱动器IC D-IC中，如图2所示。在移动系统中，主机系统200可以实现为应用处理器(AP)。主机系统200可通过移动工业处理器接口(MIPI)将输入图像的像素数据传输到驱动器IC D-IC。主机系统200可通过柔性印刷电路(例如柔性印刷电路(FPC))连接到驱动器IC D-IC。
从电平移位器140输出的时钟在栅极导通电压VGH和栅极截止电压VGL之间摆动，并通过时钟线CL提供给选通驱动器120。从电平移位器140到142输出的时钟可以应用于解复用器阵列112、选通驱动器120和触摸传感器驱动器中的至少一者。
电源300使用DC-DC转换器来产生驱动显示面板100的像素阵列和显示面板驱动电路所需的电压。DC-DC转换器可以包括电荷泵、调整器、降压转换器、升压转换器、降压-升压转换器等。电源300可以调整来自主机系统200的DC输入电压，并产生伽马参考电压VGMA、栅极导通电压VGH、栅极截止电压VGLA、半VDD电压HVDD、像素的公共电压等。半VDD电压与VDD相比低到1/2电压，并且可以用作源驱动IC的输出缓冲器驱动电压。伽马参考电压VGMA被提供给数据驱动器110。通过数据驱动器110的分压电路为每个灰度级划分伽马参考电压VGMA，并将其提供给数据驱动器110的DAC。电源300可以产生通常施加到像素的恒定电压，例如公共电压Vcom、像素驱动电压EVDD、像素基本电压EVSS等。
图3和图4是示出根据本公开的实施方式的像素电路的电路图。图3是液晶显示装置的像素电路，图4是有机发光显示装置的像素电路。应注意，本公开的像素电路不限于图3和图4。
参照图3，像素电路包括像素电极PXL、公共电极COM、液晶单元C1c、存储电容器Cst以及连接到像素电极PXL的TFT。TFT形成在数据线DL1至DL3与选通线GL1的相交部处。TFT响应于来自选通线GL1的选通脉冲GATE，将来自数据线DL1至DL3的数据信号Vdata1至Vdata3提供给像素电极PXL。
参照图4，像素电路包括发光元件EL、向发光元件EL提供电流的驱动元件DT、响应于选通脉冲GATE向驱动元件DT的栅极提供数据信号Vdata的开关元件ST、以及连接在驱动元件DT的栅极和源极之间的电容器Cst。驱动元件DT和开关元件ST可以用TFF实现。
像素驱动电压EVDD可以通过共同连接到像素的电力线PL施加到驱动元件DT的漏极。驱动元件DT通过根据栅极-源极电压Vgs向发光元件EL提供电流来驱动发光元件EL。开关元件ST响应于选通脉冲GATE的栅极导通电压VGH而导通。当阳极和阴极之间的正向电压大于或等于阈值电压时，发光元件EL导通并发光。低于像素驱动电压EVDD的像素基本电压EVSS被施加到发光元件EL的阴极。电容器Cst连接在驱动元件DT的栅极和源极之间，以保持驱动元件DT的栅极-源极电压Vgs。
发光元件EL可以用包括在阳极和阴极之间形成的有机化合物层的OLED来实现。有机化合物层包括空穴注入层(HIL)、空穴传输层(HTL)、发光层(EML)、电子传输层(ETL)和电子注入层(EIL)，但不限于此。当向OLED的阳极和阴极施加电压时，穿过空穴传输层(HTL)的空穴和穿过电子传输层(ETL)的电子移动到发光层(EML)以形成激子并从发光层(EML)发射可见光。用作发光元件的OLED可以具有其中堆叠多个发光层的串联结构。具有串联结构的OLED可以改善像素的亮度和寿命。
由于工艺变化和在显示面板的制造工艺中引起的元件特性变化，像素之间的驱动元件的电特性可能存在差异。随着像素的驱动时间的流逝，驱动元件的电特性的差异可以更加增大。为了补偿像素之间的驱动元件的电特性变化，可以在图4所示的像素电路中包括内部补偿电路，或者可以将外部补偿电路连接到像素电路。
图5A到图5C是说明根据本公开实施方式的显示装置中的电平移位器的各种实施方式的图。
参照图5A至图5C，控制板150可通过柔性电路基板(例如，诸如柔性扁平电缆(FFC)151或FPCB的柔性电路板)和连接器151a连接到第一源PCB 152和第二源153。源驱动IC110a连接在源PCB 152和153与显示面板100之间。源驱动IC 110a从定时控制器130接收像素数据并输出数据信号。
定时控制器130和电平移位器140可以安装在控制板150上，如图5A所示。在这种情况下，电平移位器140的输入端通过形成在控制板150上的布线连接到定时控制器130。电平移位器140至142的输出端子可以通过连接显示面板100上的柔性电路板151、源PCB 152、柔性膜110b和选通驱动器120的布线连接到选通驱动器120。
电平移位器140到142可以分别安装在源PCB 152和153上，如图5B所示。在这种情况下，电平移位器140至142包括安装在第一源PCB 152上的第一电平移位器141和安装在第二源PCB 153上的第二电平移位器142。电平移位器141和142的输入端通过连接控制板150、FFC 151和源PCB 152和153的布线连接到定时控制器130。电平移位器141和142的输出端子可以通过连接显示面板100上的源PCB 152和153，柔性膜110b和选通驱动器120的布线连接到选通驱动器120。
电平移位器141和142可以连接到源驱动IC 110a，如图5C所示。定时控制器130可向源驱动IC 110a发送包括输入图像的像素数据的视频数据包和包括各种控制信息的控制包。定时控制器130将选通定时控制信息编码为控制包，并将其发送到源驱动IC 110a。源驱动IC 110a可以从选通定时控制信息产生选通定时控制信号，并将其提供给电平移位器141和142。
在图5A到图5C中，电平移位器140到142可接收从定时控制器130或源驱动IC 110a接收的选通定时信息以产生输出时钟。选通定时信息可以包括图7中的时钟、数据和定时控制信号。电平移位器140至142的输出时钟被输入到选通驱动器120。选通驱动器120使用移位寄存器对从电平移位器140到142接收的时钟进行移位，并依次将选通脉冲提供给选通线GL。
图6是示出根据本公开的实施方式的时钟发生器的图。图7是示出图6所示的预时钟POUT、定时控制信号IN和输出时钟OUT的一个示例的波形图。
参考图6和图7，时钟发生器包括第一时钟产生电路TX、第二时钟产生电路RX和时钟调整电路AX。时钟调整电路AX可以包括对应于第二时钟产生电路RX的输出通道数目的第一到第n时钟调整部分1001到100n。
第一时钟产生电路TX可以通过包括第一布线(或时钟布线)61、第二布线(或数据布线)62和第三布线63的串行接口连接到第二时钟产生电路RX。第一时钟产生电路TX以可以在第二时钟产生电路RX中采样的频率，例如以10MHz的频率，通过时钟布线和数据布线串行地传送时钟CLK和数据DATA。数据DATA与时钟CLK同步。第一时钟产生电路TX可以具有高频性能，例如，以100MHz的频率产生时钟CLK的能力。
第一时钟产生电路TX通过第三布线63将定时控制信号IN的脉冲串行地发送到第二时钟产生电路RX。定时控制信号IN的脉冲与时钟CLK同步。即，基于时钟信号脉冲，定时控制信号IN具有产生的一个或更多个脉冲，然而，它不具有与时钟脉冲及其频率精确对准的所有脉冲宽度、频率和其它特征。定时控制信号IN以低于时钟CLK和数据DATA的频率的频率被发送到第二时钟产生电路RX，但是脉冲的上升时间点、脉冲宽度和下降时间点可以以在例如100MHz的高频下可能的时间分辨率变化。
第二时钟产生电路RX通过第一布线61、第二布线62和第三布线63连接到第一时钟产生电路TX。第二时钟产生电路RX产生预时钟POUT1到POUTn，其中基于数据DATA和时钟CLK依次移位相位。时钟调整部分1001至100n中的每一个可以接收相应的定时控制信号IN1至INn和预时钟POUT1至POUTn的脉冲，并且微调预时钟POUT1至POUTn的上升时间点、脉冲宽度和下降时间点中的一者或更多者，以生成输出时钟OUT1至OUTn。
第二时钟产生电路RX将通过n个通道(n是大于或等于2的正整数)依次移位的第一到第n预时钟POUT1到POUTn提供给相应的时钟调整部分1001到100n。第二时钟产生电路RX可以为每个通道IN1-INn分离串行接收的定时控制信号IN的脉冲，以便为时钟调整电路AX中的每个通道精细地调整第一到第n预时钟POUT1到POUTn的定时。第二时钟产生电路RX可以为每个通道对从第一时钟产生电路TX串行接收的定时控制信号IN的脉冲进行采样，并将定时控制信号IN1-INn提供给相应通道的时钟调整部分1001到100n。与输入定时控制信号IN相比，提供给时钟调整部分1001到100n的定时控制信号IN1到INn的频率可以降低到输入定时控制信号IN的1/n或更小。
第一时钟调整部分1001从第二时钟产生电路RX的第一通道接收第一预时钟POUT1的脉冲和第一定时控制信号IN1，从而可以精细地调整第一预时钟POUT1的上升时间点、脉冲宽度和下降时间点中的一者或更多者，以产生第一输出时钟OUT1。第二时钟调整部分1002从第二时钟产生电路RX的第二通道接收第二预时钟POUT2的脉冲和第二定时控制信号IN2，以允许精细地调整第二预时钟POUT2的上升时间点、脉冲宽度和下降时间点中的一者或更多者，以产生第二输出时钟OUT2。
第二时钟产生电路RX以低于输入时钟CLK和数据DATA的频率(例如，以10MHz的频率)产生预时钟POUT1到POUTn。第二时钟产生电路RX可以用具有比第一时钟产生电路TX更低的频率性能的电路来实现。
第二时钟产生电路RX将时钟CLK计数为数据DATA的值，并使时钟脉冲上升和下降以产生预时钟POUT1到POUTn。例如，如果数据DATA的值为“2”，则当时钟计数值为“2”时，第二时钟产生电路RX使预时钟POUT1至POUTn上升，然后如果数据DATA的值为“22”，则当时钟计数值为“22”时，第二时钟产生电路RX使预时钟POUT1至POUTn下降，并且以比输入时钟CLK相对低的频率输出预时钟POUT1至POUTn。因此，第二时钟产生电路RX可以基于数据DATA所指示的时钟数目来确定预时钟POUT1到POUTn的上升沿、脉冲宽度和下降沿。可以以输入时钟CLK的一个时钟周期为单位来调整预时钟POUT1到POUTn的上升时间点、脉冲宽度和下降时间点。
时钟调整部分1001到100n中的每一个可以精细地调整预时钟POUT1到POUTn的上升时间点和下降时间点，以使用定时控制信号IN1到INn产生输出时钟OUT1到OUTn。时钟调整部分1001至100n中的每一个可以使用延迟电路和滤波器电路之一来精确地控制输出时钟OUT1至OUTn的定时。可以将定时控制信号IN1至INn的脉冲与预时钟信号POUT1至POUTn的脉冲交叠的时段设置为小于时钟CLK的一个时钟周期的值(图12A和图12B中的“T”)。时钟调整部分1001到100n中的每一个可以以小于1个时钟周期T的时间分辨率精细地调整预时钟POUT1到POUTn的定时。例如，时钟调整部分1001到100n可以产生输出时钟OUT1到OUTn，其在上升时间点、脉冲宽度和下降时间点中的至少一者中被精细地调整，具有在从各个预时钟POUT1到POUTn的100MHz频率处可能的时间分辨能力。因此，时钟调整部分1001到100n可以产生输出时钟OUT1到OUTn，其中定时是可调整的，超出了第二时钟产生电路RX的频率性能。
当需要微调要提供给选通驱动器120的输出时钟OUT1至OUTn的上升时间点、脉冲宽度和下降时间中的一者或更多者时，第一时钟产生电路TX可以通过改变定时控制信号IN的定时来精确地控制输出时钟OUT1至OUTn。当定时控制信号IN1到INn的脉冲与预时钟POUT1到POUTn的脉冲上升沿交叠时，定时控制信号IN1到INn的脉冲可以在预时钟POUT1到POUTn的脉冲上升沿之前上升，并且在预时钟POUT1到POUTn的脉冲上升时间点之后下降。当定时控制信号IN的脉冲与预时钟信号POUT1到POUTn的脉冲下降沿交叠时，定时控制信号IN的脉冲可以在预时钟POUT1到POUTn的脉冲下降时间点之前上升，并且可以在预时钟POUT1到POUTn的脉冲下降时间点之后下降。
当定时控制信号IN1至INn的脉冲与预时钟POUT1至POUTn的脉冲上升沿交叠时，输出时钟OUT1至OUTn的脉冲可以在延迟了从预时钟POUT1至POUTn的脉冲上升时间点到定时控制信号IN的脉冲下降时间点的时间的时间点上升。当定时控制信号(IN1至INn)的脉冲与预时钟POUT1至POUTn的脉冲下降沿交叠时，输出时钟OUT1至OUTn的脉冲可以在延迟了从预时钟POUT1至POUTn的脉冲下降时间点到定时控制信号IN的脉冲下降时间点的时间的时间点下降。
在图7的例子中，定时控制信号IN可以包括与第一预时钟POUT1的上升沿交叠的第一脉冲71和与预时钟POUT1的下降沿交叠的第二脉冲72。在这种情况下，第一时钟调整部分1001调整器通过将第一预时钟POUT1的上升时间点延迟到第一脉冲71的下降沿来设置第一输出时钟OUT1的上升时间点，并且通过将第一预时钟POUT1的下降时间点延迟到第二脉冲72的下降沿来调整或设置第一输出时钟OUT1的下降时间点。
第一时钟产生电路TX可以嵌入在定时控制器130、驱动IC D-IC和源驱动IC 110a中的任何一者中。电平移位器140至142可以包括第二时钟产生电路RX和时钟调整部分1001至100n。
图8A至图8D是示出使用预时钟POUT1和定时控制信号IN来设置输出时钟OUT1的上升时间点、脉冲宽度和下降时间点的示例的波形图。
参考图8A，定时控制信号IN的脉冲可以不与预时钟POUT1的上升沿和下降沿交叠。在这种情况下，时钟调整部分1001无延迟地输出与第一预时钟POUT1相同的输出时钟OUT1。在这种情况下，第一输出时钟OUT1的上升时间点、脉冲宽度和下降时间与第一预时钟POUT1的相同。
参考图8B，定时控制信号IN的脉冲与预时钟信号POUT1的上升沿交叠。在这种情况下，时钟调整部分1001将预时钟POUT1从预时钟POUT1的上升时间点延迟到定时控制信号IN的脉冲下降时间点的延迟时间Δt。结果，输出时钟OUT1在预时钟(POUT1)上升之后上升，并且输出时钟OUT1在预时钟POUT1下降的同时下降。在这种情况下，输出时钟OUT1的脉冲宽度小于对应的预时钟POUT1的脉冲宽度。例如，在预时钟POUT1的脉冲宽度W为100％的情况下，延迟时间Δt可以为10％，输出时钟OUT1的脉冲宽度Wout可以为90％。Δt不限于图8B。对于一个示例，如图9所示，Δt可以是通过串行接口接收的输入时钟CLK的一个时钟周期(图12A和图12B中的T)的高频处可能的时间分辨率的精细时间，例如t1＝10％、t2＝20％、t3＝30％、t4＝40％。
参照图8C，与预时钟POUT1的上升沿交叠的定时控制信号IN的脉冲宽度增加，使得延迟时间Δt可以增加该量。例如，与预时钟POUT1的脉冲宽度W相比，延迟时间Δt可以增加50％。在这种情况下，输出时钟OUT1在预时钟POUT1上升之后上升，并且它们之间的延迟时间Δt是预时钟POUT的脉冲宽度W的50％。在这种情况下，与预时钟POUT1的脉冲宽度W相比，输出时钟OUT1的脉冲宽度Wout减小到50％。
参照图8D，在定时控制信号IN的脉冲不落在预时钟POUT1的脉冲宽度W内的周期中，不产生输出时钟OUT1的脉冲。
时钟调整部分1001至100n中的每一个可以使用延迟电路分别精细地调整输出时钟的上升时间点、脉冲宽度和下降时间点，如图9所示。
参考图9，第一定时控制信号IN1的第一脉冲与第一预时钟POUT1的上升沿交叠，并且第一定时控制信号IN1的第二脉冲可以与第一预时钟POUT1的下降沿交叠。
如图12A所示，从第一预时钟POUT1的上升时间点到第一定时控制信号IN1的第一脉冲的下降时间点的延迟时间t1可以被设置为输入时钟CLK的一个时钟周期的10％，但不限于此。如图12B所示，从第一预时钟POUT1的下降时间点到第一定时控制信号IN1的第二脉冲的下降时间点的延迟时间t3可以被设置为一个时钟周期的30％，但不限于此。因此，可以认为第一定时控制信号IN1与时钟CLK在术语的广义意义上是同步的，因为在一个实施方式中它被设置为频率的10％，而在另一个实施方式中被设置为频率的30％。
在这种情况下，来自第一时钟调整部分1001的第一输出时钟OUT1可以在从第一预时钟POUT1的上升时间点延迟一个时钟周期T的10％的时间处上升，并且可以在从预时钟POUT1的下降时间延迟一个时钟周期的30％的时间处下降。结果，第一输出时钟OUT1的上升时间点从第一预时钟POUT1的上升时间点稍微延迟，并且第一输出时钟OUT1的下降时间点从第一预时钟POUT1的下降时间点稍微延迟。当上升延迟时间t1和下降延迟时间t3被设置为彼此不同时，第一输出时钟OUT1的下降宽度也可以被微调。
第二定时控制信号IN2的第一脉冲与第二预时钟POUT2的上升沿交叠，并且第二定时控制信号IN2的第二脉冲与第二预时钟POUT2的下降沿交叠。
从第二预时钟POUT2的上升时间点到第二定时控制信号IN2的第一脉冲的下降时间点的延迟时间t2可以被设置为输入时钟CLK的一个时钟周期的20％，但不限于此。从第二预时钟POUT2的下降时间点到第二定时控制信号IN2的第二脉冲的下降时间点的延迟时间t4可以被设置为一个时钟周期的40％，但不限于此。在这种情况下，从第二时钟调整部分1002输出的第二输出时钟OUT2可以在从第二预时钟POUT2的上升时间点延迟一个时钟周期的20％的时间处上升，并且可以在从第二预时钟POUT2的下降时间点延迟一个时钟周期的40％的时间处下降。结果，第二输出时钟OUT2的上升时间点从第二预时钟POUT2的上升时间点稍微延迟，并且第二输出时钟OUT2的下降时间点从第二预时钟POUT2的下降时间点稍微延迟。当上升延迟时间t2和下降延迟时间t4被设置为彼此不同时，第二输出时钟OUT2的脉冲宽度也可以被微调。
图10是示出根据本公开的实施方式的时钟发生器的图。图11是示出图10所示的预时钟、定时控制信号和输出时钟的一个示例的波形图。图12A和图12B是图11所示的时钟、预时钟和定时控制信号的放大波形图。图12A示出了设置为一个时钟周期T的10％的延迟时间t1的一个例子，图12B示出了设置为一个时钟周期T的30％的延迟时间t3的一个例子。在图12A和图12B中，“H”'是高电压，“L”是低电压。图13是说明滤波器电路的一个示例的电路图。在图10至图13中，省略了与前述实施方式基本相同的部件的详细描述。
参考图10到图13，时钟发生器包括第一时钟产生电路TX、第二时钟产生电路RX和时钟调整电路。
时钟调整电路包括分别连接到第二时钟产生电路RX的通道的时钟调整部分1021到102n。时钟调整部分1021至102n中的每一个使用滤波电路或延迟电路和滤波电路的组合来精细地调整预时钟POUT1至POUTn的上升时间点和下降时间点。滤波器电路可以包括逻辑电路元件，例如NOT、AND、OR、XOR、NAND和XNOR。滤波器电路可以使用一个或更多个逻辑电路元件的组合来精细地调整预时钟的定时。例如，滤波器电路可以精细地调整预时钟POU1和POUT2的上升时间点、脉冲宽度和下降时间点中的一者或更多者，并且可以通过使用AND门来输出时钟OUT1和OUT2，该AND门输出由NOT门INV和预时钟POUT1和POUT2反相的定时控制信号IN1和IN2的逻辑乘积结果，如图13所示。
时钟调整部分1021到102n可以通过使用延迟电路和滤波器电路来精细地调整从第二时钟产生电路RX依次输入的第一到第n预时钟POUT1到POUTn中的每一个的上升时间点、脉冲宽度和下降时间点中的一者或更多者。因此，时钟调整部分1021到102n输出第一到第n输出时钟OUT1到OUTn，其中以例如100MHz的高频的时间分辨率精细地调整定时。
第一定时控制信号IN1的第一脉冲与第一预时钟POUT1的上升沿交叠，并且第一定时控制信号IN1的第二脉冲与第一预时钟POUT1的下降沿交叠。第二预时钟POUT2在第一预时钟POUT1上升之后上升，并且其高电平周期可以与第一预时钟POUT1的高电平周期交叠。第二定时控制信号IN2的第一脉冲与第二预时钟POUT2的上升沿交叠，并且第二定时控制信号IN2的第二脉冲可以与第二预时钟POUT2的下降沿交叠。
时钟调整部分1021到102n可以通过使用延迟电路使输出时钟OUT1到OUTn在比预时钟POUT1到POUTn的上升时间点晚的时间点上升，并且可以使用滤波电路使输出时钟OUT1到OUTn在比预时钟POUT1到POUTn的下降时间点早的时间点下降。在一个实施方式中，时钟调整部分1021到102n可以使用滤波电路使输出时钟OUT1到OUTn在早于预时钟POUT1到POUTn的上升时间点的时间点上升，并且可以通过使用延迟电路使输出时钟OUT1到OUTn在晚于预时钟POUT1到POUTn的下降时间点的时间点下降。在一个实施方式中，时钟调整部分1021到102n可以使用滤波器电路使输出时钟OUT1到OUTn在比预时钟POUT1到POUTn的上升时间点更早的时间点上升，并且可以使输出时钟OUT1到OUTn在比预时钟POUT1到POUTn的下降时间点更早的时间点下降。
作为示例，图13示出了输出时钟OUT1至OUTn在晚于预时钟POUT1至POUTn的上升时间点的时间点上升，并且输出时钟OUT1至OUTn在早于预时钟POUT1至POUTn的下降时间点的时间点下降，但不限于此。在图13的例子中，从第一预时钟POUT1的上升时间点到第一定时控制信号IN1的第一脉冲的下降时间点的延迟时间t1可以被设置为一个时钟周期的10％。从第一定时控制信号IN1的第二脉冲的上升时间点到第一预时钟POUT1的下降时间点的时间t3可以被设置为一个时钟周期的30％。在这种情况下，第一输出时钟OUT1可以在从第一预时钟POUT1的上升时间点延迟一个时钟周期的10％的时间点上升，并且可以在比第一预时钟POUT1的下降时间点早一个时钟周期的30％的时间点下降。
在图13的示例中，从第二预时钟POUT2的上升时间点到第二定时控制信号IN2的第一脉冲的下降时间的延迟时间t2可以被设置为一个时钟周期的10％，但不限于此。从第二定时控制信号IN2的第二脉冲的上升时间点到第二预时钟POUT2的下降时间的延迟时间t4可以被设置为一个时钟周期的40％，但不限于此。在这种情况下，第二输出时钟OUT2可以在从第二预时钟POUT2的上升时间点延迟一个时钟周期的20％的时间点上升，并且可以在比第二预时钟POUT2的下降时间点早一个时钟周期的40％的时间点下降。
图14是示出根据本公开的实施方式的时钟发生器的图。
参照图14，第一时钟产生电路TX可以通过第一布线、第二布线和第三布线连接到第二时钟产生电路RX，时钟CLK通过第一布线被串行传送，数据DATA通过第二布线被串行传送，定时控制信号IN通过第三布线被串行传送。
第二时钟产生电路RX可以包括预时钟产生部分330、时钟调整部分1031到103n和输出缓冲器BUF。预时钟产生部分330生成根据数据值依次移位的预时钟POUT1到POUT2，并分离每个通道的定时控制信号IN，以提供相应的时钟调整部分1031到103n。时钟调整部分1031至103n中的每一个可以通过使用延迟电路和/或滤波器电路来产生具有小于一个时钟周期T的时间分辨率的输出时钟OUT1至OUTn。
预时钟产生部分330和输出缓冲器BUF可以应用于所有实施方式。输出缓冲器BUF从第二时钟产生电路RX的每个通道中的时钟调整部分1031到103n接收输出时钟OUT1到OUTn，并且将输出时钟OUT1到OUTn的低电压和高电压移位，使得时钟电压的摆动宽度可以增加。第一输出缓冲器BUF将从第一时钟调整部分1031输出的第一输出时钟OUT1的高电压和低电压之间的摆动宽度转换为选通高电压VGH和选通低电压VGL之间的摆动宽度，并将转换后的摆动宽度输出到选通驱动器120。第二输出缓冲器BUF将从第二时钟调整部分1032输出的第二输出时钟OUT2的高电压和低电压之间的摆动宽度转换为选通高电压VGH和选通低电压VGL之间的摆动宽度，并将转换后的摆动宽度输出到选通驱动器120。
输出缓冲器BUF包括上拉晶体管HS和下拉晶体管LS。上拉晶体管HS响应于输出时钟OUT1至OUTn的高电压而导通，以向输出节点提供选通高电压VGH。在这种情况下，通过选通驱动器120施加到显示面板100的选通线的选通脉冲可以上升到选通高电压VGH。下拉晶体管LS响应于输出时钟OUT1到OUTn的低电压而导通，以将输出节点的电压放电到选通低电压VGL。在这种情况下，通过选通驱动器120施加到显示面板100的选通线的选通脉冲的电压被降低到选通低电压VGL。
图15是示出根据本公开的实施方式的时钟发生器的图。图16是示出时钟、定时控制信号和输出时钟的一个示例的波形图。在图15和图16中，省略了与前述实施方式基本相同的部件的详细描述。
参照图15和图16，第一时钟产生电路TX可以通过第一布线、第二布线和第三布线连接到第二时钟产生电路RX，时钟CLK通过第一布线串行传送，数据DATA通过第二布线串行传送，定时控制信号DCLK通过第三布线串行传送。定时控制信号DCLK可以是与非延迟时钟CLK相比延迟小于时钟CLK的一个时钟周期的时间的时钟(0.1×CLK延迟，i是自然数)。
第二时钟产生电路RX将时钟CLK或延迟定时控制信号DCLK的时钟计数为数据DATA的指定上升值，以使输出时钟OUT1至OUTn上升，并将时钟CLK或延迟定时控制信号DCLK的时钟计数为数据DATA的指定下降值，以使输出时钟OUT1至OUTn下降。这样，可以产生相位被依次移位的预时钟POUT1到POUTn。第二时钟产生电路RX产生输出时钟OUT1到OUTn，其中通过时钟CLK与定时控制信号DCLK的时钟之间的时间差来精细地调整定时。当定时控制信号DCLK的延迟时钟是与非延迟时钟CLK的一个时钟周期T相比延迟了10％的时钟时，输出时钟OUT1至OUTn的上升时间点和/或下降时间点可以被微调多达一个时钟周期的10％。
第二时钟产生电路RX可以二次精细地调整从延迟电路和/或时钟电路和/或输出时钟输出的预时钟，其中定时主要由时钟CLK和延迟的定时控制信号时钟DCLK之间的时间差精细地调整。例如，第二时钟产生电路RX可以基于通过对时钟或延迟时钟进行计数而获得的值使预时钟POUT1至POUTn上升与数据DATA的指定上升值一样多，并且可以基于通过对时钟或延迟时钟进行计数而获得的值使预时钟POUT1至POUTn下降与数据DATA的指定下降值一样多，从而可以精细地调整输出时钟OUT1至OUTn。
图17是示出根据本公开的实施方式的时钟发生器的图。图18是示出图17所示的时钟，数据和输出时钟的一个示例的波形图。图19是示出由第一时钟产生电路生成的时钟的上升时间点和下降时间点的波形图。在图17和图18中，省略了与上述实施方式基本相同的部件的详细描述。
参考图17和图18，第一时钟产生电路TX可以通过第一布线和第二布线连接到第二时钟产生电路RX，时钟CLK通过第一布线被串行传送，数据DATA通过第二布线被串行传送。
第一时钟产生电路TX可以固定时钟CLK的一个时钟周期，并且在一个时钟周期内精细地改变时钟CLK的脉冲上升时间点和脉冲下降时间点。当输入时钟的一个时钟周期是100％时，如图19所示，如果从一个时钟周期的开始到时钟脉冲的上升时间点的时间被称为“指定的上升值(CLK的数目)+x％”，并且从时钟脉冲的下降时间点到一个时钟周期的结束的时间被称为“指定的下降值(CLK的数目)+(100-y％)”，则第一时钟产生电路TX可以改变x和y，并且可以确定输出时钟的微调宽度。
第二时钟产生电路RX可以将时钟CLK计数为数据DATA的指定的上升值，并且当计数值达到指定的上升值时使输出时钟OUT1至OUTn上升，并且可以将时钟CLK计数为数据DATA的指定的下降值，并且当计数值达到指定的下降值时使输出时钟OUT1至OUTn下降。这样，可以产生输出时钟OUT1到OUTn，在输出时钟OUT1到OUTn中相位被依次移位。在这种情况下，输出时钟OUT1至OUTn的上升时间点和下降时间点可以比一个时钟周期小x％和y％地精细改变。结果，当x％和y％改变时，从第二时钟产生电路RX输出的输出时钟OUT1到OUTn的上升时间点和下降时间点可以在小于一个时钟周期的时间内变化。在图18中，输出时钟OUT1在延迟了时间t01的时间点上升，其中x％被加到数据DATA的指定上升值，而输出时钟OUT1在延迟了100-y％被加到数据DATA的指定下降值的时间的时间点下降。
该实施方式可以用于微调上述实施方式的预时钟的定时。例如，当改变从第一时钟产生电路TX产生的时钟的定时时，可以改变从第二时钟产生电路RX产生的预时钟的定时。
图20和图21是根据本公开的实施方式的时钟发生器的性能验证的模拟结果。图20是使用延迟电路的实施方式(图9)的模拟结果，图21是使用图13所示的滤波器电路的实施方式(图11)的模拟结果。
以上所述的本公开内容所要实现的目的，用于实现该目的的手段以及本公开内容的效果没有具体说明权利要求书的基本特征，因此，权利要求书的范围不限于本公开内容的公开内容。
虽然已经参照附图更详细地描述了本公开的实施方式，但是本公开不限于此，并且可以在不脱离本公开的技术构思的情况下以许多不同的形式来实现。因此，在本公开中公开的实施方式仅出于说明性目的而提供，并且不旨在限制本公开的技术概念。本公开的技术构思的范围不限于此。因此，应当理解，上述实施方式在所有方面都是说明性的，并且不限制本公开。本公开的保护范围应基于权利要求来解释，并且其等同范围内的所有技术概念应被解释为落入本公开的范围内。
上述各种实施方式可以组合以提供另外的实施方式。如果需要，可以修改实施方式的各方面以采用各种专利，申请和出版物的概念来提供另外的实施方式。
根据上述详细描述，可以对实施方式进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施方式，而是应该被解释为包括所有可能的实施方式以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。
相关申请的交叉引用
本申请要求于2022年11月1日提交的韩国专利申请No.10-2022-0143285的优先权和权益，其公开内容在此全文引入作为参考。

Claims (20)

1.一种时钟发生器，所述时钟发生器包括：
第一时钟产生电路，所述第一时钟产生电路被配置为输出时钟、数据和定时控制信号；
第一布线，所述第一布线连接到所述第一时钟产生电路以串行地传输所述时钟；
第二布线，所述第二布线连接到所述第一时钟产生电路以串行地传输所述数据；
第三布线，所述第三布线连接到所述第一时钟产生电路以串行地传输所述定时控制信号的脉冲；
第二时钟产生电路，所述第二时钟产生电路通过所述第一布线、所述第二布线和所述第三布线连接到所述第一时钟产生电路，并且所述第二时钟产生电路被配置为产生预时钟，所述预时钟中的相位基于所述数据和所述时钟被依次移位；以及
时钟调整电路，所述时钟调整电路被配置为接收所述定时控制信号和所述预时钟的脉冲，并输出输出时钟；
其中，所述时钟调整电路被配置为基于所述定时控制信号的脉冲来调整预时钟的脉冲的上升时间点、脉冲宽度或下降时间点中的至少一者，以产生所述输出时钟。
2.根据权利要求1所述的时钟发生器，其中，所述定时控制信号的脉冲与所述预时钟的脉冲的上升时间点或下降时间点中的至少一者交叠。
3.根据权利要求2所述的时钟发生器，其中，所述定时控制信号的脉冲宽度小于所述预时钟的脉冲的脉冲宽度。
4.根据权利要求2所述的时钟发生器，其中，当所述定时控制信号的脉冲与所述预时钟的脉冲的上升沿交叠时，所述定时控制信号的脉冲在所述预时钟的脉冲的上升时间点之前上升，并在所述预时钟的脉冲的上升时间点之后下降，并且
当所述定时控制信号的脉冲与所述预时钟的脉冲的下降沿交叠时，所述定时控制信号的脉冲在所述预时钟的脉冲的下降时间点之前上升，并在所述预时钟的脉冲的下降时间点之后下降。
5.根据权利要求4所述的时钟发生器，其中，所述定时控制信号的脉冲与所述预时钟的脉冲交叠的时段小于所述时钟的一个时钟周期。
6.根据权利要求2所述的时钟发生器，其中，所述时钟调整电路包括延迟电路，所述延迟电路被配置为延迟所述预时钟并输出所述输出时钟，
当所述定时控制信号的脉冲与所述预时钟的脉冲的上升沿交叠时，所述输出时钟的脉冲在延迟了从所述预时钟的脉冲的上升时间点到所述定时控制信号的脉冲的下降时间点的时段的时间点上升，并且
当所述定时控制信号的脉冲与所述预时钟的脉冲的下降沿交叠时，所述输出时钟的脉冲在延迟了从所述预时钟的脉冲的下降时间点到所述定时控制信号的脉冲的下降时间点的时段的时间点下降。
7.根据权利要求2所述的时钟发生器，其中，所述时钟调整电路包括滤波器电路，所述滤波器电路具有一个或更多个逻辑电路元件并且被配置为生成所述输出时钟，并且
当所述定时控制信号的脉冲与所述预时钟的脉冲的下降沿交叠时，所述输出时钟的脉冲在所述预时钟的脉冲的下降时间点之前的所述定时控制信号的脉冲的上升时间点下降。
8.根据权利要求1所述的时钟发生器，所述时钟发生器还包括：
输出缓冲器，所述输出缓冲器被配置为增加所述输出时钟的摆动宽度，其中，所述时钟调整电路和所述输出缓冲器包含在所述第二时钟产生电路中。
9.根据权利要求1所述的时钟发生器，其中，所述定时控制信号包括延迟时钟，所述延迟时钟从所述时钟延迟小于所述时钟的一个时钟周期的时段，并且
所述第二时钟产生电路被配置为基于通过对所述时钟或所述延迟时钟进行计数而获得的第一值使所述预时钟上升所述数据的指定上升值，且基于通过对所述时钟进行计数而获得的第二值使所述预时钟下降所述数据的指定下降值。
10.一种时钟发生器，所述时钟发生器包括：
第一时钟产生电路，所述第一时钟产生电路被配置为产生时钟和数据；
第一布线，所述第一布线连接到所述第一时钟产生电路以传输所述时钟；
第二布线，所述第二布线连接到所述第一时钟产生电路以传输所述数据；以及
第二时钟产生电路，所述第二时钟产生电路通过所述第一布线和所述第二布线连接到所述第一时钟产生电路，并且所述第二时钟产生电路被配置为生成输出时钟，所述输出时钟中的相位基于所述数据和所述时钟被依次移位；
其中，所述第一时钟产生电路被配置为改变所述时钟的一个时钟周期内的所述时钟的脉冲的脉冲上升时间点或所述时钟的脉冲的脉冲下降时间点中的一者或更多者。
11.一种显示装置，所述显示装置包括：
显示面板，所述显示面板被配置为包括多个像素电路，其中，所述像素电路中的每一个连接到数据线和选通线；
数据驱动器，所述数据驱动器被配置为输出施加到所述数据线的数据信号；
选通驱动器，所述选通驱动器被配置为接收时钟并向所述选通线提供选通脉冲；以及
时钟发生器，所述时钟发生器被配置为向所述选通驱动器提供所述时钟，其中，所述时钟发生器包括：
第一时钟产生电路，所述第一时钟产生电路被配置为输出时钟、数据和定时控制信号；
第一布线，所述第一布线连接到所述第一时钟产生电路以串行地传输所述时钟；
第二布线，所述第二布线连接到所述第一时钟产生电路以串行地传输所述数据；
第三布线，所述第三布线连接到所述第一时钟产生电路以串行地传输所述定时控制信号的脉冲；
第二时钟产生电路，所述第二时钟产生电路通过所述第一布线、所述第二布线和所述第三布线连接到所述第一时钟产生电路，并且所述第二时钟产生电路被配置为产生预时钟，所述预时钟中的相位基于所述数据和所述时钟被依次移位；以及
时钟调整电路，所述时钟调整电路被配置为接收所述预时钟和所述定时控制信号的脉冲，并输出输出时钟；
其中，所述时钟调整电路被配置为基于所述定时控制信号的脉冲来调整预时钟的脉冲的上升时间点、脉冲宽度或下降时间点中的至少一者，以产生所述输出时钟。
12.根据权利要求11所述的显示装置，其中，所述定时控制信号的脉冲与所述预时钟的脉冲的上升时间点或下降时间点中的至少一者交叠。
13.根据权利要求12所述的显示装置，其中，所述定时控制信号的脉冲宽度小于所述预时钟的脉冲的脉冲宽度。
14.根据权利要求12所述的显示装置，其中，所述时钟调整电路包括延迟电路，所述延迟电路被配置为延迟所述预时钟并输出所述输出时钟，
当所述定时控制信号的脉冲与所述预时钟的脉冲的上升沿交叠时，所述输出时钟的脉冲在延迟了从所述预时钟的脉冲的上升时间点到所述定时控制信号的脉冲的下降时间点的时段的时间点上升，并且
当所述定时控制信号的脉冲与所述预时钟的脉冲的下降沿交叠时，所述输出时钟的脉冲在延迟了从所述预时钟的脉冲的下降时间点到所述定时控制信号的脉冲的下降时间点的时段的时间点下降。
15.根据权利要求12所述的显示装置，其中，所述时钟调整电路包括滤波器电路，所述滤波器电路具有一个或更多个逻辑电路元件并且被配置为生成所述输出时钟，并且
当所述定时控制信号的脉冲与所述预时钟的脉冲的下降沿交叠时，所述输出时钟的脉冲在所述预时钟的脉冲的下降时间点之前的所述定时控制信号的脉冲的上升时间点下降。
16.根据权利要求11所述的显示装置，其中，所述时钟发生器还包括：
输出缓冲器，所述输出缓冲器被配置为增加所述输出时钟的摆动宽度，其中，所述时钟调整电路和所述输出缓冲器包含在所述第二时钟产生电路中。
17.根据权利要求11所述的显示装置，其中，所述定时控制信号包括延迟时钟，所述延迟时钟从所述时钟延迟小于所述时钟的一个时钟周期的时段，以及
所述第二时钟产生电路被配置为基于通过对所述时钟或所述延迟时钟进行计数而获得的第一值使所述预时钟上升所述数据的指定上升值，且基于通过对所述时钟进行计数而获得的第二值使所述预时钟下降所述数据的指定下降值。
18.一种显示装置，所述显示装置包括：
显示面板，所述显示面板被配置为包括多个像素电路，其中，所述像素电路中的每一个连接到数据线和选通线；
数据驱动器，所述数据驱动器被配置为输出施加到所述数据线的数据信号；
选通驱动器，所述选通驱动器被配置为接收时钟并向所述选通线提供选通脉冲；以及
时钟发生器，所述时钟发生器被配置为向所述选通驱动器提供所述时钟，其中，所述时钟发生器包括：
第一时钟产生电路，所述第一时钟产生电路被配置为产生时钟和数据；
第一布线，所述第一布线连接到所述第一时钟产生电路以传输所述时钟；
第二布线，所述第二布线连接到所述第一时钟产生电路以传输所述数据；以及
第二时钟产生电路，所述第二时钟产生电路通过所述第一布线和所述第二布线连接到所述第一时钟产生电路，并且所述第二时钟产生电路被配置为生成输出时钟，所述输出时钟中的相位基于所述数据和所述时钟被依次移位；
其中，所述第一时钟产生电路被配置为改变所述时钟的一个时钟周期内的所述时钟的脉冲的脉冲上升时间点或所述时钟的脉冲的脉冲下降时间点中的一者或更多者。
19.一种时钟发生器，所述时钟发生器包括：
第一时钟产生电路，所述第一时钟产生电路被配置为以串行传输方式输出时钟、数据和定时控制信号中的每一者；
第二时钟产生电路，所述第二时钟产生电路被配置为基于所述数据和所述时钟生成多个预时钟，并且以并行传输方式输出所述多个预时钟；以及
时钟调整电路，所述时钟调整电路被配置为基于所述定时控制信号来调整预时钟的脉冲的上升时间点、脉冲宽度或下降时间点中的至少一者。
20.根据权利要求19所述的时钟发生器，其中，所述第二时钟产生电路被配置成将所述第二时钟产生电路串行接收的所述定时控制信号的脉冲分成分别与所述多个预时钟相对应的多个并行定时控制信号。
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