CN117970994A - 一种跨时钟域处理装置、处理方法及芯粒集成系统 - Google Patents

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Abstract

本发明提供一种跨时钟域处理装置、处理方法及芯粒集成系统，且所述跨时钟域处理装置包括：本地同频时钟发生链路，依据相位控制字，将本地高频时钟分频产生本地同频时钟；以及采样同步电路，电性连接于所述本地同频发生链路的输出端，将所述本地同频时钟作为输入时钟或采样时钟，对输入数据进行采样，获取输出数据，完成所述输入数据的跨时钟域处理。通过本发明提供的一种跨时钟域处理装置、处理方法及芯粒集成系统，可简化芯粒集成系统的结构，提高系统的性能，且满足芯粒之间数据传输的低延时需求。

Description

一种跨时钟域处理装置、处理方法及芯粒集成系统
技术领域
本发明属于电子电路技术领域，特别涉及一种跨时钟域处理装置、处理方法及芯粒集成系统。
背景技术
随着高性能计算对算力要求的不断提高，需要采用芯粒(Chiplet)集成的系统来满足高性能的计算需求。在芯粒集成系统中，不同芯粒之间需要进行高频次的数据交互以完成相关计算。但芯粒集成的系统工作时钟频率会远小于芯粒高速数据接口的数据传输速率，且系统工作时钟和本地高速串行时钟不同步。
故在片上系统需要发送数据或接收数据时，数据需要在系统时钟域和本地时钟域之间跨时钟域处理。而跨时钟域处理的过程需要进行时钟同步，这一过程需要花费额外的时钟周期，会显著增加数据在传输通路上的延时，难以满足芯粒间高速数据传输的低延时要求，同时较大的数据通路延时还会提高数据传输过程的中消耗的能量，从而降低整个高性能计算系统的性能。
发明内容
本发明的目的在于提供跨时钟域处理装置、处理方法及芯粒集成系统，可简化芯粒集成系统的结构，提高系统的性能，且满足芯粒之间数据传输的低延时需求。
为实现上述目的，本发明提供了的跨时钟域处理装置，至少包括：
本地同频时钟发生链路，依据相位控制字，将本地高频时钟分频产生本地同频时钟；以及
采样同步电路，电性连接于所述本地同频发生链路的输出端，将所述本地同频时钟作为输入时钟或采样时钟，对输入数据进行采样，获取输出数据，完成所述输入数据的跨时钟域处理。
在本发明一实施例中，所述本地同频时钟发生链路包括多相位复位生成器，所述多相位复位生成器在所述本地高频时钟的驱动下，依据所述相位控制字，产生相控复位信号。
在本发明一实施例中，所述本地同频时钟发生链路包括分频器，所述分频器依据所述相控复位信号，将所述高频时钟分频，产生本地同频时钟。
在本发明一实施例中，所述多相位复位生成器包括：
计数器，输入异步复位信号和所述本地高频时钟，当所述异步复位信号建立后，所述计数器在所述高频时钟的驱动下计数，并输出多个比特计数结果；
多个异或门，每个异或门的一个输入端电性连接于计数器的输出端，每个异或门的的另一输入端输入所述相位控制字，所述多个异或门将所述计数器输出的每个比特计数结果与所述相位控制字进行异或操作，获取多个异或操作的结果；
多输入与门，所述多输入与门的每个输入端电性连接于一个异或门的输出端，所述多输入与门根据多个异或操作的结产生相控时钟，以及
D触发器，所述D触发器的时钟输入端电性连接于所述多输入与门的输出端，所述D触发器的数据输入端输入所述异步复位信号，所述D触发器在所述相控时钟下对异步复位信号进行采样，获取所述相控复位信号。
在本发明一实施例中，所述计数器为比特位计数器，且计数器的比特位数等于或大于所述相位控制字的位数。
在本发明一实施例中，所述异或门的数量等于或大于所述相位控制字的位数。
在本发明一实施例中，所述多输入与门的输入数量等于或大于所述相位控制字的位数。
本发明还提供一种跨时钟域处理方法，包括以下步骤：
依据相位控制字，将本地高频时钟分频产生本地同频时钟；以及
将所述本地同频时钟作为输入时钟或采样时钟，对输入数据进行采样，获取输出数据，完成所述输入数据的跨时钟域处理。
本发明还提供一种芯粒集成系统，包括多个芯粒，如上所述的跨时钟域处理装置设置在所述芯粒的数据发送通路中，且所述本地同频时钟作为所述采样同步电路的采样时钟。
本发明还提供一种芯粒集成系统，包括多个芯粒，如上所述的跨时钟域处理装置设置在所述芯粒的数据接收通路中，且所述本地同频时钟作为所述采样同步电路的输入时钟。
综上所述，本发明提供的跨时钟域处理装置、处理方法及芯粒集成系统，在数据通路中，数据通路采用简单的同步采样电路而非先入先出堆栈，使数据经过的路径缩短，显著降低了数据延时，同时也下显著降低了硬件开销。同时，采用了由多相位复位生成器和分频器组成的本地同频时钟发生链路，该链路可以在外部相位控制字的不同配置下生成不同相位的时钟，确保同步采样电路的同步过程满足时序要求。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一实施例中跨时钟域处理装置的结构示意图。
图2是本申请一实施例中跨时钟域处理装置的结构示意图。
图3是本申请一实施例中跨时钟域处理装置的信号时序图。
图4是图2跨时钟域处理装置中多相位复位生成器的结构示意图。
图5是本申请一实施例中跨时钟域处理装置在数据发送通路上的应用示意图。
图6是本申请一实施例中跨时钟域处理装置在数据接收通路上的应用示意图。
标号说明：
101、采样同步电路；102、本地同频时钟发生链路；1021、多相位复位生成器；1022、分频器；201、计数器；202、异或门；203、多输入与门；204、D触发器。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
在本发明的描述中，需要理解的是，术语中“中心”、“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
随着高性能计算对算力要求的不断提高，采用单一芯粒的系统方案越来越难以满足高性能计算的性能需求。与此同时，能够提供较大算力的单一计算芯粒的面积越来越大，对芯粒的良率提出了较大挑战。在此情况下，采用芯粒集成系统的方案应对高性能计算的挑战成为解决上述问题的重要手段。在芯粒集成系统的方案中，不同芯粒之间需要进行高频次的数据交互以完成相关计算，由于高性能计算的计算量较大，芯粒之间的数据传输量巨大，为了使数据传输不致成为高性能计算的瓶颈，芯粒之间的高速数据接口需要满足高带宽和低延时两个要求。为实现芯粒间高带宽的需求，高速数据接口需要将数据以较高的速率在芯粒间的互连线上传输，这个速率一般可以高达16～32Gbps。而芯粒中的逻辑电路难以在如此高的时钟频率下工作，因此需要在物理层电路来处理高速信号。当片上系统需要向外部发送高速数据时，数据需要从系统侧经过物理层电路来发送，当片上系统需要从外部接收高速数据时，数据从片外经过物理电路层输送回系统。由于系统时钟和物理层电路采用的本地时钟通常是不同步的，因此在接收数据和发送数据时，数据均会经历在系统时钟域和物理层电路的本地时钟域之间的跨时钟域处理。而数据跨时钟域处理需要进行时钟同步，进行时钟同步的过程将花费额外的时钟周期。进行时钟同步的时间将显著增加数据在传输通路上的延时，难以满足芯粒间高速数据传输的低延时要求，同时较大的数据通路延时还会提高数据传输过程的中消耗的能量，从而降低整个高性能计算系统的性能。
请参阅图1所示，在一些实施例中，为实现数据的跨时钟域处理，在高速数据接口中设置先入先出堆栈(first-in，first-out，FIFO)作为跨时钟域处理装置。在先入先出堆栈的一侧，输入有写入数据和写入时钟，写入数据与写入时钟同步。同时，先入先出堆栈还输入读出时钟，并在读出时钟下读出数据。经过先入先出堆栈，数据从写入时钟域转换到读出时钟域。当先入先出堆栈配置在发送路径上时，写入时钟为系统时钟，读出时钟为本地时钟。当先入先出堆栈配置在数据接收路径上时，写入时钟为本地时钟，读出时钟为系统时钟。且发送路径和接收路径上的先入先出堆栈的写入时钟和读出时钟同频但不同相。但是在高速数据接口的逻辑层和电气物理层之间差插入先入先出堆栈，即将数据从电气物理层所在的本地时钟域同步到逻辑层所在的系统时钟域，或者将数据从逻辑层所在的系统时钟域同步到电气物理层所在的本地时钟域，采用先入先出堆栈做时钟同步的方法至少需要2个额外的时钟周期，由此产生的延时开销较大，难以满足芯粒间高速数据传输的低延时要求。采用先入先出堆栈进行数据跨时钟域同步的方法，所需的硬件资源如触发器、指针发生器等电路模块较多，不利于芯片小型化的需求，且增加芯片成本。且在电气物理层和逻辑层之间插入先入先出堆栈，需要在电气物理层和逻辑层之间增加较多的控制信号，增加了逻辑层与电气物理层接口的复杂度，同时不利于逻辑层时序收敛，提高了设计难度，甚至会限制逻辑层工作频率，牺牲系统性能。
请参阅图2所示，在本发明一实施例中，还提供一种跨时钟域处理装置，所述跨时钟域处理装置包括采样同步电路101和本地同频时钟发生链路102。采样同步电路101按需设置采样时钟，对输入数据进行采样，获取输出数据，使得输出数据与采样时钟匹配，完成输入数据的跨时钟域处理。本地同频时钟发生链路102依据本地高频时钟产生本地同频时钟，作为采样同步电路101的采样时钟或输入时钟，调节采样电路输入时钟和采样时钟的相位差，以提升高速数据接口的吞吐率或鲁棒性。
请参阅图2所示，在本发明一实施例中，本地同时时钟发生链路包括多相位复位生成器1021和分频器1022。多相位复位生成器1021在本地高频时钟的驱动下，依据输入的相位控制字，产生相控复位信号。分频器1022电性连接于多相位复位生成器1021的输出端，并依据多相位复位生成器1021产生的相控复位信号，将本高频时钟分频，产生本地同频时钟。其中，本地同频时钟与系统时钟同频。
具体的，请参阅图2和图3所示，在本发明一实施例中，多相位复位生成器1021具有两个输入信号，即本地高频时钟和相位控制字。本地高频时钟是一个频率为系统时钟的频率整数倍的高频时钟，高速数据接口物理层工作在本地高频时钟上。相位控制字是一组配置信号，可以有硬件或软件动态配置，也可以在初始化之后作为一个静态配置。而多相位复位生成器1021可在本地高频时钟的驱动下，依据输入的相位控制字，产生相控复位信号。如图3所示，相控复位信号是一个由低电平上升至高电平的信号，且相控复位信号可以在本地高频时钟的上升沿建立。即相控复位信号的上升沿可位于本地高频时钟的任意一个上升沿，具体可通过相位控制字控制。即通过相位控制字的取值确定相控复位信号上升沿的位置，通过控制相控复位信号的上升沿位置确定本地同频时钟的相位。
请参阅图2和图4所示，在本发明一实施例中，多相位复位生成器1021包括一个计数器201、多个异或门202、一个多输入与门203和一个D触发器204。其中，计数器201为比特位计数器201，且计数器201的比特位数等于所述相位控制字的位数，或者计数器201的比特位数大于所述相位控制字的位数。异或门202的数量等于所述相位控制字的位数，或异或门202的数量大于所述相位控制字的位数。多输入与门203的输入数量等于所述相位控制字的位数，多输入与门203的输入数量大于所述相位控制字的位数。在本发明一具体实施例中，所述相位控制字的位数为k，且2k≥N，其中N为可选的相位数。例如当k等于3时，则共有23个相位可选，即8个相位可选。此时，相位控制字可以取0～7。当相位控制字的位数为k时，多相位复位生成器1021包括一个k比特计数器201，k个异或门202、一个k输入与门和一个D触发器204。
请参阅图4所示，在本发明一实施例中，计数器201输入异步复位信号和本地高频时钟。多个异或门202中每个异或门20的一个输入端电性连接于计数器201的输出端，另一个输入端输入相位控制字。多输入与门203的每个输入端电性连接于每个异或门202的输出端。而多输入与门203的输出端电性连接于D触发器204的时钟输入端，D触发器204的数据输入端输入异步复位信号。当异步复位信号建立后，计数器201在本地高频时钟的驱动下进行计数，并输出k个比特计数结果，每个比特计数结果输入一个与门。则计数器201输出的每个计数结果与相位控制字进行异或操作，获取k个异或操作的结果。k个异或操作的结果输入多输入与门203，多输入与门203根据多个异或操作的结果产生相控时钟。多输入与门203输出的相控时钟输入D触发器204的时钟输入端，D触发器204在相控时钟下对异步复位信号进行采样，即获取相控复位信号。综上，多相位复位生成器1021是将计数器201输出的计数结果与相位控制字比较，并在相位控制字指定的相位产生相控时钟，并在这个时钟产生相控复位信号。具体的，当k等于3时，具有8个相位可选，相位控制字可以取0～7，且相位控制字为4时，则对应需要在第5个相位产生相控复位信号。即计数器201从0计到4时，相控时钟产生一个上升沿采样异步复位信号，即在第5个相位产生一个高电平的相控复位信号。本申请并不限制多相位复位生成器1021的具体形式，还可以使用能够实现该功能的其他多相位复位生成器。
请参阅图2和图3所示，在本发明一实施例中，分频器1022的输入端电性连接于多相位复位生成器1021，在相控复位信号的作用下，将本地高频时钟分频，产生本地同频时钟。结合图3所示，在相控复位信号的上升沿，产生本地同频时钟的上升沿，进而产生所需的本地同频时钟。采样这种方法获取的本地同频时钟，可以配置成N种不同的相位，以供采样同步电路101使用。其中，可依据所需时钟相位设置相位控制字。需要注意的是，本申请中的相控复位信号用于控制本地同频时钟的相位，本地高频时钟与本地同频时钟的分频比使用其他控制信号确定。
请参阅图5和图6所示，在本发明一实施例中，本发明所提出的跨时钟域数据处理方法在数据发送通路或数据接收通路上均可以使用。在芯粒集成系统中，当本发明所提出的方法用于数据发送通路时，如图5所示，采样同步电路101输入数据为系统待发送数据，输入时钟为系统时钟同步，所述系统待发送数据与所述系统时钟同步。本地同频时钟发生链路102产生的本地同频时钟作为采样同步电路101的采样时钟，采样同步电路101使用本地同频时钟采样得到本地同步数据，用于后续本地数据处理。由于本地同频时钟有N个相位可供选择，使用者可以根据系统需求选取延时较小的相位或时序裕度最大的相位进行采样，可提升高速数据接口的吞吐率或鲁棒性。
请参阅图6所示，在本发明一实施例中，在芯粒集成系统中，当本发明所提出的方法用于数据接收通路时。如图6所示，采样同步电路101输入数据为本地同步数据，输入时钟为本地同频时钟，所述本地同步数据与所述本地同频时钟同步。此时将系统时钟作为采样同步电路101的采样时钟对本地同步数据进行采样，从而生成与系统时钟同步的系统待接收数据，传输到系统侧用于后续处理。虽然采样同步电路101的采样时钟的相位是确定的，但是采样同步电路101的输入时钟可以在N个相位中选择，因此与之同步的本地同步数据可随之在N个相位中切换，保证系统时钟对其采样的时序需求。同样地，使用者可以根据系统需求选取延时较小的数据相位或时序裕度最大的数据相位供系统时钟采样，进而提升高速数据接口的吞吐率或鲁棒性。
综上所述，本发明提供的跨时钟域处理装置、处理方法及芯粒集成系统，包括本地同频时钟发生链路和采样同步电路。其中，本地同频时钟发生链路依据相位控制字，将本地高频时钟分频产生本地同频时钟。采样同步电路将本地同频时钟作为输入时钟或采样时钟，对输入数据进行采样，获取输出数据，完成输入数据的跨时钟域处理。且可通过调整本地同频时钟发生链路输入的相位控制字控制输出的本地同频时钟的相位，进而调节采样电路输入时钟和采样时钟的相位差，以提升高速数据接口的吞吐率或鲁棒性。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种跨时钟域处理装置，其特征在于，至少包括：
本地同频时钟发生链路，依据相位控制字，将本地高频时钟分频产生本地同频时钟；以及
采样同步电路，电性连接于所述本地同频发生链路的输出端，将所述本地同频时钟作为输入时钟或采样时钟，对输入数据进行采样，获取输出数据，完成所述输入数据的跨时钟域处理。
2.根据权利要求1所述的一种跨时钟域处理装置，其特征在于，所述本地同频时钟发生链路包括多相位复位生成器，所述多相位复位生成器在所述本地高频时钟的驱动下，依据所述相位控制字，产生相控复位信号。
3.根据权利要求2所述的一种跨时钟域处理装置，其特征在于，所述本地同频时钟发生链路包括分频器，所述分频器依据所述相控复位信号，将所述高频时钟分频，产生本地同频时钟。
4.根据权利要求2所述的一种跨时钟域处理装置，其特征在于，所述多相位复位生成器包括：
计数器，输入异步复位信号和所述本地高频时钟，当所述异步复位信号建立后，所述计数器在所述高频时钟的驱动下计数，并输出多个比特计数结果；
多个异或门，每个异或门的一个输入端电性连接于计数器的输出端，每个异或门的的另一输入端输入所述相位控制字，所述多个异或门将所述计数器输出的每个比特计数结果与所述相位控制字进行异或操作，获取多个异或操作的结果；
多输入与门，所述多输入与门的每个输入端电性连接于一个异或门的输出端，所述多输入与门根据多个异或操作的结产生相控时钟，以及
D触发器，所述D触发器的时钟输入端电性连接于所述多输入与门的输出端，所述D触发器的数据输入端输入所述异步复位信号，所述D触发器在所述相控时钟下对异步复位信号进行采样，获取所述相控复位信号。
5.根据权利要求4所述的一种跨时钟域处理装置，其特征在于，所述计数器为比特位计数器，且计数器的比特位数等于或大于所述相位控制字的位数。
6.根据权利要求4所述的一种跨时钟域处理装置，其特征在于，所述异或门的数量等于或大于所述相位控制字的位数。
7.根据权利要求4所述的一种跨时钟域处理装置，其特征在于，所述多输入与门的输入数量等于或大于所述相位控制字的位数。
8.一种跨时钟域处理方法，其特征在于，包括以下步骤：
依据相位控制字，将本地高频时钟分频产生本地同频时钟；以及
将所述本地同频时钟作为输入时钟或采样时钟，对输入数据进行采样，获取输出数据，完成所述输入数据的跨时钟域处理。
9.一种芯粒集成系统，其特征在于，包括多个芯粒，如权利要求1至8任意一项所述跨时钟域处理装置设置在所述芯粒的数据发送通路中，且所述本地同频时钟作为所述采样同步电路的采样时钟。
10.一种芯粒集成系统，其特征在于，包括多个芯粒，如权利要求1至8任意一项所述跨时钟域处理装置设置在所述芯粒的数据接收通路中，且所述本地同频时钟作为所述采样同步电路的输入时钟。
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