CN117936580A - 半导体装置 - Google Patents

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insulating
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姜明一
赵敬熙
崔道永
黄东勳
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Abstract

公开了一种半导体装置。该半导体装置包括：有源图案，在第一方向上延伸；多个沟道层，在有源图案上在竖直方向上彼此间隔开，并且包括下沟道层和上沟道层；中间绝缘层，在最上面的下沟道层与最下面的上沟道层之间；栅极结构，与有源图案相交，围绕多个沟道层，并且在与第一方向相交的第二方向上延伸；下源/漏区，在栅极结构的第一侧上并且连接到下沟道层；阻挡结构，在栅极结构的第二侧上并且连接到下沟道层；以及上源/漏区，在栅极结构的至少一侧上。

Description

半导体装置
本申请要求于2022年10月26日在韩国知识产权局提交的第10-2022-0138920号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开的示例实施例涉及一种半导体装置和制造该半导体装置的方法。
背景技术
随着对半导体装置的高性能、高速和/或多功能性的需求已经增加，半导体装置的集成密度已经增大。为了克服由于平面金属氧化物半导体(FET)的尺寸减小而导致的操作性质的限制，已经尝试开发诸如包括鳍型沟道的FinFET和包括由栅极围绕的纳米片的环绕栅极型场效应晶体管的半导体装置。
发明内容
本公开的示例实施例在于提供一种具有改善的电性质和可靠性的半导体装置。
根据本公开的示例实施例，一种半导体装置包括：有源图案，在基底上沿第一方向延伸；多个沟道层，在与基底的上表面垂直的方向上在有源图案上彼此间隔开，并且包括下沟道层和在下沟道层上的上沟道层；中间绝缘层，在下沟道层之中的最上面的下沟道层与上沟道层之中的最下面的上沟道层之间；栅极结构，与有源图案相交并且在与第一方向相交的第二方向上延伸，并且在多个沟道层上；下源/漏区，在栅极结构的第一侧上且连接到下沟道层；阻挡结构，在栅极结构的第二侧上并且连接到下沟道层；以及上源/漏区，在栅极结构的第一侧和第二侧中的至少一侧上，并且连接到上沟道层。
根据本公开的示例实施例，一种半导体装置包括：有源图案，在基底上沿第一方向延伸；第一下沟道层，在有源图案的第一区域上并且在与基底的上表面垂直的方向上彼此间隔开；第二下沟道层，在有源图案的第二区域上并且在与基底的上表面垂直的方向上彼此间隔开；第三下沟道层，在有源图案的第三区域上并且在与基底的上表面垂直的方向上彼此间隔开；第一中间绝缘层、第二中间绝缘层和第三中间绝缘层，分别在第一下沟道层、第二下沟道层和第三下沟道层的最上面的下沟道层上；多个第一上沟道层、第二上沟道层和第三上沟道层，分别在第一中间绝缘层、第二中间绝缘层和第三中间绝缘层上堆叠并且彼此间隔开；第一栅极结构，与有源图案相交，在与第一方向相交的第二方向上延伸，并且在第一下沟道层和第一上沟道层上；第二栅极结构，与所述有源图案相交，在第二方向上延伸，并且在第二下沟道层和第二上沟道层上；第三栅极结构，与有源图案相交，在第二方向上延伸，并且在第三下沟道层和第三上沟道层上；第一下源/漏区，在第一栅极结构与第二栅极结构之间并且连接到第一下沟道层和第二下沟道层；第一上源/漏区，在第一栅极结构与第二栅极结构之间，并且连接到第一上沟道层和第二上沟道层；以及阻挡结构，在第二栅极结构与第三栅极结构之间，其中，阻挡结构在第二下沟道层与第三下沟道层之间和/或在第二上沟道层与第三上沟道层之间。
根据本公开的示例实施例，一种半导体装置包括：第一晶体管结构，在基底上；以及第二晶体管结构，在第一晶体管结构上，其中，第一晶体管结构包括在基底上在与基底的上表面垂直的竖直方向上堆叠并且彼此间隔开的第一沟道层、在第一沟道层上的第一栅电极、在第一栅电极的第一侧上并且连接到第一沟道层的第一侧表面的第一源/漏区、以及在第一栅电极的第二侧上覆盖第一沟道层的阻挡结构，其中，第二晶体管结构包括在第一沟道层上并且在竖直方向上堆叠并且彼此间隔开的第二沟道层、在第二沟道层上的第二栅电极、以及在第二栅电极的第一侧和第二侧上并且分别连接到第二沟道层的相对侧表面的第一上源/漏区和第二上源/漏区。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的以上和其他方面、特征和优点，在附图中：
图1是示出根据本公开的示例实施例的半导体装置的平面图；
图2是沿着图1的线I-I'截取的剖视图；
图3A和图3B是示出沿着图1的线II1-II1'和II2-II2'截取的图1中所示的半导体装置的剖视图；
图4是示出根据本公开的示例实施例的半导体装置的平面图；
图5是沿着图4的线I-I'截取的剖视图；
图6A和图6B是示出沿着图1的线II1-II1'和II2-II2'截取的图4中所示的半导体装置的剖视图；
图6C是示出根据本公开的示例实施例的半导体装置的剖视图；
图7和图8是示出根据本公开的示例实施例的半导体装置的剖视图；
图9是示出根据本公开的示例实施例的半导体装置(SRAM单元)的透视图；
图10是示出图9中的SRAM单元的等效电路图；
图11是示出根据本公开的示例实施例的半导体装置的剖视图；
图12A、图12B、图12C、图12D、图12E、图12F、图12G、图12H、图12I、图12J和图12K是示出根据本公开的示例实施例的半导体装置的剖视图；
图13是示出图12A中的半导体结构的平面图；以及
图14A、图14B、图14C、图14D和图14E是示出根据本公开的示例实施例的半导体装置的剖视图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。当在这里使用术语“包含”、“包括”和/或其变型时，说明存在所陈述的元件，但是不排除存在附加的元件。术语“和/或”包括相关所列项中的一个或更多个的任何组合和所有组合。
图1是示出根据示例实施例的半导体装置的平面图。图2是沿着图1中的线I-I'截取的剖视图。图3A和图3B是示出沿着线II1-II1'和II2-II2'截取的图1中所示的半导体装置的剖视图。
参照图1、图2、图3A和图3B，半导体装置100可以包括具有有源图案105的基底101、在基底101上的第一晶体管结构TR1以及在第一晶体管结构TR1上的第二晶体管结构TR2。术语“第一”、“第二”等在这里可以仅仅用于将一个组件、层、方向等与另一组件、层、方向等区分开。
基底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。基底101可以包括体晶圆、外延层或绝缘体上硅(SOI)层。
第一晶体管结构TR1和第二晶体管结构TR2可以在竖直方向(例如，Z方向)上堆叠在基底101的上表面上。第一晶体管结构TR1和第二晶体管结构TR2可以被构造为N型MOSFET和P型MOSFET或者被构造为P型MOSFET和N型MOSFET。示例实施例中采用的第一晶体管结构TR1和第二晶体管结构TR2可以被构造为包括设置在有源图案105上的多个沟道层130和围绕多个沟道层的栅极结构GS的多桥沟道FET(MBCFETTM)。
如图1中所示，有源图案105可以具有在第一方向(例如，X方向)上从基底101延伸的鳍型结构。如图3A和图3B中所示，器件隔离膜110可以在基底101上限定有源图案105。器件隔离膜110可以设置在基底101上，并且有源图案115的一部分可以从器件隔离膜110的上表面突出。器件隔离膜110可以通过例如浅沟槽隔离(STI)工艺形成。器件隔离膜110可以包括绝缘材料。例如，器件隔离膜110可以包括例如氧化硅、氮化硅、氮氧化硅或其组合。
参照图2、图3A和图3B，第一晶体管结构TR1可以包括堆叠在有源图案105上的第一沟道层131(也称为“下沟道层”)、围绕第一沟道层131的第一栅电极145A、在第一栅电极145A的一侧上连接到第一沟道层131的第一源/漏区150A(也称为“下源/漏区”)以及在第一沟道层131与第一栅电极145A之间的第一栅极绝缘膜142A。术语“连接到”在这里可以用于指物理连接和/或电连接。当组件或层被称为“直接在……上”或“直接连接”时，不存在居间组件或层。
第一沟道层131可以在有源图案105上在竖直方向(例如，Z方向)上堆叠并彼此间隔开。可以设置多个第一沟道层131(例如，两个或三个第一沟道层131)，并且第一沟道层中的每个可以包括半导体图案。例如，第一沟道层131可以包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。第一栅电极145A可以在与第一方向(例如，X方向)相交的第二方向(例如，Y方向)上延伸。第一源/漏区150A可以在第一沟道层131的一侧上设置在有源图案105的凹陷部分中。在示例实施例中，可以改变凹陷的存在或不存在以及凹陷的深度。
示例实施例中采用的第一晶体管结构TR1可以包括在第一栅电极145A的另一侧上连接到第一沟道层131的阻挡结构170。类似于第一源/漏区150A，阻挡结构170可以在第一栅电极145A的另一侧上设置在有源图案105的凹陷部分上。
在示例实施例中，阻挡结构170可以设置在第一栅电极145A的另一侧上，而不是用于源/漏区的外延结构。具体地，通过在第一源/漏区150A的外延生长工艺之前预先在第一栅电极145A的另一侧上形成阻挡结构170的至少一部分(见图12I和图14C)，并且覆盖作为种子层设置的第一沟道层131的另一侧表面和有源图案105的表面，可以防止外延生长(见图12J和图14D)。
在示例实施例中采用的阻挡结构170可以包括绝缘衬垫171和设置在绝缘衬垫171上的绝缘间隙填充部175，绝缘衬垫171在第一栅电极145A的另一侧上从有源图案105的一部分沿着第一沟道层131的侧表面延伸。例如，绝缘衬垫171可以包括氮化硅、氮氧化硅或氮碳化硅，并且绝缘间隙填充部175可以包括氧化硅。
绝缘衬垫171可以用作外延生长防止层。绝缘衬垫171的水平(或称为“高度”)可以形成为高于最上面的第一沟道层的至少上表面。在示例实施例中，绝缘衬垫171的上端水平可以在水平方向上与中间绝缘层160重合。组件或层的“水平(或高度)”在这里可以相对于下面的或其他公共参考系(诸如相对于基底101)来指代。当沿着在特定方向上延伸的线或在与特定方向垂直的平面中观看时，参照在特定方向上的“重合”描述的组件或层可以至少部分地被彼此阻挡。
在示例实施例中，绝缘间隙填充部175可以在形成第一层间绝缘层181期间一起形成，并且可以包括与第一层间绝缘层181的材料相同的材料。在这种情况下，绝缘间隙填充部175可以具有设置在与第一层间绝缘层181的上表面的水平相同的水平的上表面。
第二晶体管结构TR2可以包括第二沟道层132(也称为“上沟道层”)、围绕第二沟道层132的第二栅电极145B、在第二栅电极145B的两侧上连接到第二沟道层132的第二源/漏区150B(也称为“上源/漏区”)以及在第二沟道层132与第二栅电极145B之间的第二栅极绝缘膜142B。
可以设置多个第二沟道层132(例如，两个或三个第二沟道层132)，并且每个第二沟道层132可以包括半导体图案。例如，第二沟道层132可以包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。中间绝缘层160可以设置在第一沟道层131之中的最上面的第一沟道层上，并且第二沟道层132可以在中间绝缘层160上在竖直方向(例如，Z方向)上堆叠并彼此间隔开。如此，堆叠的第一沟道层131和堆叠的第二沟道层132可以通过中间绝缘层160彼此分离。
中间绝缘层160可以设置为在竖直方向(例如，Z方向)上与第一沟道层131和第二沟道层132叠置。中间绝缘层160可以包括绝缘材料，并且可以包括例如氮化硅、氮氧化硅和氮碳化硅中的至少一种。在示例实施例中，中间绝缘层160可以是单个绝缘材料层，或者可以包括多个绝缘材料层。
第二源/漏区150B可以设置在第二沟道层132的两侧上，并且可以设置为第二晶体管结构TR2的源区或漏区。第二源/漏区150B可以包括使用第二沟道层132的两个侧表面作为种子层生长的外延层。
示例实施例中的半导体装置100可以包括在基底101上围绕第一晶体管结构TR1的第一层间绝缘层181和在第一层间绝缘层181上围绕第二晶体管结构TR2的第二层间绝缘层182。如图2中所示，第一层间绝缘层181的一部分可以覆盖连接到第一下接触件210A的第一源/漏区150A。此外，第二层间绝缘层182的一部分可以填充第二源/漏区150B与第一层间绝缘层181之间的空间。
如上所述，第二源/漏区150B可以在竖直方向(例如，Z方向)上通过第一层间绝缘层181和第二层间绝缘层182的区域的一部分与第一源/漏区150A和阻挡结构170间隔开。
在示例实施例中，第一层间绝缘层181和第二层间绝缘层182可以是氧化硅。例如，层间绝缘层181和182可以包括包含具有约85wt％至约99wt％的相对高碳含量的碳氢化合物或其衍生物的旋涂硬掩模(SOH)、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂二氧化硅玻璃(USG)、硼二氧化硅玻璃(BSG)、磷二氧化硅玻璃(PSG)、硼磷二氧化硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物或其组合。层间绝缘层181和182可以使用化学气相沉积(CVD)工艺、可流动CVD工艺或旋涂工艺形成。在示例实施例中，即使第一层间绝缘层181和第二层间绝缘层182由相同的材料形成，它们之间的边界也可以在视觉上是不同的。
第一源/漏区150A和第二源/漏区150B可以包括诸如硅(Si)的半导体外延材料。第一源/漏区150A和第二源/漏区150B可以包括不同类型的杂质和/或不同浓度。例如，当第一晶体管结构TR1是P型MOSFET时，第一源/漏区150A可以包括P型掺杂硅锗(SiGe)，当第二晶体管结构TR2是N型MOSFET时，第二源/漏区150B可以包括N型掺杂硅(Si)。在示例实施例中，第一晶体管结构TR1和第二晶体管结构TR2可以以相反方式与以上示例不同地(例如，相反地)形成。
在示例实施例中，第一晶体管结构TR1和第二晶体管结构TR2可以共享栅极结构GS。具体地，第二栅电极145B可以包括与第一栅电极145A的电极材料相同的电极材料，并且可以具有与其一体的公共栅电极145。类似地，第一栅极绝缘膜142A和第二栅极绝缘膜142B可以包括相同的栅极绝缘膜142。相同的栅极绝缘膜142也可以在第二方向(例如，Y方向)上围绕中间绝缘层160。栅极结构GS还可以包括栅极间隔件141。栅极间隔件可以从第二沟道层132的上表面与第一沟道层131和第二沟道层132相交，并且可以设置在栅电极部145B'的在第二方向(例如，Y方向)上延伸的两个侧壁上。栅极覆盖层147可以形成在栅极间隔件141之间的栅电极部145B'上。
公共栅电极145可以包括导电材料。例如，公共栅电极145可以包括W、Ti、Ta、Mo、TiN、TaN、WN、TiON、TiAlC、TiAlN和TaAlC中的至少一种。公共栅电极145可以包括诸如掺杂多晶硅的半导体材料。公共栅电极145中的每个可以包括两个或更多个(即，多个)层。在示例实施例中，第一栅电极145A和第二栅电极145B可以包括不同的导电材料。
第一栅极绝缘膜142A和第二栅极绝缘膜142B中的每个可以包括氧化物、氮化物或高k材料。高k材料可以指具有比氧化硅(SiO2)膜的介电常数高的介电常数的介电材料。高k材料可以是例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)中的一种。
栅极间隔件141可以设置在公共栅电极145的两个侧表面上。例如，栅极间隔件141可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。在示例实施例中，栅极间隔件141可以包括多层结构。例如，栅极覆盖层147可以包括氮化硅、氮氧化硅、氮碳化硅或氮碳氧化硅。
示例实施例中的半导体装置100还可以包括连接到第一源/漏区150A的第一下接触件210A、连接到第二源/漏区150B的第一上接触件210B以及连接到栅电极部145B'的第二接触件220。
第一上接触件210B可以穿透第二层间绝缘层182并且可以分别连接到第二源/漏区150B，第二接触件220可以穿透第二层间绝缘层182并且可以连接到栅电极部145B'。第一下接触件210A可以包括连接到第一源/漏区150A并且在与基底101的上表面平行的水平方向(例如，Y方向)上延伸的水平接触部210L，以及连接到水平接触部210L并且在与基底101的上表面垂直的方向(例如，Z方向)上延伸的竖直接触部210V。水平接触部210L可以设置在第一层间绝缘层181上，并且竖直接触部210V可以设置为穿透第二层间绝缘层182。例如，接触件210A、210B和220可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮碳化钨(WCN)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、铝(Al)、钴(Co)、钌(Ru)和钼(Mo)中的至少一种。
在示例实施例中的半导体装置100中，代替形成在其中源/漏区另外形成或将另外形成为浮置外延的区域的一部分，可以设置防止外延生长的阻挡结构170。可以有效地防止由于包括浮置外延的非有效源/漏区而导致的电性质的劣化。代替源/漏区的阻挡结构可以形成在各种结构和位置中。
图4是示出根据示例实施例的半导体装置的平面图。图5是沿着图4中的线I-I'截取的剖视图。图6A和图6B是示出沿着线II1-II1'和II2-II2'截取的图4中所示的半导体装置的剖视图。
参照图4、图5、图6A和图6B，除了阻挡结构170A可以形成为没有绝缘衬垫的绝缘间隙填充结构、栅电极145可以具有第一栅电极145A和第二栅电极145B彼此分离的结构、并且第一下接触件210A'可以朝向基底101连接到掩埋电极250的构造之外，示例实施例中的半导体装置100A可以类似于图1至图3B中所示的半导体装置100。此外，除非另外指出，否则可以参照图1至图3B中所示的半导体装置100的相同或类似组件的描述来理解该示例实施例中的组件。
参照图5，在示例实施例中采用的阻挡结构170A可以包括单个绝缘间隙填充物。绝缘间隙填充物可以在栅极结构GS的一侧上设置在有源图案105的一部分上，并且可以连接到第一沟道层131的一个侧表面。例如，阻挡结构170A可以包括氮化硅、氮氧化硅或氮碳化硅。
在示例实施例中，可以使用作为间隙填充结构而没有绝缘衬垫的阻挡结构170A来防止源/漏极的外延生长(见图14D)。阻挡结构170A可以具有上表面，该上表面具有比最上面的第一沟道层的至少上表面的水平高的水平。在示例实施例中，阻挡结构170A的上表面的水平可以在水平方向上与中间绝缘层160重合。例如，如图5中所示，阻挡结构170A的上表面可以高于第一源/漏区150A的上表面，并且可以低于第一层间绝缘层181的上表面。
与前述示例实施例中描述的公共栅电极不同，在该示例实施例中采用的栅电极145可以包括彼此分离的第一栅电极145A和第二栅电极145B。如图6B中所示，围绕第一沟道层131的第一栅电极145A和围绕第二沟道层132的第二栅电极145B可以设置有置于其间的栅极间绝缘图案180。栅极间绝缘图案180的至少一部分可以设置为在水平方向上与中间绝缘层160重合。第二栅电极145B可以包括与第一栅电极145A的导电材料不同的导电材料。类似地，第一栅极绝缘膜142A和第二栅极绝缘膜142B可以包括不同的介电层或其组合。
在示例实施例中，第一下接触件210A'可以被构造为朝向基底101连接到掩埋电极250。参照图4和图6A，第一下接触件210A'可以包括水平接触部210L和竖直接触部210V，水平接触部210L连接到第一源/漏区150A并且在与基底101的上表面平行的水平方向(例如，Y方向)上延伸，竖直接触部210V在与基底101的上表面垂直的方向(例如，Z方向)上延伸以将水平接触部210L连接到掩埋电极250。掩埋电极250可以连接到穿透基底101的贯通电极(未示出)，或者可以是贯通电极的一部分。第一下接触件210A'可以通过掩埋电极250和贯通电极连接到设置在基底101的下表面上的互连结构(未示出)。掩埋电极250可以由绝缘衬垫251围绕，以与基底101的有源区域电绝缘。
在示例实施例中，类似于第一下接触件210A，第一上接触件210B还可以包括水平接触部和竖直接触部。因此，第一上接触件210B也可以被修改为连接到设置在基底上的掩埋电极或贯通电极。
图6C是示出与图5对应的根据示例实施例的半导体装置的剖视图。
除了第一下接触件210A”可以穿过基底101连接到第一源/漏区150A的下表面区域的构造之外，图6C中所示的半导体装置100A'可以类似于图4、图5、图6A和图6B中所示的半导体装置100A。可以参照图4、图5、图6A和图6B中所示的半导体装置100A的相同或类似组件的描述来理解该示例实施例中的组件。
参照图6C，类似于前述示例实施例中描述的掩埋电极250，该示例实施例中采用的第一下接触件210A”可以穿过基底101形成，并且第一下接触件210A”可以连接到第一源/漏区150A的下表面。第一源/漏区150A可以通过第一下接触件210A'连接到设置在基底101的下表面上的互连结构(未示出)。第一下接触件210A”可以由绝缘衬垫221围绕以与基底101的有源区域电绝缘。
在上述示例实施例中，已经描述了用于替换设置在底部处的第一晶体管结构的源/漏区的阻挡结构，但是设置在上部中的第二晶体管结构的源/漏区也可以被阻挡结构替换。图7和图8是示出根据示例实施例的半导体装置的剖视图。
参照图7，除了阻挡结构170B可以替换设置在上部中的第二晶体管结构TR2的源/漏区并且下面的第一晶体管结构TR1可以在栅极结构GS的两侧上具有源/漏区的构造之外，该示例实施例中的半导体装置100B可以类似于图1至图3B中所示的半导体装置100。此外，除非另外指出，否则可以参照图1至图3B中所示的半导体装置100的相同或类似组件的描述来理解该示例实施例中的组件。
在示例实施例中，第二晶体管结构TR2可以包括在栅极结构GS的一侧上连接到第二沟道层132的一个侧表面的第二源/漏区150B以及在栅极结构GS的另一侧上连接到第二沟道层132的另一侧表面的阻挡结构170B。
通过在用于第二源/漏区150B的外延生长工艺之前在第二栅电极145B的另一侧上预先形成阻挡结构170B，并且覆盖用作种子层的第二沟道层132的另一侧表面，可以防止外延生长。
示例实施例中采用的阻挡结构170B可以包括沿着第二沟道层132的另一侧表面延伸的绝缘衬垫171'和设置在绝缘衬垫171'上的绝缘间隙填充部175'。例如，绝缘衬垫171'可以包括氮化硅、氮氧化硅或氮碳化硅，并且绝缘间隙填充部175'可以包括氧化硅。
在示例实施例中，绝缘衬垫171'可以不设置在阻挡结构170B的底表面上。绝缘衬垫171'可以形成为覆盖第二沟道层的至少另一侧表面，以防止外延生长。
在示例实施例中，绝缘间隙填充部175'可以在形成第二层间绝缘层182期间一起形成，并且可以包括与第二层间绝缘层182的材料相同的材料。
参照图8，除了阻挡结构170C可以替换在第一晶体管结构TR1和第二晶体管结构TR2的一侧上的源/漏区的构造之外，该示例实施例中的半导体装置100C可以类似于图1至图3B中所示的半导体装置100。此外，除非另外指出，否则可以参照图1至图3B中所示的半导体装置100的相同或类似组件的描述来理解该示例实施例中的组件。
在示例实施例中，第一晶体管结构TR1和第二晶体管结构TR2可以包括在栅极结构GS的一侧上分别连接到第一沟道层131的一个侧表面和第二沟道层132的一个侧表面的第一源/漏区150A和第二源/漏区150B。
示例实施例中采用的阻挡结构170C可以具有在竖直方向上延伸的结构，以替换在第一晶体管结构TR1和第二晶体管结构TR2的一侧上的源/漏区。如图8中所示，阻挡结构170C可以形成为在栅极结构GS的一侧上从有源图案105的一部分覆盖第一沟道层131的另一侧表面和第二沟道层132的另一侧表面。
阻挡结构170C可以包括在栅极结构GS的另一侧上从有源图案105的一部分沿着第一沟道层131和第二沟道层的另一侧表面延伸的绝缘衬垫171”和设置在绝缘衬垫171”上的绝缘间隙填充部175”。例如，绝缘衬垫171”可以包括氮化硅、氮氧化硅或氮碳化硅，并且绝缘间隙填充部175”可以包括氧化硅。
绝缘衬垫171”可以设置为外延生长防止层，并且可以连续地形成在中间绝缘层160的另一侧表面上。绝缘衬垫171”的水平可以形成为高于最上面的第二沟道层132的至少上表面的水平。
在示例实施例中，绝缘间隙填充部175”可以在形成第一层间绝缘层181期间一起形成，并且可以包括与第一层间绝缘层181的材料相同的材料。绝缘间隙填充部175”可以具有设置在与第一层间绝缘层181的上表面的水平相同的水平的上表面。此外，绝缘衬垫171”的剩余内部区域可以用第二层间绝缘层182填充。
图7和图8中所示的阻挡结构170B和170C可以包括绝缘衬垫和绝缘间隙填充部的组合，但是可以仅包括类似于图5中所示的阻挡结构170A的绝缘间隙填充结构。
示例实施例中的半导体装置可以被实现为静态随机存取存储器(SRAM)。具体地，当设置在SRAM中的上部水平的MOSFET(例如，N型MOSFET)用作存取晶体管时，为了防止下部水平MOSFET(例如，P型MOSFET)的源/漏区设置为浮置外延，可以在该区域中形成阻挡结构，使得可以选择性地阻挡外延生长。
图9是示出SRAM单元的等效电路图，图10是示出根据示例实施例的半导体装置的透视图，示出了与图9中的等效电路对应的SRAM单元。
参照图9和图10，SRAM单元可以包括第一上拉晶体管PU1(第一上拉晶体管)、第一下拉晶体管PD1(第一下拉晶体管)、第二上拉晶体管PU2、第二下拉晶体管PD2、第一存取晶体管PG1和第二存取晶体管PG2。
第一上拉晶体管PU1和第二上拉晶体管PU2可以是P型MOSFET，而第一下拉晶体管PD1和第二下拉晶体管PD2以及第一存取晶体管PG1和第二存取晶体管PG2可以是N型MOSFET。
如图10中所示，上述示例实施例的第一晶体管结构TR1(下晶体管结构)可以是P型MOSFET，并且可以包括在第一上拉晶体管PU1和第二上拉晶体管PU2中，并且第二晶体管结构TR2(上晶体管结构)可以是N型MOSFET，并且可以包括在第一下拉晶体管PD1和第二下拉晶体管PD2以及第一存取晶体管PG1和第二存取晶体管PG2中。
第一上拉晶体管PU1和第一下拉晶体管PD1可以包括在第一反相器中。第一上拉晶体管PU1和第一下拉晶体管PD1的彼此连接的第一栅电极GS_A1可以与第一反相器的输入端子N3对应，并且第一节点N1可以与第一反相器的输出端子对应。
第二上拉晶体管PU2和第二下拉晶体管PD2可以包括在第二反相器中。第二上拉晶体管PU2和第二下拉晶体管PD2的彼此连接的第二栅电极GS_B1可以与第二反相器的输入端子N4对应，并且第二节点N2可以与第二反相器的输出端子对应。
第一反相器和第二反相器可以组合以形成锁存器结构。第一上拉晶体管PU1和第一下拉晶体管PD1的第一栅电极GS_A1可以电连接到第二节点N2。第二上拉晶体管PU2和第二下拉晶体管PD2的第二栅电极GS_B1可以电连接到第一节点N1。第一上拉晶体管PU1和第二上拉晶体管PU2的第二源极/漏极可以连接到供应电源电压Vdd的电源。第一下拉晶体管PD1和第二下拉晶体管PD2的第二源极/漏极可以连接到供应接地电压Vss的电源。
第一存取晶体管PG1的第一源极/漏极可以连接到第一节点N1，并且第一存取晶体管PG1的第二源极/漏极可以连接到第一位线BL1。类似地，第二存取晶体管PG2的第一源极/漏极可以连接到第二节点N2，并且第二存取晶体管PG2的第二源极/漏极可以连接到第二位线BL2。第一存取晶体管PG1和第二存取晶体管PG2的栅电极GS_A2和GS_B2可以电连接到字线WL。如图10中所示，第一栅电极GS_A1和第三栅电极GS_A2可以通过使用栅极分离结构划分栅极结构来获得。类似地，第二栅电极GS_B1和第四栅电极GS_B2可以通过使用栅极分离结构划分另一栅极结构来获得。
如此，类似于上述示例实施例，图9中所示的SRAM单元可以分别实现为如图10中所示的上晶体管结构和下晶体管结构。第一下拉晶体管PD1、第一存取晶体管PG1、第二下拉晶体管PD2和第二存取晶体管PG2可以是实现为第二晶体管结构TR2(第二沟道层132)的上部结构，并且第一上拉晶体管PU1和第二上拉晶体管PU2可以是实现为第一晶体管结构TR1(第一沟道层131)的下部结构。
设置在作为N型MOSFET的第一存取晶体管和第二存取晶体管中的每个下方的结构可以去除或去激活源/漏区以禁用P型MOSFET。在示例实施例中，源/漏区可以用上述阻挡结构替换。由于源/漏区的外延生长在阻挡结构中被基本阻挡，因此可以不提供浮置外延。因此，可以有效地解决诸如由于浮置外延导致的电性质的劣化的问题。
图11是示出根据示例实施例的半导体装置的剖视图。
参照图11，示例实施例中的半导体装置300可以包括具有在第一方向(例如，X方向)上延伸的有源图案105的基底101、在有源图案105上在第一方向上彼此间隔开的四个第一晶体管结构TR1、以及分别设置在四个第一晶体管结构TR1上的一个第二晶体管结构TR2。如此，四个堆叠的晶体管结构可以在有源图案105中分别设置在沿第一方向彼此间隔开的第一区域至第四区域上。这里，部分“SR”可以是沿着线I-I'截取的SRAM单元的剖面。
具体地，示例实施例中的半导体装置300可以包括在与基底101的上表面垂直的方向(例如，Z方向)上在有源图案105的第一区域至第四区域上堆叠并彼此间隔开的下沟道层131、分别设置在下沟道层131之中的最上面的下沟道层上的中间绝缘层160、以及在竖直方向(例如，Z方向)上在中间绝缘层160上堆叠并彼此间隔开的上沟道层132。
可以设置多个下沟道层131和上沟道层132(例如，两个或三个下沟道层和上沟道层)，并且下沟道层和上沟道层中的每个可以包括半导体图案。例如，下沟道层131和上沟道层132可以包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。堆叠的下沟道层131和堆叠的上沟道层132可以通过中间绝缘层160彼此分离。中间绝缘层160可以在竖直方向(例如，Z方向)上与第一沟道层131和第二沟道层132叠置。中间绝缘层160可以包括绝缘材料，例如，氮化硅、氮氧化硅和氮碳化硅中的至少一种。中间绝缘层160可以是单个绝缘材料层，但是在示例实施例中可以包括多个绝缘材料层。
第一栅极结构至第四栅极结构GS1、GS2、GS3和GS4可以在第二方向(例如，Y方向)上延伸以分别与有源图案105的第一区域至第四区域相交。
第一栅极结构至第四栅极结构GS1、GS2、GS3和GS4可以包括围绕下沟道层131和上沟道层132的栅电极145、在下沟道层131和上沟道层132与栅电极145之间的栅极绝缘膜142、设置在栅电极145的两侧上的栅极间隔件141、以及在栅极间隔件141之间设置在栅电极145上的栅极覆盖层147。
示例实施例中采用的第一栅极结构至第四栅极结构GS1、GS2、GS3和GS4可以设置为用于第一晶体管结构TR1和第二晶体管结构TR2的公共栅极结构。围绕下沟道层131的第一栅电极145A和围绕上沟道层132的第二栅电极145B可以包括相同的栅电极材料。类似地，第一栅极绝缘膜142A和第二栅极绝缘膜142B可以包括与栅极绝缘膜142的材料相同的材料。
此外，半导体装置300可以包括下源/漏区150A和上源/漏区150B，下源/漏区150A在第二栅极结构GS2与第三栅极结构GS3之间以及第三栅极结构GS3与第四栅极结构GS4之间在两侧上分别连接到下沟道层131，上源/漏区150B在第一栅极结构GS1与第二栅极结构GS2之间、第二栅极结构GS2与第三栅极结构GS3之间以及第三栅极结构GS3与第四栅极结构GS4之间在两侧上分别连接到上沟道层132。
下源/漏区150A和上源/漏区150B可以包括半导体外延材料，诸如硅(Si)。下源/漏区150A和上源/漏区150B可以包括不同类型的杂质和/或不同的浓度。
示例实施例中的半导体装置300可以包括SRAM单元SR。第一晶体管结构TR1可以是P型MOSFET，并且第二晶体管结构TR2可以是N型MOSFET。当实现P型MOSFET时，第一源/漏区150A可以包括P型掺杂硅锗(SiGe)，并且当实现N型MOSFET时，第二源/漏区150A可以包括N型掺杂硅(Si)。
示例实施例中的半导体装置300可以包括阻挡结构170，阻挡结构170设置在第一栅极结构GS1与第二栅极结构GS2之间并且连接到设置在其两侧上的下沟道层131。阻挡结构170可以被理解为替换现有的浮置的源/漏区(诸如图10中的区域“NA1”)的结构。
示例实施例中采用的阻挡结构170可以包括绝缘衬垫171和设置在绝缘衬垫171上的绝缘间隙填充部175，绝缘衬垫171在第一栅极结构GS1与第二栅极结构GS2之间从有源图案105的一部分沿着下沟道层131的侧表面延伸。例如，绝缘衬垫171可以包括氮化硅、氮氧化硅或氮碳化硅，并且绝缘间隙填充部175可以包括氧化硅。
绝缘衬垫171可以设置为外延生长防止层。绝缘衬垫171的水平可以形成为高于最上面的第一沟道层的至少上表面的水平。在示例实施例中，绝缘衬垫171的上端水平可以在水平方向上与中间绝缘层160重合。
示例实施例中采用的绝缘衬垫171可以包括第一绝缘衬垫171a和在第一绝缘衬垫171a上的第二绝缘衬垫171b。第一绝缘衬垫171a和第二绝缘衬垫171b可以具有不同的水平。例如，第二绝缘衬垫171b的上端水平可以高于第一绝缘衬垫171a的上端水平。
如图11中所示，第一绝缘衬垫171a的上端可以具有与下源/漏区150A的上表面的水平基本上相同的水平。第二绝缘衬垫171b的上端的水平可以高于第一绝缘衬垫171a的上端的水平，并且可以具有与第一层间绝缘层181的上表面的水平基本上相同的水平。在示例实施例中，第二绝缘衬垫171b可以在下接触件210A周围包括与绝缘阻挡件171b'的材料相同的材料，并且第二绝缘衬垫171b和绝缘阻挡件171b'可以形成在同一水平。
第一绝缘衬垫171a和第二绝缘衬垫171b可以共形地形成。第一绝缘衬垫171a和第二绝缘衬垫171b可以分别具有第一厚度t1和第二厚度t2。
如上所述，示例实施例中采用的绝缘衬垫171可以被划分为其中堆叠有第一绝缘衬垫171a和第二绝缘衬垫171b的下部区域和其中仅设置有第二绝缘衬垫171b的上部区域。绝缘衬垫171的下部区域的厚度(t1+t2)可以大于绝缘衬垫171的上部区域的厚度t2。
在示例实施例中，绝缘间隙填充部175可以在形成第一层间绝缘层181期间一起形成，并且可以包括与第一层间绝缘层181的材料相同的材料。在这种情况下，绝缘间隙填充部175可以具有设置在与第一层间绝缘层181的上表面的水平相同的水平的上表面。
示例实施例中的半导体装置300可以包括在基底101上围绕第一晶体管结构TR1的第一层间绝缘层181以及在第一层间绝缘层181上围绕第二晶体管结构TR2的第二层间绝缘层182。如图2中所示，第一层间绝缘层181的一部分可以覆盖连接到下接触件210A的第一源/漏区150A。此外，第二层间绝缘层182的一部分可以填充第二源/漏区150B与第一层间绝缘层181之间的空间。
如此，上源/漏区150B可以在竖直方向(例如，Z方向)上通过第一层间绝缘层181和/或第二层间绝缘层182的区域的一部分与下源/漏区150A和阻挡结构170间隔开。
在示例实施例中的半导体装置300中，替换浮置外延的阻挡结构170可以设置在其中另外形成或将另外形成源/漏区的区域之中的一部分区域中。可以有效地防止由于浮置外延导致的电性质的劣化。替换源/漏区的阻挡结构170可以形成在各种结构和位置中。例如，阻挡结构可以包括单个绝缘间隙填充部(见图4至图6)。此外，阻挡结构可以被构造为替换下源/漏区并且还替换上源/漏区(见图7和图8)。
图12A至图12K是示出根据示例实施例的半导体装置的剖视图。图13是示出图12A中的半导体结构的平面图。图12A至图12K中的制造工艺可以理解为制造图11中所示的半导体装置300的方法。
参照图12A和图13，可以在基底101上在沿第一方向(例如，X方向)延伸的有源图案105上设置用于第一晶体管结构和第二晶体管结构的第一鳍型堆叠结构FS1和第二鳍型堆叠结构FS2，并且可以包括在第二方向(例如，Y方向)上与第一鳍型堆叠结构FS1和第二鳍型堆叠结构FS2相交的第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4。
第一鳍型堆叠结构FS1和第二鳍型堆叠结构FS2可以分别包括第一牺牲层121和第一沟道层131交替地堆叠的第一堆叠结构、第二牺牲层122和第二沟道层132交替地堆叠的第二堆叠结构以及在第一堆叠结构与第二堆叠结构之间的中间牺牲层123。
中间牺牲层123可以在后续工艺中被去除，并且可以设置为用于图11中所示的中间绝缘层160的空间，第一牺牲层121和第二牺牲层122可以在后续工艺中被去除，并且可以为图11中所示的栅极绝缘膜142和栅电极145提供空间。第一沟道层131和第二沟道层132可以包括用于形成第一晶体管结构和第二晶体管结构的沟道的半导体材料。第一沟道层131和第二沟道层132可以包括例如包含硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种的半导体材料。第一沟道层131和第二沟道层132可以包括杂质，但是其示例实施例不限于此。
中间牺牲层123与第一牺牲层121和第二牺牲层122可以包括不同的材料，以具有相对于第一沟道层131和第二沟道层132的蚀刻选择性。类似地，中间牺牲层123可以包括与第一牺牲层121和第二牺牲层122的材料不同的材料以具有蚀刻选择性。在示例实施例(例如，当第一栅电极和第二栅电极由不同的栅电极材料形成时)中，第一牺牲层121可以包括与第二牺牲层122的材料不同的材料以具有蚀刻选择性。
在示例实施例中，中间牺牲层123与第一牺牲层121和第二牺牲层122可以包括硅锗(SiGe)，并且第一沟道层131和第二沟道层132可以包括硅(Si)。此外，中间牺牲层123可以具有比第一牺牲层121和第二牺牲层122的Ge含量高的Ge含量。中间牺牲层123、第一牺牲层121、第二牺牲层122、第一沟道层131和第二沟道层132中的每个可以具有在约1nm至100nm的范围内的厚度。在示例实施例中，可以改变与第一牺牲层121和第二牺牲层122交替地堆叠的第一沟道层131和第二沟道层132的数量。
可以在第一鳍型堆叠结构FS1和第二鳍型堆叠结构FS2上形成第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4以及栅极间隔件141。第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4可以是分别限定将在后续工艺中形成的第一栅极结构至第四栅极结构GS1、GS2、GS3和GS4的牺牲结构。第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4可以具有通过与第一鳍型堆叠结构FS1和第二鳍型堆叠结构FS2相交而在第二方向(例如，Y方向)上延伸的线或线性形状，并且可以在第一方向(例如，X方向)上彼此间隔开。第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4可以包括按顺序堆叠的第一虚设材料层242和第二虚设材料层245以及掩模图案层247。
可以使用掩模图案层247来对第一虚设材料层242和第二虚设材料层245进行图案化。第一虚设材料层242和第二虚设材料层245可以分别是绝缘层和导电层，但是其示例实施例不限于此，可以将第一虚设材料层242和第二虚设材料层245形成为一体层。在示例实施例中，第一虚设材料层242可以包括氧化硅，第二虚设材料层245可以包括多晶硅。掩模图案层247可以包括氧化硅和/或氮化硅。
可以在第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4的两个侧壁上形成栅极间隔件141。可以通过沿着其上形成有虚设栅极结构DS1、DS2、DS3和DS4的基底的上表面和侧表面形成均匀厚度的膜并执行各向异性蚀刻来形成栅极间隔件141。栅极间隔件141可以由低k材料形成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
可以通过从第一鳍型堆叠结构FS1和第二鳍型堆叠结构FS2选择性地去除中间牺牲层123来形成间隙区域，并且可以通过用绝缘材料填充间隙区域来形成中间绝缘层160(见图12B)。例如，中间绝缘层160可以包括SiO、SiN、SiCN、SiOC、SiON、SiOCN、SiBN和SiBCN中的至少一种。
参照图12B，可以从第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4之间的区域去除鳍型堆叠结构FS1和FS2，从而在有源图案105中形成第一凹陷区域至第三凹陷区域RS1、RS2和RS3。
在该工艺中，可以使用第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4以及栅极间隔件141作为掩模来去除暴露的堆叠的鳍型堆叠结构FS1和FS2。通过该工艺，第一沟道层131和第二沟道层132可以在第一方向(例如，X方向)上具有期望的长度。有源图案105的通过第一凹陷区域至第三凹陷区域RS1、RS2和RS3暴露的部分和第一沟道层可以设置为用于形成用于下源/漏区的外延图案的区域。在通过后续工艺形成下源/漏区之前，可以在第一凹陷区域RS1中形成阻挡结构170。
参照图12C，可以在第一凹陷区域至第三凹陷区域RS1、RS2和RS3中形成第一间隙填充绝缘层275a、275b和275c。
在形成第一间隙填充绝缘层275a、275b和275c的工艺中，可以通过形成第一绝缘材料层以填充第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4之间的空间并执行诸如化学机械抛光(CMP)的平坦化工艺来获得第一间隙填充绝缘层275a、275b和275c。第一间隙填充绝缘层275a、275b和275c可以是诸如SOH。
参照图12D，可以从第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的空间选择性地去除第一间隙填充绝缘层275a。
可以形成光掩模M1以从第二虚设栅极结构DS2的上表面到第四虚设栅极结构DS4的上表面覆盖第一间隙填充绝缘层275b和275c的一部分，并且可以选择性地去除第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的第一间隙填充绝缘层275a。
参照图12E，可以去除光掩模M1，并且可以形成衬垫材料层171L。可以与第一虚设栅极结构DS1和第二虚设栅极结构DS2之间的第一凹陷区域RS1的表面、第二虚设栅极结构至第四虚设栅极结构DS2、DS3和DS4的上表面以及第一间隙填充材料层275b和275c的上表面共形地形成衬垫材料层171L。例如，衬垫材料层171L可以包括氮化硅、氮氧化硅或氮碳化硅。
参照图12F，可以形成第二绝缘材料层以填充第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的空间，并且可以通过应用诸如CMP的平坦化工艺来形成第二间隙填充绝缘层275a'。
通过平坦化工艺，可以去除设置在第二虚设栅极结构至第四虚设栅极结构DS2、DS3和DS4的上表面以及第一间隙填充材料层275b和275c的上表面上的衬垫材料层171L和第二绝缘材料层。第一间隙填充绝缘层275a、275b和275c可以是诸如SOH。
第二间隙填充绝缘层275a'可以与衬垫材料层171L一起设置在第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的空间中，而仅第一间隙填充材料层275b和275c可以设置在第二虚设栅极结构DS2与第三虚设栅极结构DS3之间以及第三虚设栅极结构DS3与第四虚设栅极结构和DS4之间的空间中，而没有衬垫材料层171L。
参照图12G，可以使第一间隙填充绝缘层275b和275c以及第二间隙填充绝缘层275a'凹陷，并且可以去除衬垫材料层171L的暴露在第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的一部分。
可以通过应用诸如回蚀的凹陷工艺而使第一间隙填充绝缘层275b和275c以及第二间隙填充绝缘层275a'具有较低的水平(第一水平L1)。在使第二间隙填充绝缘层275a'凹陷之后，可以使用选择性蚀刻工艺去除衬垫材料层171L的暴露部分。因此，可以形成以凹陷的第二间隙填充绝缘层275a'的第一水平L1限定的第一绝缘衬垫171a。
第一绝缘衬垫171a可以设置为阻挡层，用于在形成第一源/漏区的工艺(图12J)中防止第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的外延生长。第一水平L1可以具有比最上面的第一沟道层131的至少上表面的水平高的水平。在示例实施例中，第一水平L1可以具有与稍后将形成的源/漏区的水平对应的水平。
参照图12H，通过去除第一间隙填充绝缘层275b和275c以及第二间隙填充绝缘层275a'，形成第三绝缘材料层，并且应用凹陷工艺，可以形成第三间隙填充绝缘层285a、285b和285c。例如，第三绝缘材料层可以是诸如SOH。可以在比第一水平L1高的第二水平L2形成第三间隙填充绝缘层285a、285b和285c。此外，可以形成设置在第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的第三间隙填充绝缘层285a以覆盖第一绝缘衬垫171a。因此，在形成上阻挡绝缘层291(见图12I)的工艺中，可以保护第一绝缘衬垫171a。
参照图12I，可以形成上阻挡绝缘层291以覆盖第二沟道层132的暴露在第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4之间的空间中的侧表面。
在前一工艺(即，形成第三间隙填充绝缘层285a、285b和285c的工艺(见图12H))之后，可以在整个表面上共形地形成阻挡材料层。例如，阻挡材料层可以包括氮化硅、氮氧化硅或氮碳化硅。通过经由各向异性蚀刻工艺选择性地去除阻挡材料层，可以在第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4之间的空间的侧表面上形成期望的上阻挡绝缘层291。随后，可以通过选择性地去除第三间隙填充绝缘层285a、285b、285c来获得图12I中所示的结构。如图12I中所示，第二凹陷区域RS2和第三凹陷区域RS3以及与其相邻的第一沟道层131的侧表面可以是敞着的，而第一凹陷区域RS1以及与其相邻的第一沟道层131的侧表面可以被第一绝缘衬垫171a覆盖。在形成第一源/漏区150A的后续工艺中，第一绝缘衬垫171a可以充当外延防止层。
上阻挡绝缘层291的下端可以设置为在水平方向上与中间绝缘层160的侧表面叠置。在示例实施例中，上阻挡绝缘层291的下部水平可以由第三间隙填充绝缘层285a、285b和285c的上表面水平L2限定，因此，在第一凹陷区域中，第一绝缘衬垫171a的上端可以与上阻挡绝缘层291的下端以其间的预定距离S间隔开。
参照图12J，可以执行形成第一源/漏区150A的工艺。
可以通过从第二凹陷区域RS2和第三凹陷区域RS3以及与其相邻的第一沟道层131的侧表面生长外延层来形成期望的第一源/漏区150A。第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的第一凹陷区域RS1和与其相邻的第一沟道层131的侧表面可以被第一绝缘衬垫171a覆盖，使得可以防止外延层生长。类似地，在形成第一源/漏区150A的工艺中，可以通过上阻挡绝缘层291来防止在第二沟道层的侧表面上的外延生长。
参照图12K，在第一源/漏区150A上形成下接触件210A之后，可以形成第一层间绝缘层181以覆盖第一晶体管结构。
在形成下接触件210A之前，可以执行形成绝缘阻挡件171b'的工艺。可以在整个表面上形成阻挡材料层，可以通过应用各向异性蚀刻以使第一源/漏区150A的上表面暴露来形成接触件区域，并且可以形成下接触件210A和第一层间绝缘层181。在该工艺中，第二绝缘衬垫171b可以由与第一凹陷区域RS1中的第一绝缘衬垫171a上的绝缘阻挡件171b'的材料相同的材料形成。此后，在形成第一层间绝缘层181的工艺中，可以形成填充第一凹陷区域RS1的空间的绝缘间隙填充部175。如此，在示例实施例中，包括绝缘间隙填充部175的阻挡结构170可以与第一绝缘衬垫171a和第二绝缘衬垫171b一起形成。
此后，可以去除上阻挡绝缘层291(见图12K)，可以形成第二源/漏区150B，并且可以形成第二层间绝缘层182。随后，可以去除第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4，并且可以执行形成栅极绝缘膜142、栅电极145和栅极覆盖层147的工艺，从而可以制造出图11中所示的半导体装置300。
阻挡结构170可以修改为各种其他结构。例如，阻挡结构170可以修改为图5、图7和图8中的结构，并且可以通过修改上述制造方法来实现。
图14A至图14E是示出根据示例实施例的半导体装置的剖视图，示出了制造图5中描述的具有间隙填充型阻挡结构170A的半导体装置的方法。这里，图14A可以被理解为在前述制造工艺中在图12D中的工艺之后执行的工艺。
参照图14A，可以在第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的空间中选择性地形成包括绝缘间隙填充部的阻挡结构170A。
可以使用覆盖第一间隙填充绝缘层275b和275c的部分的光掩模M1形成绝缘间隙填充材料以填充第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的区域，并且可以通过应用凹陷工艺来调节绝缘间隙填充材料的水平，从而形成阻挡结构。例如，绝缘间隙填充材料可以包括氮化硅、氮氧化硅或氮碳化硅。
参照图14B，通过去除光掩模M1，去除第一间隙填充绝缘层275b和275c，形成附加绝缘材料层以及应用凹陷工艺，可以形成第二间隙填充绝缘层285a'、285b'和285c'。例如，第二绝缘材料层可以是诸如SOH。第二间隙填充绝缘层285a'、285b'和285c'可以具有比阻挡结构170A的上表面水平高的上表面水平。此外，设置在第一虚设栅极结构DS1与第二虚设栅极结构DS2之间的阻挡结构170A可以被第二间隙填充绝缘层285a'覆盖。
此后，参照图14C，可以将上阻挡绝缘层291形成到第二沟道层132的暴露在第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4之间的空间中的侧表面，并且可以去除第二间隙填充绝缘层285a'、285b'和285c'。
在前一工艺(即，形成第二间隙填充绝缘层285a'、285b'和285c'的工艺)之后，可以在整个表面上共形地形成阻挡材料层。例如，阻挡材料层可以包括氮化硅、氮氧化硅或氮碳化硅。通过各向异性蚀刻工艺选择性地去除阻挡材料层，可以在第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4之间的空间的侧表面上形成期望的上阻挡绝缘层291。随后，可以选择性地去除第二间隙填充绝缘层285a'、285b'和285c'。如图14C中所示，虽然第二凹陷区域RS2和第三凹陷区域RS3以及与其相邻的第一沟道层131的侧表面可以是敞着的，但是第一凹陷区域RS1和与其相邻的第一沟道层131的侧表面可以被阻挡结构170A覆盖。在形成第一源/漏区150A的后续工艺中，阻挡结构170A可以充当外延防止层。类似于前述示例实施例，在第一凹陷区域RS1中，阻挡结构170A的上表面可以与上阻挡绝缘层291的下端以其间的预定距离S间隔开。
参照图14D，可以执行形成第一源/漏区150A的工艺。
可以通过从第二凹陷区域RS2和第三凹陷区域RS3以及与其相邻的第一沟道层131的侧表面的外延生长来形成期望的第一源/漏区150A。由于在第一虚设栅极结构DS1与第二虚设栅极结构DS2之间第一凹陷区域RS1和与其相邻的第一沟道层131的侧表面被阻挡结构170A覆盖，因此可以防止外延层生长。类似地，在形成第一源/漏区150A的工艺中，可以通过上阻挡绝缘层291来防止在第二沟道层的侧表面上的外延生长。
此后，可以在第一源/漏区150A上形成下接触件210A，并且可以形成第一层间绝缘层181以覆盖第一晶体管结构。此后，可以去除上阻挡绝缘层291，可以形成第二源/漏区150B，并且可以形成第二层间绝缘层182。随后，可以去除第一虚设栅极结构至第四虚设栅极结构DS1、DS2、DS3和DS4，并且可以执行形成栅极绝缘膜142、栅电极145和栅极覆盖层147的工艺，从而可以制造出图14E中所示的半导体装置300A。
根据前述示例实施例，在堆叠有MOSFET的半导体装置中，通过在其中源/漏区另外形成或将另外形成的区域的一部分中形成防止外延生长的阻挡结构，可以选择性地省略源/漏区。此外，当设置在上部水平的MOSFET(例如，N型MOSFET)用作SRAM中的存取晶体管时，为了防止下部水平MOSFET(例如，P型MOSFET)的源/漏区设置为浮置外延，可以在该区域中使用阻挡结构来选择性地阻挡外延生长。
虽然以上已经示出和描述了示例实施例，但是对于本领域技术人员而言被构造为明显的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
有源图案，在基底上沿第一方向延伸；
多个沟道层，在与所述基底的上表面垂直的方向上在所述有源图案上彼此间隔开，并且包括下沟道层和在所述下沟道层上的上沟道层；
中间绝缘层，在所述下沟道层之中的最上面的下沟道层与所述上沟道层之中的最下面的上沟道层之间；
栅极结构，与所述有源图案相交，在与所述第一方向相交的第二方向上延伸，并且在所述多个沟道层上；
下源/漏区，在所述栅极结构的第一侧上并且连接到所述下沟道层；
阻挡结构，在所述栅极结构的第二侧上并且连接到所述下沟道层；以及
上源/漏区，在所述栅极结构的所述第一侧和所述第二侧中的至少一侧上，并且连接到所述上沟道层。
2.根据权利要求1所述的半导体装置，其中，所述阻挡结构包括：
绝缘衬垫，在所述栅极结构的所述第二侧上从所述有源图案的一部分沿着所述下沟道层的侧表面延伸；以及
绝缘间隙填充部，在所述绝缘衬垫上。
3.根据权利要求2所述的半导体装置，其中，所述绝缘衬垫具有下部区域和上部区域，所述下部区域具有第一厚度，所述上部区域具有比所述第一厚度小的第二厚度。
4.根据权利要求2所述的半导体装置，其中，所述绝缘衬垫包括氮化硅、氮氧化硅或氮碳化硅，并且所述绝缘间隙填充部包括氧化硅。
5.根据权利要求1所述的半导体装置，其中，所述阻挡结构在所述有源图案的一部分上并且在所述栅极结构的所述第二侧上，并且包括连接到所述下沟道层的侧表面的绝缘间隙填充部。
6.根据权利要求5所述的半导体装置，其中，所述绝缘间隙填充部包括氮化硅、氮氧化硅或氮碳化硅。
7.根据权利要求1所述的半导体装置，
其中，所述上源/漏区在所述栅极结构的所述第一侧上连接到所述上沟道层，并且
其中，所述阻挡结构在所述栅极结构的所述第二侧上延伸到所述上沟道层。
8.根据权利要求1所述的半导体装置，
其中，所述半导体装置还包括在所述下源/漏区和所述阻挡结构上的第一层间绝缘层以及在所述第一层间绝缘层与所述上源/漏区之间的第二层间绝缘层，并且
其中，所述第一层间绝缘层和所述第二层间绝缘层中的每个的部分将所述上源/漏区与所述下源/漏区和所述阻挡结构分离。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括：
下接触件，连接到所述下源/漏区；以及
上接触件，连接到所述上源/漏区。
10.根据权利要求9所述的半导体装置，其中，所述下接触件包括第一水平接触部和第一竖直接触部，所述第一水平接触部连接到所述下源/漏区并且在与所述基底的所述上表面平行的水平方向上延伸，所述第一竖直接触部连接到所述第一水平接触部并且在与所述基底的所述上表面垂直的所述方向上延伸。
11.根据权利要求10所述的半导体装置，所述半导体装置还包括：
第一掩埋电极，在所述基底中，
其中，所述第一竖直接触部朝向所述基底延伸并且连接到所述第一掩埋电极。
12.根据权利要求9所述的半导体装置，所述半导体装置还包括：
第二掩埋电极，掩埋在所述基底中，
其中，所述上接触件包括第二水平接触部和第二竖直接触部，所述第二水平接触部连接到所述上源/漏区并且在与所述基底的所述上表面平行的水平方向上延伸，所述第二竖直接触部将所述第二水平接触部连接到所述第二掩埋电极。
13.一种半导体装置，所述半导体装置包括：
有源图案，在基底上沿第一方向延伸；
第一下沟道层，在所述有源图案的第一区域上并且在与所述基底的上表面垂直的方向上彼此间隔开；
第二下沟道层，在所述有源图案的第二区域上并且在与所述基底的所述上表面垂直的所述方向上彼此间隔开；
第三下沟道层，在所述有源图案的第三区域上并且在与所述基底的所述上表面垂直的所述方向上彼此间隔开；
第一中间绝缘层、第二中间绝缘层和第三中间绝缘层，分别在所述第一下沟道层、所述第二下沟道层和所述第三下沟道层的最上面的下沟道层上；
第一上沟道层、第二上沟道层和第三上沟道层，分别在所述第一中间绝缘层、所述第二中间绝缘层和所述第三中间绝缘层上堆叠并且彼此间隔开；
第一栅极结构，与所述有源图案的所述第一区域相交，在与所述第一方向相交的第二方向上延伸，并且在所述第一下沟道层和所述第一上沟道层上；
第二栅极结构，与所述有源图案的所述第二区域相交，在所述第二方向上延伸，并且在所述第二下沟道层和所述第二上沟道层上；
第三栅极结构，与所述有源图案的所述第三区域相交，在所述第二方向上延伸，并且在所述第三下沟道层和所述第三上沟道层上；
第一下源/漏区，在所述第一栅极结构与所述第二栅极结构之间并且连接到所述第一下沟道层和所述第二下沟道层；
第一上源/漏区，在所述第一栅极结构与所述第二栅极结构之间，并且连接到所述第一上沟道层和所述第二上沟道层；以及
阻挡结构，在所述第二栅极结构与所述第三栅极结构之间，其中，所述阻挡结构在所述第二下沟道层与所述第三下沟道层之间和/或在所述第二上沟道层与所述第三上沟道层之间。
14.根据权利要求13所述的半导体装置，
其中，所述阻挡结构包括在所述第二下沟道层与所述第三下沟道层之间的下阻挡结构，并且
其中，所述半导体装置还包括在所述第二栅极结构与所述第三栅极结构之间连接到所述第二上沟道层和所述第三上沟道层的第二上源/漏区。
15.根据权利要求14所述的半导体装置，所述半导体装置还包括：
第一层间绝缘层，在所述第一下源/漏区和所述阻挡结构上；以及
第二层间绝缘层，在所述第一层间绝缘层上并且在所述第一上源/漏区和所述第二上源/漏区上，并且
其中，所述第一层间绝缘层和所述第二层间绝缘层的部分分别将所述第一上源/漏区和所述第二上源/漏区与所述第一下源/漏区和所述阻挡结构分离。
16.根据权利要求13所述的半导体装置，
其中，所述阻挡结构包括在所述第二上沟道层与所述第三上沟道层之间的上阻挡结构，并且
其中，所述半导体装置还包括在所述第二栅极结构与所述第三栅极结构之间连接到所述第二下沟道层和所述第三下沟道层的第二下源/漏区。
17.根据权利要求13所述的半导体装置，其中，所述阻挡结构从所述第二下沟道层与所述第三下沟道层之间延伸到所述第二上沟道层与所述第三上沟道层之间。
18.一种半导体装置，所述半导体装置包括：
第一晶体管结构，在基底上；以及
第二晶体管结构，在所述第一晶体管结构上，
其中，所述第一晶体管结构包括：第一沟道层，在所述基底上在与所述基底的上表面垂直的竖直方向上堆叠并且彼此间隔开；第一栅电极，在所述第一沟道层上；第一源/漏区，在所述第一栅电极的第一侧上并且连接到所述第一沟道层的第一侧表面；以及阻挡结构，在所述第一栅电极的第二侧上覆盖所述第一沟道层，
其中，所述第二晶体管结构包括：第二沟道层，在所述第一沟道层上并且在所述竖直方向上堆叠并且彼此间隔开；第二栅电极，在所述第二沟道层上；以及第一上源/漏区和第二上源/漏区，在所述第二栅电极的第一侧和第二侧上并且分别连接到所述第二沟道层的相对侧表面。
19.根据权利要求18所述的半导体装置，
其中，所述阻挡结构包括绝缘衬垫和在所述绝缘衬垫上的绝缘间隙填充部，所述绝缘衬垫在所述第一栅电极的所述第二侧上从所述基底的上表面的部分沿着所述第一沟道层的侧表面延伸，并且
其中，所述绝缘衬垫包括氮化硅、氮氧化硅或氮碳化硅，并且所述绝缘间隙填充部包括氧化硅。
20.根据权利要求18所述的半导体装置，其中，所述阻挡结构包括：
绝缘间隙填充部，在所述基底的上表面部分上在所述第一栅电极的所述第二侧上，并且连接到所述第一沟道层的第二侧表面，
其中，所述绝缘间隙填充部包括氮化硅、氮氧化硅或氮碳化硅。
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