CN117881191A - 半导体存储装置及包括其的电子系统 - Google Patents

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CN117881191A CN202311158221.7A CN202311158221A CN117881191A CN 117881191 A CN117881191 A CN 117881191A CN 202311158221 A CN202311158221 A CN 202311158221A CN 117881191 A CN117881191 A CN 117881191A
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李东镇
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Abstract

本发明提供了一种半导体存储装置和电子系统，半导体存储装置包括：衬底，衬底包括第一区域和第二区域，其中，第一区域包括外围电路和第一有源区域(FAR)，并且第二区域包括存储单元块。FAR包括在第一方向上延伸的FAR第一延伸部、在第二方向上延伸的FAR第二延伸部和在第三方向上延伸的FAR第三延伸部。FAR第一延伸部、FAR第二延伸部和FAR第三延伸部相对于彼此形成大于90度的相应角度。所述装置包括被配置为传输驱动信号的第一通道晶体管电路，并且第一通道晶体管电路包括：位于FAR第一延伸部上的FAR第一栅极结构、位于FAR第二延伸部上的FAR第二栅极结构、位于FAR第三延伸部上的FAR第三栅极结构以及第一共享源极/漏极。

Description

半导体存储装置及包括其的电子系统
相关申请的交叉引用
本申请要求在韩国知识产权局2022年10月11日提交的韩国专利申请No.10-2022-0129823号和2023年3月7日提交的韩国专利申请No.10-2023-0029852的优先权，上述专利申请的全部内容通过引用并入本文。
技术领域
本公开涉及半导体存储装置和包括该半导体存储装置的电子系统，更具体地，涉及具有共享一个源极/漏极区域的通道晶体管(pass transistors)的半导体存储装置和包括该半导体存储装置的电子系统。
背景技术
随着信息通信装置变得多功能化，存储装置实现了大存储容量和高度集成。随着存储单元的尺寸为了高度集成而减小，存储装置中包括的用于操作和电连接目的的操作电路和/或布线结构变得更加复杂。因此，需要能够提高集成度并仍具有优异电特性的存储装置。
为了提高存储装置的集成度，可以增加相对于衬底垂直堆叠的字线的数目。因此，连接到字线的通道晶体管的数目也会增加，从而导致存储装置的尺寸增大以及存储装置特性的潜在劣化。
发明内容
本公开的各方面提供了一种具有改善的性能和可靠性的半导体存储装置。
本公开的各方面还提供了一种包括具有改善的性能和可靠性的半导体存储装置的电子系统。
然而，本公开的各方面不限于本文所描述的这些内容。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加明了。
根据本公开的一个方面，一种半导体存储装置包括：衬底，所述衬底包括第一区域和第二区域，其中，所述第一区域包括外围电路区域，所述外围电路区域包括第一有源区域(FAR)，并且所述第二区域包括存储单元块。所述FAR包括在第一方向上延伸的FAR第一延伸部、在第二方向上延伸的FAR第二延伸部和在第三方向上延伸的FAR第三延伸部，并且所述FAR第一延伸部、所述FAR第二延伸部和所述FAR第三延伸部相对于彼此形成大于90度的相应角度。所述半导体存储装置还包括第一通道晶体管电路，所述第一通道晶体管电路被配置为传输驱动信号以使工作电压被施加到所述存储单元块，其中，所述第一通道晶体管电路包括：位于所述FAR第一延伸部上的FAR第一栅极结构、位于所述FAR第二延伸部上的FAR第二栅极结构、位于所述FAR第三延伸部上的FAR第三栅极结构、以及位于所述FAR第一栅极结构、所述FAR第二栅极结构和所述FAR第三栅极结构之间的第一共享源极/漏极。
一方面，所述存储单元块包括第一存储单元块、第二存储单元块、第三存储单元块，并且其中所述第一通道晶体管电路还包括第一通道晶体管、第二通道晶体管和第三通道晶体管，所述第一通道晶体管、所述第二通道晶体管和所述第三通道晶体管被配置为传输所述驱动信号以使所述工作电压分别被施加到所述第一存储单元块、所述第二存储单元块和所述第三存储单元块。
一方面，所述第一通道晶体管电路还包括位于所述FAR第一延伸部上的第一单独源极/漏极、位于所述FAR第二延伸部上的第二单独源极/漏极以及位于所述FAR第三延伸部上的第三单独源极/漏极。
一方面，所述FAR呈Y形。
一方面，所述半导体存储装置还包括：第二有源区域(SAR)，所述SAR被限定在所述衬底的所述第一区域中并且与所述FAR间隔开；以及第二通道晶体管电路，所述第二通道晶体管电路位于所述SAR中并且与所述第一通道晶体管电路间隔开，其中，所述SAR包括在所述第一方向上延伸的SAR第一延伸部、在所述第二方向上延伸的SAR第二延伸部和在所述第三方向上延伸的SAR第三延伸部，所述第二通道晶体管电路包括位于所述SAR第一延伸部上的SAR第一栅极结构、位于所述SAR第二延伸部上的SAR第二栅极结构、位于所述SAR第三延伸部上的SAR第三栅极结构以及位于所述SAR第一栅极结构、所述SAR第二栅极结构和所述SAR第三栅极结构之间的第二共享源极/漏极。
一方面，所述FAR的中心限定凹部，并且所述SAR第一延伸部、所述SAR第二延伸部和所述SAR第三延伸部之一对应于所述凹部。
一方面，所述衬底在第一水平方向和与所述第一水平方向正交的第二水平方向上延伸，并且所述第一共享源极/漏极和所述第二共享源极/漏极在所述第一方向上对齐。
一方面，所述半导体存储装置还包括：第三有源区域(TAR)，所述TAR被限定在所述衬底的所述第一区域中并且与所述FAR和所述SAR间隔开；以及第三通道晶体管电路，所述第三通道晶体管电路位于所述TAR中并且与所述第一通道晶体管电路和所述第二通道晶体管电路间隔开，其中，所述TAR包括在所述第一方向上延伸的TAR第一延伸部、在所述第二方向上延伸的TAR第二延伸部和在所述第三方向上延伸的TAR第三延伸部，并且所述第三通道晶体管电路包括位于所述TAR第一延伸部上的TAR第一栅极结构、位于所述TAR第二延伸部上的TAR第二栅极结构、位于所述TAR第三延伸部上的TAR第三栅极结构以及第三共享源极/漏极。
一方面，所述FAR和所述SAR呈Y形并且是并排布置的，所述FAR和所述TAR呈Y形并且是并排布置的，并且所述第一共享源极/漏极与所述第二共享源极/漏极之间的距离、所述第二共享源极/漏极与所述第三共享源极/漏极之间的距离以及所述第一共享源极/漏极与所述第三共享源极/漏极之间的距离相等。
一方面，所述FAR和所述SAR呈Y形并且相对于彼此是倒置的，所述FAR和所述TAR呈Y形并且相对于彼此是倒置的，并且所述第一共享源极/漏极与所述第二共享源极/漏极之间的距离和所述第一共享源极/漏极与所述第三共享源极/漏极之间的距离相等。
一方面，所述半导体存储装置还包括：第四有源区域(FoAR)，所述FoAR被限定在所述衬底的所述第一区域中并且与所述FAR、所述SAR和所述TAR间隔开；以及第四通道晶体管电路，所述第四通道晶体管电路位于所述FoAR中并且与所述第一通道晶体管电路、所述第二通道晶体管电路和所述第三通道晶体管电路间隔开，其中，所述FoAR包括在所述第一方向上延伸的FoAR第一延伸部、在所述第二方向上延伸的FoAR第二延伸部和在所述第三方向上延伸的FoAR第三延伸部，并且所述第四通道晶体管电路包括位于所述FoAR第一延伸部上的FoAR第一栅极结构、位于所述FoAR第二延伸部上的FoAR第二栅极结构、位于所述FoAR第三延伸部上的FoAR第三栅极结构、以及第四共享源极/漏极。
一方面，所述FAR和所述SAR呈Y形并且是并排布置的，所述FAR和所述FoAR呈Y形并且是并排布置的，所述第一共享源极/漏极与所述第二共享源极/漏极之间的第一距离和所述第一共享源极/漏极与所述第四共享源极/漏极之间的第二距离相等，并且所述第一共享源极/漏极与所述第三共享源极/漏极之间的第三距离不同于所述第一距离或所述第二距离。
一方面，所述FAR和所述SAR呈Y形并且相对于彼此是倒置的，所述TAR和所述FoAR呈Y形并且相对于彼此是倒置的，所述SAR和所述TAR呈Y形并且是并排布置的，所述FAR和所述FoAR呈Y形并且是并排布置的，并且所述第一共享源极/漏极与所述第二共享源极/漏极之间的距离、所述第二共享源极/漏极与所述第三共享源极/漏极之间的距离、所述第三共享源极/漏极与所述第四共享源极/漏极之间的距离以及所述第一共享源极/漏极与所述第四共享源极/漏极之间的距离相等。
根据本公开的另一方面，一种半导体存储装置包括：第一衬底，所述第一衬底包括在第一水平方向和与所述第一水平方向正交的第二水平方向上延伸的第一表面，以及位于所述第一表面上的存储单元区域；以及第二衬底，所述第二衬底包括位于所述第一衬底下方的第二表面和位于所述第二表面上的第一外围电路区域，所述第一外围电路区域被配置为接收块选择信号并且将驱动信号传输到所述存储单元区域，其中，所述第一外围电路区域包括第一有源区域，所述第一有源区域包括在第一方向上延伸的第一栅极结构、在第二方向上延伸的第二栅极结构、在第三方向上延伸的第三栅极结构以及在所述第一栅极结构、所述第二栅极结构和所述第三栅极结构之间的第一共享源极/漏极，并且其中，所述第一方向、所述第二方向和所述第三方向彼此不平行并且所述第一栅极结构、所述第二栅极结构和所述第三栅极结构彼此间隔开。
一方面，所述第一有源区域包括第一延伸部、第二延伸部和第三延伸部，所述第一延伸部、所述第二延伸部和所述第三延伸部相对于彼此形成120度的相应角度。一方面，所述第一外围电路区域和所述存储单元区域通过接合位于所述第一衬底上的第一接合焊盘和位于所述第二衬底上的第二接合焊盘而连接，并且其中，所述第一衬底的所述第一表面和所述第二衬底的所述第二表面彼此面对。
一方面，所述存储单元区域包括在所述第一水平方向上延伸并且在垂直方向上堆叠的栅电极层，并且所述存储单元区域包括在所述垂直方向上延伸并且穿透所述栅电极层的沟道结构，并且每个所述沟道结构包括顺序堆叠在沟道孔的侧壁上的信息存储膜、半导体图案和可变电阻膜，所述沟道孔穿透所述栅电极层。
一方面，所述半导体存储装置还包括：第二外围电路区域，所述第二外围电路区域位于所述第二衬底上并且与所述第一外围电路区域间隔开，所述第二外围电路区域包括：第二有源区域，所述第二有源区域包括在所述第一方向上延伸的第四栅极结构、在所述第二方向上延伸的第五栅极结构和在所述第三方向上延伸的第六栅极结构，所述第四栅极结构、所述第五栅极结构和所述第六栅极结构彼此间隔开；第二共享源极/漏极，所述第二共享源极/漏极位于所述第四栅极结构、所述第五栅极结构和所述第六栅极结构之间，并且所述第一共享源极/漏极和所述第二共享源极/漏极在所述第一方向上对齐。一方面，所述第一有源区域和所述第二有源区域呈Y形并且是并排布置的。
根据本公开的另一方面，一种电子系统，包括：主基板；半导体存储装置，所述半导体存储装置位于所述主基板上并且包括具有外围电路的第一衬底和具有存储单元的第二衬底；以及控制器，所述控制器位于所述主基板上并且电连接到所述半导体存储装置，其中，所述半导体存储装置包括被限定在所述第一衬底上的有源区域，所述有源区域包括在第一方向上延伸的第一延伸部、在第二方向上延伸的第二延伸部和在第三方向上延伸的第三延伸部，所述第一延伸部、所述第二延伸部和所述第三延伸部相对于彼此形成大于90度的相应角度，所述有源区域包括通道晶体管电路，所述通道晶体管电路被配置为传输驱动信号以使工作电压被施加到所述存储单元，并且所述通道晶体管电路包括位于所述第一延伸部上的第一栅极结构、位于所述第二延伸部上的第二栅极结构、位于所述第三延伸部上的第三栅极结构以及位于所述第一栅极结构、所述第二栅极结构和所述第三栅极结构之间的共享源极/漏极。
应注意的是，本公开的效果不限于上述效果，本公开的其他效果可从以下说明中看出。
附图说明
通过参考附图详细描述本公开的示例性实施例，本公开的上述及其他方面和特征将变得更加明了，其中：
图1为根据本公开一些实施例的半导体存储装置的框图；
图2为图1的半导体存储装置的示意图；
图3是根据本公开一些实施例的存储单元阵列的示意图；
图4示出了根据本公开一些实施例的行译码器、通道晶体管和存储单元块；
图5为根据本公开一些实施例的通道晶体管和存储单元块的电路图；
图6为根据本公开一些实施例的半导体存储装置的通道晶体管和存储单元块的布局图；
图7为图6的通道晶体管的放大布局图；
图8为沿图6中A-A’线截取的截面图；
图9、图10、图11和图12为示出了根据本公开一些实施例的半导体存储装置的通道晶体管布局的布局图；
图13为根据本公开一些实施例的包括半导体存储装置的非易失性存储装置的截面图；
图14和图15为图13中区域R的放大截面图；
图16为根据本公开一些实施例的包括半导体存储装置的非易失性存储装置的截面图；
图17为根据本公开一些实施例的包括半导体存储装置的电子系统的框图；
图18为根据本公开一些实施例的包括半导体存储装置的电子系统的透视图；以及
图19为沿图18中线I-I截取的截面图。
具体实施方式
应理解，当层、膜、区域或基板等元件被称为在另一元件“上”时，其可以直接在另一元件上，或者也可以存在中间元件。相比之下，当一个元件被称为“直接在另一个元件上”时，不存在中间元件。此外，为了便于说明，在本文中可以使用空间相关术语(例如，“下面”、“下方”、“下部”、“上方”、“上部”等)来描述图中所示的一个元件或特征与另一个元件或特征的关系。应理解，除了附图中描述的方向之外，空间相关术语旨在包括装置在使用或工作中的不同方向。例如，如果图中的装置被翻转，那么被描述为其它元件或特征“下方”或“下面”的元件将被取向为在其他元件或特征的“上方”。因此，术语“下方”可以包括上方和下方两种取向。该装置可以以其他方式来取向(旋转90度或其他方向)，并且可以相应地解释这里使用的空间相关描述符。
此外，除非有明确的相反描述，否则“包括”一词及其变体，如“包括有”或“包含”，应理解为包含所述元素，但不排除任何其他元素。
如本文所使用的，短语“A、B和C中的至少一个”是指使用非排他性逻辑“或”的逻辑(A或B或C)，不应解释为“A中的至少一个、B中的至少一个和C中的至少一个”。
应理解，尽管术语第一、第二等在本文中可以用来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件和另一个元件区分开。因此，在不脱离本公开构思的范围的情况下，下面讨论的第一元件可以被称为第二元件。
如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。还将理解，当在本文使用术语“包括”、“包括有”、“包含”和/或“包括有”时，指定所述特征、步骤、操作、元件和/或组件的存在，但是不排除一个或更多个其他特征、步骤、操作、元件、组件和/或其组合的存在或添加。术语“和/或”包括一个或多个相关所列项的任何和所有组合。
下文将参考图1至图8描述根据本公开一些实施例的半导体存储装置。
图1为根据本公开一些实施例的半导体存储装置的框图。
参考图1，半导体存储装置10可以包括存储单元阵列100和外围电路200。外围电路200可以包括通道晶体管(pass transistor)电路210、行译码器220、控制逻辑电路230和页缓冲器(page buffer)240。尽管未具体示出，外围电路200还可以包括电压发生器、数据输入/输出电路、输入/输出接口、温度传感器、命令译码器或地址译码器。在一些实施例中，半导体存储装置10可以是非易失性存储装置。
存储单元阵列100可以通过字线(wordlines，WL)、串选择线(string selectionlines，SSL)和接地选择线(ground selection lines，GSL)连接到通道晶体管电路210，并且可以通过位线(bitlines，BL)连接到页缓冲器240。存储单元阵列100可以包括多个存储单元，例如NAND闪存单元，但是本公开不限于此。或者，在一些实施例中，存储单元可以是电阻式存储单元(例如电阻式随机存取存储器(resistive random-access memory，ReRAM))、相变随机存取存储器(phase-change random-access memory，PRAM)或磁性随机存取存储器(MRAM)单元。
在一些实施例中，存储单元阵列100可以包括三维(3D)存储单元阵列，3D存储单元阵列可以包括多个NAND串，每个NAND串可以包括连接到垂直堆叠在衬底上的字线的存储单元。然而，本公开不限于这种布置。或者，在一些实施例中，存储单元阵列100可以包括二维(2D)存储单元阵列，在这种情况下，2D存储单元阵列可以包括在行方向和列方向上排列的多个NAND串。
控制逻辑电路230可以基于命令(CMD)、地址(ADDR)和控制信号(CTRL)生成用于将数据编程到存储单元阵列100、从存储单元阵列100读取数据或从存储单元阵列100擦除数据的各种控制信号。例如，控制逻辑电路230可以输出行地址(X-ADDR)和列地址(Y-ADDR)。以这种方式，控制逻辑电路230通常可以控制在半导体存储装置10中执行的各种操作。
行译码器220可以响应于接收到行地址X-ADDR，向块选择信号线BS输出用于选择多个存储块之一的块选择信号。此外，行译码器220可以响应于接收到行地址X-ADDR，向字线驱动信号线SI输出用于选择选定存储块的字线WL之一的字线驱动信号、向串选择线驱动信号线(string selection line driving signal line)SS输出用于选择串选择线SSL之一的串选择线驱动信号、并且向接地选择线驱动信号线(ground selection line drivingsignal line)(GS)输出用于选择接地选择线GSL之一的接地选择线驱动信号。
页缓冲器240可以响应于列地址Y-ADDR选择一些位线BL。具体地，页缓冲器240可以用作写入驱动器或读出放大器。
通道晶体管电路210可以通过块选择信号线BS、串选择线驱动信号线SS、字线驱动信号线SI和接地选择线驱动信号线GS，连接到行译码器220。串选择线驱动信号线SS、字线驱动信号线SI和接地选择线驱动信号线GS都可以被称为驱动信号线。参考图1和图4，通道晶体管电路210可以包括多个通道晶体管215-1、215-2、215-3、215-4、215-5、215-6(统称为通道晶体管215)、216-1、216-2、216-3、216-4、216-5、216-6(统称为通道晶体管216)和217-1、217-2、217-3、217-4、217-5、217-6(统称为通道晶体管217)。通道晶体管215、216、217可以由经由块选择信号线BS接收的块选择信号控制，并且可以分别向串选择线SSL、字线WL和接地选择线GSL提供串选择线驱动信号、字线驱动信号和接地选择线驱动信号。图4示出了一个通道晶体管组中包括的通道晶体管的数目是六个，但是本公开不限于此。
通道晶体管电路210可以包括与彼此相邻的多个存储单元块对应的多个通道晶体管组。例如，参考图4，通道晶体管电路210可以包括三个通道晶体管组，即与彼此相邻的第一、第二和第三存储单元块101-1、101-2和101-3分别对应的第一、第二和第三通道晶体管组211、212和213。
由于半导体工艺的发展，随着存储单元阵列100中存储单元的层数(即，垂直堆叠的字线(WL)的数目)增加，用于驱动字线(WL)的通道晶体管的数目增加，通道晶体管电路210所占据的面积相应增加。在一些实施例中，外围电路200可以位于存储单元阵列100的垂直上方或垂直下方。因此，作为通道晶体管电路210与字线WL垂直交叠的区域，当通道晶体管的数目增加时，半导体存储装置10的芯片尺寸不会增加。这将在下文中参考图2进行描述。
图2为图1的半导体存储装置的示意图。
参考图1和图2，半导体存储装置10可以包括第一半导体层S1和第二半导体层S2，第一半导体层S1可以在相对于第二半导体层S2的垂直方向Z上堆叠。具体地，第二半导体层S2可以在垂直方向Z上位于第一半导体层S1下方。在一些实施例中，存储单元阵列100可以形成在第一半导体层S1中，外围电路200可以形成在第二半导体层S2中。因此，半导体存储装置10的结构可以是存储单元阵列100位于外围电路200上方，即，外围上单元(cell-over-periphery，COP)结构。
第一半导体层S1可以包括单元区域(cell area)CA和阶梯区域(stair area)SA，多个存储单元可以位于单元区域CA中。在第一半导体层S1中，多条字线WL可以在第一水平方向X上延伸，多条位线BL可以在第二水平方向Y上延伸。字线WL的端部可以形成阶梯形状。在一些实施例中，第一半导体层S1中包括字线WL的形成阶梯形状的端部的部分可以被称为阶梯区域SA或字线延伸区域。
第二半导体层S2可以包括衬底，并且通过在衬底上形成诸如晶体管的半导体元件和器件可以在第二半导体层S2中形成外围电路200。在第二半导体层S2中形成外围电路200之后，可以形成包括存储单元阵列100的第一半导体层S1，并且可以形成用于将存储单元阵列100的字线WL和位线BL与形成在第二半导体层S2中的外围电路200电连接的图案。第二半导体层S2可以包括对应于阶梯区域SA的第一逻辑区域LR1和对应于单元区域CA的第二逻辑区域LR2。在一些实施例中，通道晶体管电路210可以位于第一逻辑区域LR1中，但是本公开不限于此。
如上所述，在一些实施例中，半导体存储装置10可以具有COP结构，通道晶体管电路210可以位于阶梯区域SA下方。在这种情况下，包括在不同存储单元块中并且连接到同一层上的字线的通道晶体管可以彼此相邻。然而，本公开不限于这种布置。或者，半导体存储装置10可以具有不同于COP结构的形状，因此通道晶体管电路210可以与存储单元阵列100水平地相邻。
图3为根据本公开一些实施例的存储单元阵列的示意图。
参考图3，存储单元阵列100可以包括第一存储单元块101-1、第二存储单元块101-2、……、和第i存储单元块101-i(其中i为正整数)。第一存储单元块101-1、第二存储单元块101-2和第i存储单元块101-i统称为“存储单元块101”。存储单元块101可以具有3D结构或垂直结构。具体地，每个存储单元块101可以包括在垂直方向Z上延伸的多个NAND串。NAND串可以在第一水平方向X和第二水平方向Y上以预定距离彼此间隔开。存储单元块101可以由图1的行译码器220选择。例如，行译码器220可以从存储单元块101中选择对应于预定块地址的存储单元块。
图4示出了根据本公开一些实施例的行译码器、通道晶体管和存储单元块。
参考图4，半导体存储装置10可以包括通道晶体管电路210，通道晶体管电路210包括分别对应于多个存储单元块101-1、101-2、101-3的多个通道晶体管组211、212、213。第一、第二和第三存储单元块101-1、101-2、101-3均可以包括接地选择线GSL、多条字线WL0、WL1、WL2、……、WLm(其中m是正整数，并且其中这些字线统称为字线WL)和串选择线SSL。
行译码器220可以包括块译码器221和驱动信号线译码器222。第一通道晶体管组211可以包括第一通道晶体管215，第二通道晶体管组212可以包括第二通道晶体管216，第三通道晶体管组213可以包括第三通道晶体管217。
块译码器221可以通过第一块选择信号线BS1连接到第一通道晶体管组211、通过第二块选择信号线BS2连接到第二通道晶体管组212、通过第三块选择信号线BS3连接到第三通道晶体管组213。
第一块选择信号线BS1可以连接到第一通道晶体管215的栅极。例如，响应于通过第一块选择信号线BS1提供的第一块选择信号的激活，第一通道晶体管215可以接通，因此第一存储单元块101-1可以被选择。
第二块选择信号线BS2可以连接到第二通道晶体管216的栅极。例如，响应于通过第二块选择信号线BS2提供的第二块选择信号的激活，第二通道晶体管216可以接通，因此第二存储单元块101-2可以被选择。
第三块选择信号线BS3可以连接到第三通道晶体管217的栅极。例如，响应于通过第三块选择信号线BS3提供的第三块选择信号的激活，第三通道晶体管217可以接通，因此第三存储单元块101-3可以被选择。
驱动信号线译码器222可以通过串选择线驱动信号线SS、字线驱动信号线SI0、SI1、SI2、……、SIm(统称为线SI)和接地选择线驱动信号线GS连接到第一、第二和第三通道晶体管组211、212和213。具体地，串选择线驱动信号线SS、字线驱动信号线SI和接地选择线驱动信号线GS可以连接到第一通道晶体管215的漏极、第二通道晶体管216的漏极和第三通道晶体管217的漏极。
第一通道晶体管组211可以通过第一存储单元块101-1的接地选择线GSL、字线WL和串选择线SSL连接到第一存储单元块101-1。第一通道晶体管组211的第一通道晶体管215-1可以连接在串选择线驱动信号线(string selection line driving signal line)SS与第一存储单元块101-1的串选择线(string selection line)SSL之间。第一通道晶体管组211的第二至第五通道晶体管215-2至215-5可以连接在字线驱动信号线(wordlinedriving signal lines)SI与第一存储单元块101-1的字线WL之间。第一通道晶体管组211的第六通道晶体管215-6可以连接在接地选择线驱动信号线(ground selection linedriving signal line)GS与第一存储单元块101-1的接地选择线(ground selectionline)GSL之间。
例如，响应于第一块选择信号被激活，第一通道晶体管组211的第一通道晶体管215可以通过接地选择线驱动信号线GS、字线驱动信号线SI和串选择线驱动信号线SS，将提供给其的驱动信号提供给第一存储单元块101-1的接地选择线GSL、字线WL和串选择线SSL。第一通道晶体管组211的上述描述也可适用于第二和第三通道晶体管组212和213，因此，将省略第二和第三通道晶体管组212和213的详细描述。
图5为示出根据本公开一些实施例的通道晶体管和存储单元块的电路示意图。
参考图5，晶体管组211a可以对应于第一、第二和第三通道晶体管组211、212和213中的任何一者。在一些实施例中，存储单元块101-1a可以对应于第一、第二和第三存储单元块101-1、101-2和101-3中的任何一者。
存储单元块101-1a可以包括：多个NAND串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23、NS33，多条字线WL0、WL1、WL2、……、WLm，多条位线BL0、BL1、BL2，多条接地选择线GSL0、GSL1和GSL2，多条串选择线SSL0、SSL1和SSL2，以及公共源极线(common sourceline)CSL。在其他实施例中，包括在存储单元块101-1a中的NAND串、字线、位线、接地选择线和串选择线的数目可以变化，并且不限于本文所描述的数目。
NAND串NS11、NS21和NS31可以设置在位线BL0与公共源极线CSL之间，NAND串NS12、NS22和NS32可以设置在位线BL1与公共源极线CSL之间，NAND串NS13、NS23和NS33可以设置在位线BL2与公共源极线CSL之间。NAND串NS11至NS33均可以包括串联连接的串选择晶体管102、多个存储单元103和接地选择晶体管104。
串选择晶体管102可以连接到串选择线SSL0至SSL2之一。存储单元103可以连接到它们各自的字线WL0至WLm。接地选择晶体管104可以对应于接地选择线GSL0至GSL2之一。串选择晶体管102可以连接到位线BL0至BL2之一，接地选择晶体管GST 104可以连接到公共源极线CSL。
通道晶体管组211a可以包括分别连接到接地选择线GSL0至GSL2的通道晶体管215-6a、215-6b、215-6c。通道晶体管组211a还可以包括分别连接到字线WL0至WLm的通道晶体管215-2a、215-3a、215-4a、215-5a以及分别连接到串选择线SSL0至SSL2的通道晶体管215-1a、215-1b、215-1c。通道晶体管215a可以由通过块选择信号线BS1a向其提供的块选择信号接通，并且可以通过串选择线驱动信号线SS0至SS2、字线驱动信号线SI0至SIm和接地选择线驱动信号线GS0至GS2，将向其提供的驱动信号提供给串选择线SSL0至SSL2、字线WL和接地选择线GSL0至GSL2。
图6为示出根据本公开一些实施例的半导体存储装置的通道晶体管和存储单元块的布局图。图7为图6的通道晶体管的放大布局图。图8为沿着图6的线A-A’截取的截面图。
参考图6至图8，根据本公开一些实施例的半导体存储装置可以包括第一衬底50、第一有源区域(active region)A1、第一通道晶体管电路223、栅极结构223-1G、223-2G和223-3G、单独源极/漏极223-1S、223-2S和223-3S、第一共享源极/漏极223-D1、单独源极/漏极触点223-1SC、223-2SC和223-3SC和第一共享源极/漏极触点223-DC。半导体存储装置还可以包括第二有源区域A2、第二通道晶体管电路224、栅极结构224-1G、224-2G、224-3G、单独源极/漏极224-1S、224-2S、224-3S、第二共享源极/漏极224-D2、单独源极/漏极触点224-1SC、224-2SC和224-3SC和第二共享源极/漏极触点224-DC。
在一些实施例中，第一和第二共享源极/漏极223-D1、224-D2也可以分别称为第一和第二共享漏极223-D1和224-D2，单独源极/漏极223-1S、223-2S、223-3S也可以称为单独源极223-1S、223-2S、223-3S，并且单独源极/漏极224-1S、224-2S、224-3S也可以称为单独源极224-1S、224-2S、224-3S。
第一衬底50可以包括基础衬底(base substrate)和生长在基础衬底上的外延层(epitaxial layer)，但是本公开不限于此。或者，第一衬底50可以仅包括基础衬底。第一衬底50可以是硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示器的玻璃衬底或绝缘体上半导体(semiconductor on insulator，SOI)衬底。第一衬底50将在下文中被描述为例如硅衬底。
在一些实施例中，第一衬底50可以掺杂有第一导电类型的掺杂物。例如，当第一和第二通道晶体管223和224是n型晶体管时，第一衬底50可以包括p型杂质。尽管未具体示出，但是第一衬底50可以包括掺杂有第一导电类型的掺杂物的阱。
参考图6和图8，器件隔离膜110A和110B可以在第一衬底50中限定多个有源区域(active region)，即，第一有源区域A1和第二有源区域A2。例如，限定第一有源区域A1和第二有源区域A2的器件隔离沟槽(device isolation trenches)可以形成在第一衬底50中。器件隔离膜110A和110B可以填充器件隔离沟槽。器件隔离膜110A和110B可以分别围绕第一有源区域A1和第二有源区域A2。第一有源区域A1和第二有源区域A2可以通过器件隔离膜110A和110B彼此分隔开。
由于形成器件隔离沟槽的工艺特性，每个器件隔离沟槽的侧面被示为是倾斜的，但是本公开不限于此。
例如，器件隔离膜110A和110B可以包括氧化硅、氮氧化硅和氮化硅中的至少一种，但是本公开不限于此。
第一有源区域A1可以包括延伸部225-1、225-2、225-3。
延伸部225-1、225-2、225-3可以分别沿第二、第一和第三方向DR2、DR1和DR3延伸，且所述方向可以互不相同。第一、第二和第三方向DR1、DR2和DR3可以不同于衬底50延伸的第一水平方向X和第二水平方向Y。例如，第一方向DR1和第二方向DR2可以相对于第一水平方向X和第二水平方向Y倾斜，第三方向DR3可以平行于第二水平方向Y，但是可以与第二水平方向Y相反。
延伸部225-1、225-2、225-3可以一起形成Y形。延伸部225-1、225-2、225-3可以相对于彼此形成大于90度的角度。在这种情况下，延伸部225-1、225-2、225-3之间的角度可以被定义为第一、第二和第三假想线(imaginary lines)(图7的“L1”、“L2”和“L3”)之间的角度，其中第一、第二和第三假想线分别平行于第二、第一和第三方向DR2、DR1和DR3。
例如，参考图7，这些角度包括由与延伸部225-1延伸方向平行的第一假想线L1和与延伸部225-2延伸方向平行的第二假想线L2形成的角度a1。此外，这些角度包括由第二假想线L2和与延伸部225-3延伸方向平行的第三假想线L3形成的角度a2，以及由第一假想线L1和第三假想线L3形成的角度a3。在一个实施例中，角度a1、a2、a3可以均为120度，但是本公开不限于此。
第二有源区域A2可以包括延伸部226-1、226-2、226-3。第二有源区域A2可以与第一有源区域A1间隔开。
上述延伸部225的形状也可适用于延伸部226。
参考图6，凹部(recess)CN可以在第二有源区域A2的中部以Y形形成，与第二共享源极/漏极224-D2相邻。凹部CN可以对应于第一有源区域A1的延伸部225之一。
参考图6和图7，第一有源区域A1的第一共享源极/漏极223-D1和第二有源区域A2的第二共享源极/漏极224-D2可以分别位于沿第一方向DR1延伸的第二假想线L2上。
第一通道晶体管电路223和第二通道晶体管电路224可以位于第一有源区域A1和第二有源区域A2中。第一通道晶体管电路223可以位于第一有源区域A1内，第二通道晶体管电路224可以位于第二有源区域A2内。
第一通道晶体管电路223可以包括通道晶体管223-1、223-2、223-3，这些通道晶体管传输驱动信号以使工作电压可以被施加到第一、第二和第三存储单元块101-1、101-2和101-3。
通道晶体管223-1可以对应于图4的第一通道晶体管组211的第二至第五通道晶体管215-2至215-5之一。通道晶体管223-1可以连接在字线驱动信号线SI0至SIm与字线WL0至WLm之间、可以从外围电路200接收第一块选择信号、并且可以传输驱动信号以使工作电压可以被施加到第一存储单元块101-1。
通道晶体管223-2可以对应于图4的第二通道晶体管组212的第二至第五通道晶体管216-2至216-5之一。通道晶体管223-2可以连接在字线驱动信号线SI0至SIm与字线WL0至WLm之间、可以从外围电路200接收第二块选择信号，并且可以传输驱动信号以使工作电压可以被施加到第二存储单元块101-2。
通道晶体管223-3可以对应于图4的第三通道晶体管组213的第二至第五通道晶体管217-2至217-5之一。通道晶体管223-3可以连接在字线驱动信号线SI0至SIm与字线WL0至WLm之间、可以从外围电路200接收第三块选择信号，并且可以传输驱动信号以使工作电压可以被施加到第三存储单元块101-3。
第二通道晶体管电路224可以包括通道晶体管224-1、224-2和224-3，通道晶体管224-1、224-2和224-3传输驱动信号以使工作电压可以被施加到第一、第二和第三存储单元块101-1、101-2和101-3。
通道晶体管224-1可以对应于图4的第一通道晶体管组211的第二至第五通道晶体管215-2至215-5中不是通道晶体管223-1的任何一个。通道晶体管224-1可以连接在字线驱动信号线SI0至SIm与字线WL0至WLm之间、可以从外围电路200接收第一块选择信号、并且可以传输驱动信号以使工作电压可以被施加到第一存储单元块101-1。
通道晶体管224-3可以对应于图4的第二通道晶体管组212的第二至第五通道晶体管216-2至216-5中不是通道晶体管223-2的任何一个。通道晶体管224-2可以连接在字线驱动信号线SI0至SIm与字线WL0至WLm之间、可以从外围电路200接收第二块选择信号、并且可以传输驱动信号以使工作电压可以被施加到第二存储单元块101-2。
通道晶体管224-3可以对应于图4的第三通道晶体管组213的第二至第五通道晶体管217-2至217-5中不是通道晶体管223-3的任何一个。通道晶体管224-3可以连接在字线驱动信号线SI0至SIm与字线WL0至WLm之间、可以从外围电路200接收第三块选择信号、并且可以传输驱动信号以使工作电压可以被施加到第三存储单元块101-3。
第一通道晶体管电路223的通道晶体管223-1、223-2和223-3可以分别包括栅极结构223-1G、223-2G和223-3G。第二通道晶体管电路224的通道晶体管224-1、224-2和224-3可以分别包括栅极结构224-1G、224-2G和224-3G。
栅电极223-1G、223-2G、223-3G可以分别位于延伸部225-1、225-2、225-3上。栅电极223-1G、223-2G、223-3G可以分别沿着第二、第一和第三方向DR2、DR1和DR3彼此间隔开。栅电极223-1G、223-2G、223-3G可以形成彼此间大于90度的角度(例如，120度的角度)，从而共同形成Y形。
栅电极223-1G、223-2G、223-3G可以包括例如多晶硅(poly-Si)、非晶硅(a-Si)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、钽(Ta)、钴(Co)、钌(Ru)、铝(Al)、钨(W)和它们的组合中的至少一种，但是本公开不限于此。
栅电极224-1G、224-2G、224-3G可以分别位于延伸部226-1、226-2和226-3上。栅电极224-1G、224-2G、224-3G可以分别沿着第二、第一和第三方向DR2、DR1和DR3彼此间隔开。栅电极224-1G、224-2G、224-3G可以形成彼此大于90度的角度(例如，120度的角度)，从而共同形成Y形。
上述对栅电极223-1G、223-2G、223-3G的材料的描述也可适用于栅电极224-1G、224-2G、224-3G。
在一些实施例中，第一和第二通道晶体管电路223和224可以为高电压晶体管(high-voltage transistors)。例如，大约5V至大约100V的高电压可以被施加到栅电极223-1G、223-2G、223-3G和栅电极224-1G、224-2G、224-3G，但是本公开不限于此。
参考图8，栅电极223-1G、223-2G、223-3G和栅电极224-1G、224-2G、224-3G均可以包括顺序堆叠在第一衬底50上的栅极电介质膜120、栅极导电层130C和栅极覆盖(capping)膜140。
栅极导电层130C可以包括第一、第二和第三导电膜132、134和136。
第一导电膜132可以沿栅极电介质膜120的顶表面延伸。在一些实施例中，第一导电膜132的顶表面可以与器件隔离膜110A和110B的最上部分位于同一水平高度。
第二导电膜134可以沿第一导电膜132的顶表面延伸。在一些实施例中，第二导电膜134可以沿着器件隔离膜110A和110B的顶表面的一部分延伸。
第三导电膜136可以沿第二导电膜134的顶表面延伸。在一些实施例中，第三导电膜136可以沿着器件隔离膜110A和110B的顶表面的一部分延伸。
第一、第二和第三导电膜132、134和136可以包括导电材料。例如，第一导电膜132和第二导电膜134可以包括多晶硅，第三导电膜136可以包括金属(例如，W)。
栅极电介质膜120可以置于第一衬底50与相应的栅极结构之间。在一些实施例中，栅极电介质膜120的端部可以延伸到相应的栅极结构的端部。
栅极电介质膜120可以包括例如氧化硅、氮氧化硅、氮化硅和介电常数大于氧化硅的高k材料中的至少一种，但是本公开不限于此。高k材料可以包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及它们的组合中的至少一种，但是本公开不限于此。
栅极覆盖膜140可以沿相应栅极结构的顶表面延伸。在一些实施例中，栅极覆盖膜140的端部可以延伸到相应栅极结构的端部。在一些实施例中，可以不设置栅极覆盖膜140。
栅极覆盖膜140可以包括例如氧化硅、氮氧化硅和氮化硅中的至少一种，但是本公开不限于此。例如，栅极覆盖膜140可以包括氮化硅。
第一通道晶体管电路223可以包括栅电极223-1G、223-2G、223-3G、单独源极/漏极223-1S、223-2S、223-3S和第一共享源极/漏极223-D1。
单独源极/漏极223-1S、223-2S和223-3S可以分别位于栅电极223-1G、223-2G和223-3G的端部。单独源极/漏极223-1S、223-2S和223-3S可以分别形成在延伸部225-1、225-2和225-3中。
第一共享源极/漏极223-D1可以位于栅电极223-1G、223-2G、223-3G之间。第一共享源极/漏极223-D1可以形成在第一有源区域A1的中心。
单独源极/漏极223-1S、223-2S和223-3S以及第一共享源极/漏极223-D1可以掺杂有第二导电类型的掺杂物，第二导电类型不同于第一导电类型。例如，当通道晶体管223-1、223-2和223-3是n型晶体管时，单独源极/漏极223-1S、223-2S和223-3S以及第一共享源极/漏极223-D1可以包括n型杂质。n型杂质可以包括例如磷(P)或砷(As)，但是本公开不限于此。
在另一示例中，当通道晶体管223-1、223-2、223-3为p型晶体管时，单独源极/漏极223-1S、223-2S和223-3S以及第一共享源极/漏极223-D1可以包括p型杂质。p型杂质可以包括例如硼(B)，但是本公开不限于此。
第二通道晶体管电路224可以包括：栅电极224-1G、224-2G和224-3G，单独源极/漏极224-1S、224-2S和224-3S，以及第二共享源极/漏极224-D2。
单独源极/漏极224-1S、224-2S和224-3S可以分别位于栅电极224-1G、224-2G和224-3G的端部。单独源极/漏极224-1S、224-2S和224-3S可以分别形成在延伸部226-1、226-2和226-3中。
第二共享源极/漏极224-D2可以位于栅电极224-1G、224-2G和224-3G之间。第二共享源极/漏极224-D2可以形成在第二有源区域A2的中心。
单独源极/漏极224-1S、224-2S和224-3S及第二共享源极/漏极224-D2可以掺杂有不同于第一导电类型的第二导电类型的掺杂物。例如，当通道晶体管224-1、224-2和224-3是n型晶体管时，单独源极/漏极224-1S、224-2S和224-3S以及第二共享源极/漏极224-D2可以包括n型杂质。n型杂质可以包括例如P或As，但是本公开不限于此。
在另一示例中，当通道晶体管224-1、224-2和224-为p型晶体管时，单独源极/漏极224-1S、224-2S和224-3S以及第二共享源极/漏极224-D2可以包括p型杂质。p型杂质可以包括例如B，但是本公开不限于此。
尽管未具体说明，但是单独源极/漏极223-1S、223-2S和223-3S、第一共享源极/漏极223-D1、单独源极/漏极224-1S、224-2S和224-3S以及第二共享源极/漏极224-D2均可以包括低浓度杂质区域和高浓度杂质区域。高浓度杂质区域可以形成在低浓度杂质区域中。低浓度杂质区域可以围绕高浓度杂质区域。高浓度杂质区域的掺杂浓度可以高于低浓度杂质区域的掺杂浓度。
层间绝缘膜190可以形成在第一衬底50上。层间绝缘膜190可以覆盖第一衬底50、器件隔离膜110A和110B以及第一通道晶体管电路223和第二通道晶体管电路224。
层间绝缘膜190可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数小于氧化硅的低k材料中的至少一种。低k材料可以包括例如可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强四乙基原硅酸盐(PETEOS)、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、丝、聚酰亚胺、多孔聚合材料及它们的组合中的至少一种，但是本公开不限于此。
尽管未具体说明，但是栅极触点可以连接到栅电极223-1G、223-2G和223-3G以及栅电极224-1G、224-2G和224-3G。例如，栅极触点可以在垂直方向Z上延伸以穿透栅电极223-1G、223-2G和223-3G以及栅电极224-1G、224-2G和224-3G的层间绝缘膜190和栅极覆盖膜140。栅极触点可以电连接到栅电极223-1G、223-2G和223-3G以及栅电极224-1G、224-2G和224-3G，并且因此可以向栅电极223-1G、223-2G和223-3G以及栅电极224-1G、224-2G和224-3G施加电压。
栅极触点可以包括金属，例如铝、铜(Cu)或钨，但是本公开不限于此。
单独源极/漏极触点223-1SC、223-2SC和223-3SC可以分别连接到单独源极/漏极223-1S、223-2S和223-3S。第一共享源极/漏极触点223-DC可以连接到第一共享源极/漏极223-D1。
例如，单独源极/漏极触点223-1SC、223-2SC和223-3SC以及第一共享源极/漏极触点223-DC可以沿垂直方向Z延伸以穿透层间绝缘膜190。单独源极/漏极触点223-1SC、223-2SC和223-3SC可以分别电连接到单独源极/漏极223-1S、223-2S和223-3S，并且因此可以分别向单独源极/漏极223-1S、223-2S和223-3S施加电压。第一共享源极/漏极触点223-DC可以电连接到第一共享源极/漏极223-D1，并且因此可以向第一共享源极/漏极223-D1施加电压。在一些实施例中，单独源极/漏极触点223-1SC、223-2SC和223-3SC以及第一共享源极/漏极触点223-DC可以与高浓度杂质区域接触。
第一共享源极/漏极223-D1可以通过第一共享源极/漏极触点223-DC电连接到字线驱动信号线SI0至Sim之一，因此可以从外围电路200接收工作电压。单独源极/漏极223-1S、223-2S和223-3S可以分别通过单独源极/漏极触点223-1SC、223-2SC和223-3SC分别电连接到第一、第二和第三存储单元块101-1、101-2和101-3。
单独源极/漏极触点223-1SC、223-2SC和223-3SC以及第一共享源极/漏极触点223-DC可以包括金属，例如Al、Cu或W，但是本公开不限于此。
单独源极/漏极触点224-1SC、224-2SC和224-3SC可以分别连接到单独源极/漏极224-1S、224-2S和224-3S。第二共享源极/漏极触点224-DC可以连接到第二共享源极/漏极224-D2。
例如，单独源极/漏极触点224-1SC、224-2SC和224-3SC以及第二共享源极/漏极触点224-DC可以沿垂直方向Z延伸以穿透层间绝缘膜190。单独源极/漏极触点224-1SC、224-2SC和224-3SC可以分别电连接到单独源极/漏极224-1S、224-2S和224-3S，并且因此可以分别向单独源极/漏极224-1S、224-2S和224-3S施加电压。第二共享源极/漏极触点224-DC可以电连接到第二共享源极/漏极224-D2，并且因此可以向第二共享源极/漏极224-D2施加电压。在一些实施例中，单独源极/漏极触点224-1SC、224-2SC和224-3SC以及第二共享源极/漏极触点224-DC可以与高浓度杂质区域接触。
第二共享源极/漏极224-D2可以通过第二共享源极/漏极触点224-DC电连接到字线驱动信号线SI0至Sim之一，因此可以从外围电路200接收工作电压。单独源极/漏极224-1S、224-2S和224-3S可以分别通过单独源极/漏极触点224-1SC、224-2SC和224-3SC分别电连接到第一、第二和第三存储单元块101-1、101-2和101-3。
上述对单独源极/漏极触点223-1SC、223-2SC和223-3SC以及第一共享源极/漏极触点223-DC的材料的描述也可适用于单独源极/漏极触点224-1SC、224-2SC和224-3SC以及第二共享源极/漏极触点224-DC。
单独源极/漏极触点223-1SC、223-2SC和223-3SC以及第一共享源极/漏极触点223-DC的位置不受特别的限制。此外，单独源极/漏极触点224-1SC、224-2SC和224-3SC以及第二共享源极/漏极触点224-DC的位置不受特别的限制。
在一些实施例中，共享一个源极/漏极的三个高电压晶体管可以共同形成Y形。因此，可以减小晶体管占据的面积，并且可以形成共享源极/漏极之间的距离增加的晶体管阵列。因而，可以减少被注入到共享源极/漏极中的杂质的剂量，因此可以提供仅占据很小面积并具有改善的击穿电压特性的半导体存储装置。
图9至图12为示出了根据本公开一些实施例的半导体存储装置的通道晶体管布局的布局图。为方便起见，下文将主要集中在图1至8的实施例上来描述图9至图12的实施例。
图9至图12的每个半导体存储装置还可以包括与第一有源区域A1和第二有源区域A2间隔开的第三至第七有源区域A3、A4、A5、A6、A7。
第三至第七有源区域A3至A7均可以包括沿第一、第二和第三方向DR1、DR2和DR3延伸的三个延伸部。
第三至第七有源区域A3至A7中的每一个有源区域的三个延伸部可以共同形成Y形。在这种情况下，第三至第七有源区域A3至A7中的每一个有源区域的三个延伸部可以相对于彼此形成大于90度的角度。
图9至图12的每个半导体存储装置还可以包括与第一通道晶体管电路223和第二通道晶体管电路224间隔开并将驱动信号传输至存储单元块的第三至第七通道晶体管电路233、234、235、236、237。
第三至第七通道晶体管电路233、234、235、236、237可以分别位于第三至第七有源区域A3、A4、A5、A6、A7中。
与图1至图8的第一通道晶体管电路223或第二通道晶体管电路224的三个通道晶体管类似，第三至第七通道晶体管电路233、234、235、236、237均可以包括三个通道晶体管。
第三通道晶体管电路233可以包括传输驱动信号以使工作电压可以被施加到第一、第二和第三存储单元块101-1、101-2和101-3的三个通道晶体管。
第三通道晶体管电路233可以包括栅电极233-1G、233-2G和233-3G、第三单独源极/漏极233-1S、233-2S和233-3S以及第三共享源极/漏极233-D3。
栅电极233-1G、233-2G和233-3G可以位于第三有源区域A3的三个延伸部上，这三个延伸部沿第一、第二和第三方向DR1、DR2和DR3延伸，以相对于彼此形成大于90度的角度。栅电极233-1G、233-2G和233-3G可以分别沿着第二、第一和第三方向DR2、DR1和DR3彼此间隔开。栅电极233-1G、233-2G和233-3G可以彼此间隔开以彼此形成大于90度(例如，120度)的角度，从而共同形成Y形。
第四通道晶体管电路234可以包括传输驱动信号以使工作电压可以被施加到第一、第二和第三存储单元块101-1、101-2和101-3的三个通道晶体管。
第四通道晶体管电路234可以包括栅电极234-1G、234-2G、234-3G、第四单独源极/漏极234-1S、234-2S、234-3S和第四共享源极/漏极234-D4。
栅电极234-1G、234-2G、234-3G可以位于第四有源区域A4的三个延伸部上，延伸部沿第一、第二和第三方向DR1、DR2和DR3延伸，以相对于彼此形成大于90度的角度。栅电极234-1G、234-2G、234-3G可以分别沿着第二、第一和第三方向DR2、DR1和DR3彼此间隔开。栅电极234-1G、234-2G、234-3G可以彼此间隔开，以相对于彼此形成大于90度(例如，120度)的角度，从而共同形成Y形。
第五通道晶体管电路235可以包括：栅电极235-1G、235-2G和235-3G，第五单独源极/漏极235-1S、235-2S和235-3S，以及第五共享源极/漏极235-D5。
第六通道晶体管电路236可以包括：栅电极236-1G、236-2G和236-3G，第六单独源极/漏极236-1S、236-2S和236-3S，以及第六共享源极/漏极236-D6。
第七通道晶体管电路237可以包括：栅电极237-1G、237-2G和237-3G，第七单独源极/漏极237-1S、237-2S和237-3S，以及第七共享源极/漏极237-D7。
参考图9，第一有源区域A1和第二有源区域A2可以呈Y形，并且可以在第一方向DR1上并排(side-by-side)布置。第二有源区域A2和第三有源区域A3可以呈Y形，并且可以在第二方向DR2上并排布置。第一有源区域A1和第三有源区域A3可以呈Y形，并且可以在第二水平方向Y上并排布置。
参考图9，第一共享源极/漏极223-D1的中心、第二共享源极/漏极224-D2的中心和第三共享源极/漏极233-D3的中心可以形成等边三角形。在这种情况下，第一共享源极/漏极223-D1的中心与第二共享源极/漏极224-D2的中心之间的距离“d”、第二共享源极/漏极224-D2的中心与第三共享源极/漏极233-D3的中心之间的距离、以及第一共享源极/漏极223-D1的中心与第三共享源极/漏极233-D3的中心之间的距离可以相等。
第一、第二、第四、第五、第六和第七通道晶体管223、224、234、235、236和237的第一、第二、第四、第五、第六和第七共享源极/漏极223-D1、224-D2、234-D4、235-D5、236-D6和237-D7的中心可以形成以第三通道晶体管电路233为中心的正六边形。
参考图10，第一有源区域A1和第二有源区域A2可以呈Y形，并且可以被布置成在第一方向DR1上相对于彼此是倒置的(inverted)。第一有源区域A1和第三有源区域A3可以呈Y形，并且可以被布置成在第二方向DR2上相对于彼此是倒置的。第二有源区域A2和第三有源区域A3可以呈Y形，并且在第一水平方向X上并排布置的。
参考图10，第一、第二和第三共享源极/漏极223-D1、224-D2和233-D3的中心可以共同形成等腰三角形。在这种情况下，第一共享源极/漏极223-D1的中心与第二共享源极/漏极224-D2的中心之间的第一距离“d1”和第一共享源极/漏极223-D1的中心与第三共享源极/漏极233-D3的中心之间的第二距离“d2”可以相同。第二共享源极/漏极224-D2的中心与第三共享源极/漏极233-d3的中心之间的第三距离“d3”可以不同于第一共享源极/漏极223-D1的中心与第二共享源极/漏极224-D2的中心之间的第一距离“d1”或第一共享源极/漏极223-D1的中心与第三共享源极/漏极233-D3的中心之间的第二距离“d2”。
参考图11，第一有源区域A1和第二有源区域A2可以呈Y形，并且可以在第一方向DR1上并排布置。第二有源区域A2和第三有源区域A3可以呈Y形，并且可以在第二方向DR2上并排布置。第一有源区域A1和第三有源区域A3可以呈Y形，并且可以在第二水平方向Y上并排布置。第一有源区域A1和第四有源区域A4可以呈Y形，并且可以在第二方向DR2上并排布置。
参考图11，第一至第四共享源极/漏极223-D1、224-D2、233-D3、234-D4的中心可以共同形成菱形。在这种情况下，第一共享源极/漏极223-D1的中心与第二共享源极/漏极224-D2的中心之间的第一距离“x1”、第二共享源极/漏极224-D2的中心与第三共享源极/漏极233-D3的中心之间的第二距离“x2”、第三共享源极/漏极233-D3的中心与第四共享源极/漏极234-D4的中心之间的第三距离“x3”、以及第一共享源极/漏极223-D1的中心与第四共享源极/漏极234-D4的中心之间的第四距离“x4”可以相等。
第一共享源极/漏极223-D1的中心与第三共享源极/漏极233-D3的中心之间的第五距离“x5”可以不同于第一共享源极/漏极223-D1的中心与第二共享源极/漏极224-D2的中心之间的第一距离“x1”、第二共享源极/漏极224-D2的中心与第三共享源极/漏极233-D3的中心之间的第二距离“x2”、第三共享源极/漏极233-D3的中心与第四共享源极/漏极233-D4的中心之间的第三距离“x3”、以及第一共享源极/漏极223-D1的中心与第四共享源极/漏极233-D4的中心之间的第四距离“x4”。
参考图12，第一有源区域A1和第二有源区域A2可以呈Y形，并且可以被布置成在第一水平方向X上彼此相邻。第三有源区域A3和第四有源区域A4可以呈Y形，并且可以被布置成在第一水平方向X上彼此相邻地相对于彼此是倒置的。第二有源区域A2和第三有源区域A3可以呈Y形，并且可以被布置成在第一水平方向X上彼此相邻地相对于彼此是倒置的。第一有源区域A1和第四有源区域A4可以呈Y形，并且可以被布置成在第一水平方向X上彼此相邻地相对于彼此是倒置的。
参考图12，第一至第四共享源极/漏极223-D1、224-D2、233-D3、234-D4的中心可以共同形成正方形。在这种情况下，第一共享源极/漏极223-D1与第二共享源极/漏极224-D2之间的第一距离“y1”、第二共享源极/漏极224-D2与第三共享源极/漏极233-D3之间的第二距离“y2”、第三共享源极/漏极233-D3与第四共享源极/漏极234-D4之间的第三距离“y3”以及第一共享源极/漏极223-D1与第四共享源极/漏极234-D4之间的第四距离“y4”可以相等。
下文将参考图1至图16描述根据本公开的一些实施例的包括半导体存储装置的非易失性存储装置。
图13为根据本公开一些实施例的包括半导体存储装置的非易失性存储装置的截面图。图14和图15是图13的区域R的放大截面图。图16是根据本公开一些实施例的包括半导体存储装置的非易失性存储装置的截面图。为方便起见，下文将主要集中在与图1至图12的实施例的不同之处来描述图13至图16的实施例。
参考图13至图16，第一、第二和第三电路器件223、224和233可以分别指图1至图12中任一图中的第一、第二和第三通道晶体管电路223、224和233。
参考图13，非易失性存储装置可以包括外围电路区域(peripheral circuitregion，PERI)和单元区域(cell region，CELL)。
外围电路区域PERI可以包括第一衬底50、层间绝缘膜190、形成在第一衬底50上的多个电路器件223、224、233、220a、220b和220c、连接到电路器件223、224、233、220a、220b和220c的第一金属层164、230a和230b以及形成于第一金属层164、230a和230b上的第二金属层241、241a和241b。
第一衬底50可以具有彼此相对的第一表面50a和第二表面50b。外围电路区域PERI可以位于第一衬底50的第一表面50a上。在一些实施例中，第一、第二和第三电路器件223、224和234可以在外围电路区域PERI中提供译码器电路(例如，图17的“1110”)。在一些实施例中，第四电路器件220a可以在外围电路区域PERI中提供逻辑电路(例如，图17的“1130”)。在一些实施例中，第五电路器件220b可以在外围电路区域PERI中提供页缓冲器(pagebuffer)(例如，图17的“1120”)。
图13至图16示出仅提供第一金属层(164、230a和230b)和第二金属层241、241a和241b，但是本公开不限于此。或者，其他附加金属层可以形成在第二金属层241、241a和241b上，并且至少一个附加金属层可以包括与由Cu形成的第二金属层241、241a和241b相比具有较低电阻的金属(例如，Al)。
在一些实施例中，第一金属层164、230a和230b可以由具有相对高电阻的W形成，第二金属层241、241a和241b可以由具有相对低电阻的Cu形成。
层间绝缘膜190可以位于第一衬底50上以覆盖电路器件223、224、233、220a、220b和220c、第一金属层164、230a和230b以及第二金属层241、241a和241b。
单元区域CELL可以提供至少一个存储块。单元区域CELL可以包括第二衬底310和公共源极线320。第二衬底310可以具有彼此相对的第一表面310a和第二表面310b。单元区域CELL可以位于第二衬底310的第一表面310a上。
多条字线330可以沿垂直方向Z堆叠在第二衬底310上，垂直方向Z与第二衬底310的顶表面相交。串选择线(例如，图5的“SSL0”至“SSL2”)和接地选择线(例如，图5的“GSL0”至“GSL2”)可以位于字线330上方或下方，并且字线330可以位于串选择线与接地选择线之间。
沟道结构(Channel structures，CH)可以在垂直方向Z上延伸，以穿透字线330、串选择线和接地选择线。参考图14和图15，每个沟道结构CH可以包括半导体图案390和信息存储膜(information storage film)392，半导体图案390和信息存储膜392形成在穿透字线330的沟道孔“CHH”的侧壁上。
半导体图案390可以在垂直方向Z上延伸。半导体图案390被示为具有杯形，但是本公开不限于此。或者，半导体图案390可以具有各种其他形状，例如圆柱形、矩形容器形或非空心柱形。半导体图案390可以包括半导体材料，例如单晶硅、多晶硅、有机半导体或碳纳米结构，但是本公开不限于此。
信息存储膜392可以置于半导体图案390与字线330之间。例如，信息存储膜392可以沿着半导体图案390的侧面延伸。
在一些实施例中，信息存储膜392可以形成为多层膜。例如，信息存储膜392可以包括顺序堆叠在半导体图案390上的隧穿绝缘膜(tunnel insulating film)392a、电荷存储膜392b和阻挡绝缘膜(blocking insulating film)392c。隧穿绝缘膜392a可以包括氧化硅或介电常数大于氧化硅的高k材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储膜392b可以包括例如氮化硅。阻挡绝缘膜392c可以包括氧化硅或介电常数大于氧化硅的高k材料。在一些实施例中，信息存储膜392还可以包括沿着字线330的表面延伸的栅极绝缘膜392d。
在一些实施例中，沟道结构CH还可以包括填充物图案(filler pattern)396。填充物图案396可以形成为填充杯形的半导体图案130的内部。填充物图案396可以包括绝缘材料，例如氧化硅，但是本公开不限于此。
公共源极线320可以形成为连接到沟道结构CH的半导体图案390。
尽管未具体示出，但是在一些实施例中，沟道结构CH可以通过公共源极线320被掩埋在第二衬底310中。公共源极线320可以通过沟道结构CH的信息存储膜392的一部分连接到沟道结构CH的半导体图案390的侧面。
尽管未具体示出，但是在一些实施例中，公共源极线320可以至少部分地被掩埋在第二衬底310中。例如，公共源极线320可以通过选择性外延生长(selective epitaxialgrowth，SEG)由第二衬底310形成。沟道结构CH可以通过沟道结构CH的信息存储膜392的一部分连接到公共源极线320的顶表面。
沟道结构CH可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线触点，并且第二金属层360c可以对应于位线(例如，图5的“BL0”至“BL2”)。在一些实施例中，位线360c可以在平行于第二衬底310的顶表面的方向上(例如，在第二水平方向Y上)延伸。在一些实施例中，位线360c可以电连接到第五电路器件220b，第五电路器件220b在外围电路区域PERI中提供页缓冲器(例如，图17的“1120”)。
字线330可以在平行于第二衬底310的顶表面的方向上(例如，在第一水平方向X上)延伸，并且可以连接到多个单元接触插塞(cell contact plugs)340。字线330和单元接触插塞340可以在焊盘上彼此连接，所述焊盘由至少一些以彼此不同的长度延伸的字线330提供。第一金属层350b和第二金属层360b可以顺序地形成在与字线330连接的单元接触插塞340上。
在一些实施例中，单元接触插塞340可以电连接到在外围电路区域PERI中提供译码器电路(例如，图17的“1110”)的第一、第二和第三电路器件223、224和233。例如，连接到单元接触插塞340的第一金属层350b可以经由第二金属层360b连接到第一金属层350d，并且第一金属层350d可以经由连接接触插塞345连接到第二金属层241。因此，第一、第二和第三电路器件223、224和233可以电连接到字线330。例如，第一电路器件223可以电连接到一些字线330，第二电路器件224可以电连接到不与第一电路器件223电连接的一些字线330，第三电路器件233可以电连接到不与第一电路器件223和第二电路器件224电连接的一些字线330。
在一些实施例中，第一、第二和第三电路器件223、224和233的工作电压可以不同于提供页缓冲器(例如，图17的“1120”)的第五电路器件220b的工作电压。
公共源极线接触插塞380可以电连接到公共源极线320。公共源极线接触插塞380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且第一金属层350a可以形成在公共源极线接触插塞380上。
在一些实施例中，下绝缘膜(lower insulating film)201可以形成在第一衬底50下方以覆盖第一衬底50的底表面，并且第一输入/输出焊盘205可以形成在下绝缘膜201上。第一输入/输出焊盘205可以经由第一输入/输出接触插塞203连接到外围电路区域PERI中的电路器件223、224、233、220a和220b中的至少一个，并且可以通过下绝缘膜201与第一衬底50分隔开。侧绝缘膜(side insulating film)(未示出)可以位于第一输入/输出接触插塞203与第一衬底50之间，并且将第一输入/输出接触插塞203与第一衬底50电隔离。
在一些实施例中，上绝缘膜301可以形成在第二衬底310上方以覆盖第二衬底310的顶表面，第二输入/输出焊盘305可以形成在上绝缘膜301上方。第二输入/输出焊盘305可以经由第二输入/输出接触插塞303连接到外围电路区域PERI中的电路器件223、224、233、220a和220b中的至少一个。
在一些实施例中，第二衬底310和公共源极线320可以不位于第二输入/输出接触插塞303所在的区域中。第二输入/输出焊盘305在垂直方向Z上可以不与字线330交叠。第二输入/输出接触插塞303可以与第二衬底310分开，并且可以通过单元区域CELL的层间绝缘膜315连接到第二输入/输出焊盘305。
在一些实施例中，可以选择性地形成第一输入/输出焊盘205和第二输入/输出焊盘305。例如，非易失性存储装置可以仅包括位于第一衬底50上的第一输入/输出焊盘205，或者仅包括位于第二衬底310上的第二输入/输出焊盘305。在另一个示例中，非易失性存储装置可以包括第一输入/输出焊盘205和第二输入/输出焊盘305两者。
参考图15，每个沟道结构CH可以包括信息存储膜392、半导体图案390、可变电阻膜394和填充物图案396。例如，可以形成在垂直方向Z上延伸并且穿透字线330的沟道孔(channel hole)CHH。信息存储膜392、半导体图案390、可变电阻膜394和填充物图案396可以顺序地堆叠在沟道孔CHH中。在一些实施例中，半导体图案390、可变电阻膜394和填充物图案396可以沿着每个沟道孔CHH的轮廓共形地(conformally)延伸。填充物图案396可以填充沟道孔CHH中未被信息存储膜392、半导体图案390和可变电阻膜394填充的空间。
可变电阻膜394可以沿半导体图案390的内侧表面延伸。例如，可变电阻膜394可以沿着半导体图案390的内侧壁共形地延伸。
可变电阻膜394可以包括可变电阻材料。可变电阻材料可以具有作为流过可变电阻膜394的电流的应变量的可变电阻。例如，可变电阻膜394可以包括具有开关特性的材料，例如氧化硅(SiOx)、氧化铝(AlO)、氧化镁(MgO)、氧化锆(ZrO)、氧化铪(HfO)、氮化硅(SiN)、氧化钨(WO)、氧化钛(TiO)、氧化钽(TaO)和它们的组合中的至少一种，但是本公开不限于此。
在一些实施例中，可变电阻膜394可以包括过渡金属氧化物(transition metaloxide，TMO)。例如，可变电阻膜394可以包括HfO和TaO中的至少一种。
可变电阻膜394的与字线330相对的部分可以形成能够存储信息的区域，即存储单元。
图16为根据本公开一些实施例的包括半导体存储装置的非易失性存储装置的截面图。为方便起见，下文将主要集中在与图1至15的实施例的不同之处来描述图16的实施例。
参考图16，非易失性存储装置可以具有芯片到芯片(chip-to-chip，C2C)结构。
第一衬底50上的接合金属372a、372b、372c和372d与第二衬底310上的接合金属273a、272b、272c和272d可以接合在一起，使得第一衬底50的第一表面50a和第二衬底310的第一表面310a可以彼此面对。
C2C结构可以指通过以下步骤获得的结构：在第一晶片上制造包括单元区域CELL的上芯片(upper chip)；在不同于第一晶片的第二晶片上制造包括外围电路区域PERI的下芯片(lower chip)；以及将上芯片和下芯片接合在一起。例如，通过将形成在上芯片的最上面金属层中的接合金属与形成在下芯片的最上面金属层中的接合金属电连接，上芯片和下芯片可以彼此接合。例如，如果接合金属由Cu形成，则上芯片和下芯片可以彼此Cu-Cu接合。或者，接合金属可以由Al或W形成
在一些实施例中，外围电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
字线接合区域WBLA可以被定义为多个单元接触插塞340所在的区域。下接合金属271b和272b可以形成在字线接合区域WLBA的第二金属层241上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属271b和272b可以通过接合而电连接到单元区域CELL的上接合金属371b和372b。下接合金属271b和272b以及上接合金属371b和372b可以由Al、Cu或W形成。单元接触插塞340可以经由单元区域CELL的上接合金属371b和372b以及外围电路区域PERI的下接合金属271b和272b连接到外围电路区域PERI。
位线接合区域BLBA可以被定义为沟道结构CH和位线360c所在的区域。位线360c可以在位线接合区域BLBA中电连接到第五电路器件220b。例如，位线360c可以在外围电路区域PERI中连接到上接合金属371c和372c，上接合金属371c和372c可以连接到与第五电路器件220b连接的下接合金属271c和272c。
公共源极线接触插塞380可以位于外部焊盘接合区域PA中。公共源极线接触插塞380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380上。例如，公共源极线接触插塞380、第一金属层350a和第二金属层360a所在的区域可以被定义为外部焊盘接合区域PA。第一输入/输出焊盘205和第二输入/输出焊盘305也可以位于外部焊盘接合区域PA中。
单元区域CELL和外围电路区域PERI的外部焊盘接合区域PA和位线接合区域BLBA的最上面金属层中的金属图案可以作为虚设图案(dummy pattern)存在，或者单元区域CELL和外围电路区域PERI的外部焊盘接合区域PA和位线接合区域BLBA的最上面金属层可以为空。
在外部焊盘接合区域PA中，下金属图案271a、272a和273a可以形成在外围电路区域PERI的最上面金属层中，并且其形状与形成在单元区域CELL的最上面金属层中的上金属图案371a和372a相似，以对应于上金属图案371a和372a。下金属图案271a、272a和273a可以不连接到外围电路区域PERI中的任何特定触点。类似地，在外部焊盘接合区域PA中，上金属图案也可以形成在单元区域CELL的最上面金属层中，并且其形状与外围电路区域PERI的最上面金属层中的下金属图案相似，以对应于外围电路区域PERI的最上面金属层中的下金属图案。
在位线接合区域BLBA中，上金属图案371d和372d可以形成在单元区域CELL的最上面金属层中，并且其形状与形成在外围电路区域PERI的最上面金属层中的下金属图案271d和272d相似，以对应于下金属图案271d和272d。在上金属图案371d和372d上没有形成触点。
下文将参考图17至图19描述根据本公开一些实施例的包括半导体存储装置的电子系统。
图17为根据本公开一些实施例的包括半导体存储装置的电子系统的框图。图18是根据本公开的一些实施例的包括半导体存储装置的电子系统的透视图。图19是沿着图18的线I-I截取的截面图。
参考图17，电子系统1000可以包括非易失性存储装置1100和电连接到非易失性存储装置1100的控制器1200。电子系统1000可以是包括至少一个非易失性存储装置1100的存储装置或者包括该存储装置的电子装置。例如，电子系统1000可以是固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或包括至少一个非易失性存储装置1100的通信设备。
非易失性存储装置1100可以为NAND闪存装置，并且可以包括例如图1至图16中任一图中的半导体存储装置。非易失性存储装置1100可以经由电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以经由从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。输入/输出连接线1135可以对应于图3至图16中任一图中的第一输入/输出接触插塞203或第二输入/输出接触插塞303。
电子系统1000可以使用控制器1200控制第一、第二和第三电路器件或通道晶体管电路223、224和233。例如，如上所述，逻辑电路1130可以连接到第一、第二和第三通道晶体管电路223、224和233的栅电极。第一、第二和第三通道晶体管电路223、224和233的栅电极可以由控制器1200控制，因此可以接收电压。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个非易失性存储装置1100，在这种情况下，控制器100可以控制多个非易失性存储装置1100。
处理器1210可以控制包括控制器1200在内的电子系统1000的一般操作。处理器1210可以根据预定的固件操作，并且可以通过控制NAND控制器1220来访问非易失性存储装置1100。NAND控制器1220可以包括处理与非易失性存储装置1100的通信的NAND接口1221。用于控制非易失性存储装置1100的控制命令、要写入非易失性存储装置1100的存储单元晶体管1127的数据以及要从存储单元晶体管1127读取的数据可以经由NAND接口1221传输。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当经由主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于接收到控制命令来控制非易失性存储装置1100。
参考图18，电子系统2000可以包括主基板(main substrate)2001、主控制器2002、一个或更多个半导体封装件2003和动态随机存取存储器(DRAM)2004。主控制器2002、一个或多个半导体封装件2003和DRAM 2004安装在主基板2001上。半导体封装件2003和DRAM2004可以经由布线图案2005连接到主控制器2002。
主基板2001可以包括具有多个引脚的连接器2006。连接器2006的引脚的数目和布局可以基于电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据诸如USB、外围组件互连(PCI)-Express、串行高级技术附件(SATA)或通用闪存(UFS)的M-PHY的接口与外部主机通信。在一些实施例中，电子系统2000可以由从外部主机经由连接器2006向其提供的电力驱动。电子系统2000还可以包括电源管理集成电路(PMIC)，其在主控制器2002与半导体封装件2003之间分配来自外部主机的电力。
主控制器2002可以向半导体封装件2003写入数据或从中读取数据，并且可以提高电子系统2000的运行速度。
DRAM 2004可以为缓冲存储器，用于减小半导体封装件2003(存储数据的空间)与外部主机之间的速度差异。包括在电子系统2000中的DRAM 2004可以用作高速缓冲存储器，并且可以在半导体封装件2003的控制操作期间提供用于临时存储数据的空间。当DRAM2004被包括在电子系统2000中时，主控制器2002除了包括用于控制半导体封装件2003的NAND控制器之外，还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、位于半导体芯片2200的底表面上的粘合层2300、电连接半导体芯片2200和封装基板2100的连接结构2400、以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以为包括封装上焊盘(package upper pads)2130的印刷电路板(PCB)。每个芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图17的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和存储器沟道结构3220。栅极堆叠结构3210可以对应于存储块，存储器沟道结构3220可以对应于沟道结构CH。每个半导体芯片2200可以包括图1至图16中任一图中的半导体存储装置。
在一些实施例中，连接结构2400可以为电连接输入/输出焊盘2210和封装上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以经由引线接合彼此电连接并且电连接到封装上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过包括穿硅通孔(through silicon vias，TSV)的连接结构而不是通过连接结构2400彼此电连接。
在一些实施例中，主控制器2002和半导体芯片2200可以被包括在单个封装件中。在一些实施例中，主控制器2002和半导体芯片2200可以安装在不同于主基板2001的中介基板上，并且主控制器2002和半导体芯片2200可以通过形成在插入基板上的引线彼此连接。
参考图18和图19，半导体封装件2003的封装基板2100可以是PCB。封装基板2100可以包括封装基板主体2120、位于封装基板主体2120的顶表面上的封装上焊盘2130、位于封装基板主体2120的底表面上或通过其暴露的封装下焊盘2125、以及在封装基板主体2120中电连接封装上焊盘2130和封装下焊盘2125的内部引线2135。封装上焊盘2130可以电连接到连接结构2400。参考图18，封装下焊盘2125可以经由导电连接器2800连接到电子系统2000的主基板2001的布线图案2005。
每个半导体芯片2200可以包括顺序堆叠的第一结构3100和第二结构3200。第一结构3100可以对应于图13的外围电路区域PERI，第二结构3200可以对应于图13的单元区域CELL。例如，第一结构3100可以包括对应于图13的第一衬底50的第一半导体衬底3010。第二结构3200可以包括对应于图13的第二衬底310的第二半导体衬底3205。此外，第二结构3200可以包括栅极叠层结构3210和存储器沟道结构3220。
第二结构3200可以包括栅极连接引线3235。栅极连接引线3235可以电连接到栅极堆叠结构3210。栅极连接引线3235可以对应于图13的单元接触插塞340。
每个半导体芯片2200可以包括贯通引线(through wires)3245，贯通引线3245电连接到第一结构3100的外围引线3110并且延伸到第二结构3200中。贯通引线3245可以位于栅极堆叠结构3210的外部，并且可以穿透栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围引线3110的输入/输出焊盘2210。
在一些实施例中，第一结构3100可以包括第一有源区域A1、第一通道晶体管电路223、栅极结构223-1G、223-2G和223-3G、单独源极/漏极223-1S、223-2S和223-3S、第一共享源极/漏极223-D1、单独源极/漏极触点223-1SC、223-2SC和223-3SC、第一共享源极/漏极触点223-DC、第二有源区域A2、第二通道晶体管电路224、栅极结构224-1G、224-2G和224-3G、单独源极/漏极224-1S、224-2S和224-3S、第二共享源极/漏极224-D2、单独源极/漏极触点224-1SC、224-2SC和224-3SC、第二共享源极/漏极触点224-DC。
参考图18和图19，半导体芯片2200可以通过作为接合引线的连接结构2400彼此电连接。然而，在一些实施例中，半导体封装中的半导体芯片(例如，图17和图18的半导体芯片2200)可以通过连接结构(例如，TSV)彼此电连接。
上文已参考附图描述了本公开的实施例，但是本公开不限于此，本公开的实施例可以以各种不同形式时限。应理解，在不改变本公开的技术精神或主旨的情况下，本公开可以以其他特定形式实现。因此，应理解，这里阐述的实施例在所有方面都是说明性的，而不是限制性的。

Claims (20)

1.一种半导体存储装置，所述半导体存储装置包括：
衬底，所述衬底包括第一区域和第二区域，其中，
所述第一区域包括外围电路区域，所述外围电路区域包括FAR，所述FAR即第一有源区域；
所述第二区域包括存储单元块；
所述FAR包括在第一方向上延伸的FAR第一延伸部、在第二方向上延伸的FAR第二延伸部和在第三方向上延伸的FAR第三延伸部，以及
所述FAR第一延伸部、所述FAR第二延伸部和所述FAR第三延伸部相对于彼此分别形成大于90度的角度；以及
第一通道晶体管电路，所述第一通道晶体管电路被配置为传输驱动信号以使工作电压被施加到所述存储单元块，其中，所述第一通道晶体管电路包括：
位于所述FAR第一延伸部上的FAR第一栅极结构、位于所述FAR第二延伸部上的FAR第二栅极结构和位于所述FAR第三延伸部上的FAR第三栅极结构，以及
位于所述FAR第一栅极结构、所述FAR第二栅极结构和所述FAR第三栅极结构之间的第一共享源极/漏极。
2.根据权利要求1所述的半导体存储装置，其中所述存储单元块包括第一存储单元块、第二存储单元块、第三存储单元块，并且其中所述第一通道晶体管电路还包括第一通道晶体管、第二通道晶体管和第三通道晶体管，所述第一通道晶体管、所述第二通道晶体管和所述第三通道晶体管被配置为传输所述驱动信号以使所述工作电压分别被施加到所述第一存储单元块、所述第二存储单元块和所述第三存储单元块。
3.根据权利要求1所述的半导体存储装置，其中，所述第一通道晶体管电路还包括位于所述FAR第一延伸部上的第一单独源极/漏极、位于所述FAR第二延伸部上的第二单独源极/漏极以及位于所述FAR第三延伸部上的第三单独源极/漏极。
4.根据权利要求1所述的半导体存储装置，其中所述FAR呈Y形。
5.根据权利要求1所述的半导体存储装置，所述半导体存储装置还包括：
SAR，所述SAR被限定在所述衬底的所述第一区域中并且与所述FAR间隔开，所述SAR即第二有源区域；以及
第二通道晶体管电路，所述第二通道晶体管电路位于所述SAR中并且与所述第一通道晶体管电路间隔开，其中，
所述SAR包括在所述第一方向上延伸的SAR第一延伸部、在所述第二方向上延伸的SAR第二延伸部和在所述第三方向上延伸的SAR第三延伸部，
所述第二通道晶体管电路包括位于所述SAR第一延伸部上的SAR第一栅极结构、位于所述SAR第二延伸部上的SAR第二栅极结构、位于所述SAR第三延伸部上的SAR第三栅极结构以及位于所述SAR第一栅极结构、所述SAR第二栅极结构和所述SAR第三栅极结构之间的第二共享源极/漏极。
6.根据权利要求5所述的半导体存储装置，其中，
所述FAR的中心限定凹部，并且
所述SAR第一延伸部、所述SAR第二延伸部和所述SAR第三延伸部之一对应于所述凹部。
7.根据权利要求5所述的半导体存储装置，其中，
所述衬底在第一水平方向和与所述第一水平方向正交的第二水平方向上延伸，并且
所述第一共享源极/漏极和所述第二共享源极/漏极在所述第一方向上对齐。
8.根据权利要求5所述的半导体存储装置，所述半导体存储装置还包括：
TAR，所述TAR被限定在所述衬底的所述第一区域中并且与所述FAR和所述SAR间隔开，所述TAR即第三有源区域；以及
第三通道晶体管电路，所述第三通道晶体管电路位于所述TAR中并且与所述第一通道晶体管电路和所述第二通道晶体管电路间隔开，其中，
所述TAR包括在所述第一方向上延伸的TAR第一延伸部、在所述第二方向上延伸的TAR第二延伸部和在所述第三方向上延伸的TAR第三延伸部，并且
所述第三通道晶体管电路包括位于所述TAR第一延伸部上的TAR第一栅极结构、位于所述TAR第二延伸部上的TAR第二栅极结构、位于所述TAR第三延伸部上的TAR第三栅极结构以及第三共享源极/漏极。
9.根据权利要求8所述的半导体存储装置，其中，
所述FAR和所述SAR呈Y形并且是并排布置的，
所述FAR和所述TAR呈Y形并且是并排布置的，并且
所述第一共享源极/漏极与所述第二共享源极/漏极之间的距离、所述第二共享源极/漏极与所述第三共享源极/漏极之间的距离以及所述第一共享源极/漏极与所述第三共享源极/漏极之间的距离相等。
10.根据权利要求8所述的半导体存储装置，其中，
所述FAR和所述SAR呈Y形并且相对于彼此是倒置的，
所述FAR和所述TAR呈Y形并且相对于彼此是倒置的，并且
所述第一共享源极/漏极与所述第二共享源极/漏极之间的距离和所述第一共享源极/漏极与所述第三共享源极/漏极之间的距离相等。
11.根据权利要求8所述的半导体存储装置，还包括：
FoAR，所述FoAR被限定在所述衬底的所述第一区域中并且与所述FAR、所述SAR和所述TAR间隔开，所述FoAR即第四有源区域；以及
第四通道晶体管电路，所述第四通道晶体管电路位于所述FoAR中并且与所述第一通道晶体管电路、所述第二通道晶体管电路和所述第三通道晶体管电路间隔开，其中,
所述FoAR包括在所述第一方向上延伸的FoAR第一延伸部、在所述第二方向上延伸的FoAR第二延伸部和在所述第三方向上延伸的FoAR第三延伸部，并且
所述第四通道晶体管电路包括位于所述FoAR第一延伸部上的FoAR第一栅极结构、位于所述FoAR第二延伸部上的FoAR第二栅极结构、位于所述FoAR第三延伸部上的FoAR第三栅极结构、以及第四共享源极/漏极。
12.根据权利要求11所述的半导体存储装置，其中，
所述FAR和所述SAR呈Y形并且是并排布置的，
所述FAR和所述FoAR呈Y形并且是并排布置的，
所述第一共享源极/漏极与所述第二共享源极/漏极之间的第一距离和所述第一共享源极/漏极与所述第四共享源极/漏极之间的第二距离相等，并且
所述第一共享源极/漏极与所述第三共享源极/漏极之间的第三距离不同于所述第一距离或所述第二距离。
13.根据权利要求11所述的半导体存储装置，其中，
所述FAR和所述SAR呈Y形并且相对于彼此是倒置的，
所述TAR和所述FoAR呈Y形并且相对于彼此是倒置的，
所述SAR和所述TAR呈Y形并且是并排布置的，
所述FAR和所述FoAR呈Y形并且是并排布置的，并且
所述第一共享源极/漏极与所述第二共享源极/漏极之间的距离、所述第二共享源极/漏极与所述第三共享源极/漏极之间的距离、所述第三共享源极/漏极与所述第四共享源极/漏极之间的距离以及所述第一共享源极/漏极与所述第四共享源极/漏极之间的距离相等。
14.一种半导体存储装置，所述半导体存储装置包括：
第一衬底，所述第一衬底包括：在第一水平方向和与所述第一水平方向正交的第二水平方向上延伸的第一表面，以及位于所述第一表面上的存储单元区域；以及
第二衬底，所述第二衬底包括位于所述第一衬底下方的第二表面和位于所述第二表面上的第一外围电路区域，所述第一外围电路区域被配置为接收块选择信号并且将驱动信号传输到所述存储单元区域，
其中，所述第一外围电路区域包括第一有源区域，所述第一有源区域包括在第一方向上延伸的第一栅极结构、在第二方向上延伸的第二栅极结构、在第三方向上延伸的第三栅极结构以及在所述第一栅极结构、所述第二栅极结构和所述第三栅极结构之间的第一共享源极/漏极，并且
其中，所述第一方向、所述第二方向和所述第三方向彼此不平行，并且所述第一栅极结构、所述第二栅极结构和所述第三栅极结构彼此间隔开。
15.根据权利要求14所述的半导体存储装置，其中，所述第一有源区域包括第一延伸部、第二延伸部和第三延伸部，所述第一延伸部、所述第二延伸部和所述第三延伸部相对于彼此分别形成120度的角度。
16.根据权利要求14所述的半导体存储装置，其中，所述第一外围电路区域和所述存储单元区域通过接合位于所述第一衬底上的第一接合焊盘和位于所述第二衬底上的第二接合焊盘而连接，并且其中，所述第一衬底的所述第一表面和所述第二衬底的所述第二表面彼此面对。
17.根据权利要求14的半导体存储装置，其中，
所述存储单元区域包括在所述第一水平方向上延伸并且在垂直方向上堆叠的栅电极层，并且所述存储单元区域包括在所述垂直方向上延伸并且穿透所述栅电极层的沟道结构，并且
每个所述沟道结构包括顺序堆叠在沟道孔的侧壁上的信息存储膜、半导体图案和可变电阻膜，其中所述沟道孔穿透所述栅电极层。
18.根据权利要求17所述的半导体存储装置，所述半导体存储装置还包括：
第二外围电路区域，所述第二外围电路区域位于所述第二衬底上并且与所述第一外围电路区域间隔开，
所述第二外围电路区域包括：
第二有源区域，所述第二有源区域包括在所述第一方向上延伸的第四栅极结构、在所述第二方向上延伸的第五栅极结构和在所述第三方向上延伸的第六栅极结构，所述第四栅极结构、所述第五栅极结构和所述第六栅极结构彼此间隔开；
第二共享源极/漏极，所述第二共享源极/漏极位于所述第四栅极结构、所述第五栅极结构和所述第六栅极结构之间，并且
所述第一共享源极/漏极和所述第二共享源极/漏极在所述第一方向上对齐。
19.根据权利要求18所述的半导体存储装置，其中，所述第一有源区域和所述第二有源区域呈Y形并且是并排布置的。
20.一种电子系统，所述电子系统包括：
主基板；
半导体存储装置，所述半导体存储装置位于所述主基板上并且包括具有外围电路的第一衬底和具有存储单元的第二衬底；以及
控制器，所述控制器位于所述主基板上并且电连接到所述半导体存储装置，其中：
所述半导体存储装置包括被限定在所述第一衬底上的有源区域，所述有源区域包括在第一方向上延伸的第一延伸部、在第二方向上延伸的第二延伸部和在第三方向上延伸的第三延伸部，所述第一延伸部、所述第二延伸部和所述第三延伸部相对于彼此分别形成大于90度的角度，所述有源区域包括通道晶体管电路，所述通道晶体管电路被配置为传输驱动信号以使工作电压被施加到所述存储单元，并且
所述通道晶体管电路包括位于所述第一延伸部上的第一栅极结构、位于所述第二延伸部上的第二栅极结构、位于所述第三延伸部上的第三栅极结构以及位于所述第一栅极结构、所述第二栅极结构和所述第三栅极结构之间的共享源极/漏极。
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