CN117857009A - 一种基于串扰的抵御逆向工程的伪装电路及方法 - Google Patents
一种基于串扰的抵御逆向工程的伪装电路及方法 Download PDFInfo
- Publication number
- CN117857009A CN117857009A CN202311788543.XA CN202311788543A CN117857009A CN 117857009 A CN117857009 A CN 117857009A CN 202311788543 A CN202311788543 A CN 202311788543A CN 117857009 A CN117857009 A CN 117857009A
- Authority
- CN
- China
- Prior art keywords
- circuit
- camouflage
- crosstalk
- interference
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 230000008878 coupling Effects 0.000 claims abstract description 29
- 238000010168 coupling process Methods 0.000 claims abstract description 29
- 238000005859 coupling reaction Methods 0.000 claims abstract description 29
- 238000013461 design Methods 0.000 claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims description 21
- 238000011156 evaluation Methods 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 claims description 4
- 230000001939 inductive effect Effects 0.000 claims description 3
- 230000007306 turnover Effects 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 7
- 230000004048 modification Effects 0.000 abstract description 6
- 238000012986 modification Methods 0.000 abstract description 6
- 238000012634 optical imaging Methods 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010191 image analysis Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
本发明属于硬件安全技术领域，公开了一种基于串扰的抵御逆向工程的伪装电路及方法，包括干扰线、受扰线、耦合电容和接收装置，所述干扰线连接耦合电容的一端，所述受扰线连接耦合电容的另一端以及接收装置，所述伪装电路通过将信号以串扰方式跨越金属线传播，从而实现对信号来源的混淆，再利用接收装置对信号的幅值和持续时间进行恢复。方法设计了三种伪装单元的电路结构，分别实现BUF、AND和OR的逻辑功能。通过调整干扰线的数量和耦合电容等参数，实现不同的电路功能。本发明无需进行任何工艺修改即可实现电路的伪装，不仅可以混淆电路的逻辑功能，还能混淆信号的来源。其无物理连接的特性有效抵御基于光学成像的逆向工程。
Description
技术领域
本发明属于硬件安全技术领域，尤其涉及一种基于串扰的抵御逆向工程的伪装电路及方法。
背景技术
随着集成电路供应链的拆分，芯片的安全正面临来自逆向工程等技术的严重威胁。IP盗版等问题层出不穷，给半导体市场与行业带来了巨大的损失。逆向工程中，IP盗版是最常见的手段之一，攻击者的目的是获取芯片的完整电路设计，如完整的网表。逆向工程的典型流程包括去封装、化学腐蚀法对芯片分层、逐层拍照与图像分析，最终推导出电路网表。
为了应对逆向工程的威胁，布局伪装技术应运而生。常见的方法是设计版图结构相似但功能不同的逻辑单元进行混淆。然而，现有的伪装技术通常需要进行工艺的修改或依赖一些新兴器件，伴随着一定的功耗、延迟和面积的开销。基于伪装的原理可以分为以下几类。首先是基于虚拟触点的伪装技术，该技术利用一种空心的通孔，设计两种具有相同版图结构，但通孔使用不同的标准单元，如与非门和或非门。然后是基于掺杂调整的伪装技术，该技术通过调整晶体管内源漏区域或沟道区域的掺杂极性与浓度，设计一些常导通或者常关断的晶体管，以区别与原始标准单元的功能。还有基于自旋器件的伪装技术，利用自旋器件的可重构性设计不同功能的标准单元。
大多数伪装技术需要与代工厂合作进行工艺的修改，例如虚拟通孔和掺杂调整，这使得设计方单方面进行电路安全保护变得不便。目前的伪装研究主要集中在如何设计伪装单元，以混淆逻辑单元的功能，以迷惑潜在攻击者。
综上所述，现有技术存在的问题主要包括对工艺的依赖和对新兴器件的需求，而且仅仅混淆了逻辑单元的功能，安全性较低。
发明内容
本发明目的在于提供一种基于串扰的抵御逆向工程的伪装电路及方法，以解决上述的技术问题。
为解决上述技术问题，本发明的一种基于串扰的抵御逆向工程的伪装电路及方法的具体技术方案如下：
一种基于串扰的抵御逆向工程的伪装电路，包括干扰线、受扰线、耦合电容和接收装置，所述干扰线连接耦合电容的一端，所述受扰线连接耦合电容的另一端以及接收装置，所述伪装电路通过将信号以串扰方式跨越金属线传播，从而实现对信号来源的混淆，再利用接收装置对信号的幅值和持续时间进行恢复。
进一步的，所述接收装置包括一个动态CMOS反相器和一个传统反相器INV，所述受扰线连接动态CMOS反相器，所述动态CMOS反相器连接传统反相器。
进一步的，所述动态CMOS反相器包括晶体管M1~M3，晶体管M1构成动态CMOS反相器的上拉网络，晶体管M2和M3构成CMOS反相器下拉网络。
进一步的，所述伪装电路，包括一条或多条干扰线，所述伪装电路通过调整干扰线的数量和耦合电容的参数，实现BUF、AND、OR功能。
本发明还公开了一种基于串扰的抵御逆向工程的伪装电路的伪装方法，包括三种伪装单元的设计，分别实现BUF、AND、OR的功能，步骤如下：
步骤1：定义能够诱导足够强度的串扰信号并产生稳定输出的耦合电容为CTH，每路干扰线或受扰线的耦合电容为Cc，CTH的不同以及耦合电容Cc的不同决定了电路的逻辑功能；
步骤2：通过调整干扰线的数量和耦合电容的参数，实现三种伪装电路。
进一步的，所述步骤2包括如下具体步骤：
步骤2.1：伪装电路的工作模式分为两个阶段，预充电阶段和求值阶段，在预充电阶段和求值阶段设计三种伪装电路，在预充电阶段，当CLK信号为高时，晶体管M1导通，其负载电容与电源VDD相连，被充电至逻辑1，再经过反相器INV后，电路的输出为0；在求值阶段，所述干扰线只有一条，满足Cc=CTH，此时干扰线上的信号发生上升沿翻转时，即引起动态CMOS反相器下拉网络足够时间的导通，从而对负载电容进行放电至GND，再经过反相器INV后，电路输出1，此时电路的逻辑功能为BUF；
步骤2.2：所述干扰线为两条，若Cc=1/2CTH时，两个干扰线同时发生上升沿的翻转，只有叠加后的串扰信号才能使得下拉网络对负载电容有足够的时间放电，从而使得电路的输出才为1，等效为逻辑AND；
步骤2.3：所述干扰线为多条，当Cc=CTH时，任意一个干扰线上的信号上升翻转都能产生足够强度的串扰信号，从而使电路输出1，等效为逻辑OR。
进一步的，晶体管M2、M3的宽长比为12。
本发明的一种基于串扰的抵御逆向工程的伪装电路及方法具有以下优点：
本发明应对当前伪装技术对工艺修改和新兴器件的依赖问题，提出了一种基于串扰的抵御逆向工程的方法。该方法包括干扰线、受扰线和接收装置，通过将信号以串扰方式跨越金属线传播，再利用接收装置对信号的幅值和持续时间进行恢复。方法设计了三种伪装单元的电路结构，分别实现BUF、AND和OR的逻辑功能。电路包括干扰线、受扰线、耦合电容、晶体管M1~M3以及一个反相器。通过调整干扰线的数量和耦合电容等参数，实现不同的电路功能。本发明无需进行任何工艺修改即可实现电路的伪装，不仅可以混淆电路的逻辑功能，还能混淆信号的来源。其无物理连接的特性有效抵御基于光学成像的逆向工程。
附图说明
图1为基于串扰的伪装原理图；
图2为本发明的基于串扰的BUF伪装门电路原理图；
图3为本发明的基于串扰的AND、OR伪装门电路原理图；
图4为动态CMOS下拉网络晶体管宽长比对CTH的影响曲线图；
图5为基于串扰的BUF伪装门仿真波形图；
图6为基于串扰的AND、OR伪装门仿真波形图。
具体实施方式
为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种基于串扰的抵御逆向工程的伪装电路及方法做进一步详细的描述。
本发明的伪装电路原理：在集成电路设计中，串扰是一种常见的现象。通常，工程师们致力于最小化串扰对电路稳定性的影响。然而，串扰的跨金属线传输特性可以被用于伪装电路。如图1所示，当将通常用于减小串扰的屏蔽线连接至可控的信号或时钟上时，就会产生串扰信号。当串扰信号的幅值大于接收装置的阈值电压（VTH）时，通过设计，可以将信号以串扰的方式从一根金属线传递到相邻的金属线上，从而实现对信号来源的混淆。为了确保信号能够以串扰的形式传播到相邻的金属线上，需要满足两个条件。首先，需要足够的耦合电容以产生足够强的串扰幅值。其次，需要接收装置，用以将信号的强度和持续时间进行恢复。
如图1所示，本发明的一种基于串扰的抵御逆向工程的伪装电路，包括干扰线、受扰线、耦合电容和接收装置，干扰线连接耦合电容的一端，受扰线连接耦合电容的另一端以及接收装置，伪装电路通过将信号以串扰方式跨越金属线（干扰线、受扰线）传播，从而实现对信号来源的混淆，再利用接收装置对信号的幅值和持续时间进行恢复。接收装置包括一个动态CMOS反相器反相器和一个传统反相器INV，以同时满足两个条件并尽可能减小面积等开销。受扰线连接动态CMOS反相器，动态CMOS反相器连接传统反相器，动态CMOS反相器包括晶体管M1~M3，晶体管M1构成动态CMOS反相器的上拉网络，而晶体管M2和M3构成CMOS反相器下拉网络。动态CMOS反相器的快速切换特性很好地适应了本发明的伪装原理。
本发明的一种基于串扰的抵御逆向工程的伪装方法，包括三种伪装单元的设计，分别实现了BUF、AND、OR的功能，步骤如下：
步骤1：定义能够诱导足够强度的串扰信号并产生稳定输出的耦合电容为CTH，每路干扰线或受扰线的耦合电容为Cc，CTH的不同以及耦合电容Cc的不同决定了电路的逻辑功能。
步骤2：通过调整干扰线的数量和耦合电容的参数，实现三种伪装电路。
步骤2.1：伪装电路的工作模式分为两个阶段，预充电阶段和求值阶段。在预充电阶段和求值阶段设计三种伪装电路。如图2所示，在预充电阶段，当CLK信号为高时，晶体管M1导通，其负载电容（即后一级反相器的输入电容） 与电源VDD相连，被充电至逻辑1，再经过反相器INV后，电路的输出为0。在求值阶段，如果干扰线只有一条，需要满足Cc=CTH，此时干扰线上的信号发生上升沿翻转时，即可引起动态CMOS下拉网络足够时间的导通，从而对负载电容进行放电至GND，再经过反相器INV后，电路输出1，此时电路的逻辑功能为BUF。
步骤2.2：如图3所示，若干扰线有多条，以两条为例，若Cc=1/2CTH时，这要求两个干扰线同时发生上升沿的翻转，只有叠加后的串扰信号才能使得下拉网络对负载电容有足够的时间放电，从而使得电路的输出才为1，等效为逻辑AND。
步骤2.3：干扰线有多条，当Cc=CTH时，任意一个干扰线上的信号上升翻转都能产生足够强度的串扰信号，从而使电路输出1，等效为逻辑OR。
在本发明的电路中，通过光学成像，攻击者只能观察到受扰线与接收装置的物理连接，从而忽视了干扰线传播过来的信号。这使得我们的电路具有混淆信号来源的特性，根据多干扰线串扰相互叠加的原理，我们设计了三种不同功能的伪装单元，而这些单元在攻击者视角中具有相同的电路结构。这使得我们的电路能够有效的进行逻辑功能的混淆。
为了实现稳定的信号传输并尽量减小电路的功耗，延迟，面积等开销，我们对电路进行了严格的参数设计，主要考虑动态CMOS的下拉网络，也就是晶体管M2、M3的参数。经过分析得，增大其宽长比可以略微降低阈值电压，使得相同条件下的放电时间更长，有利于输出信号的稳定。然而，宽长比的增大也会增加电路的寄生电容，从而减小串扰信号的幅值，不利于输出信号的稳定。因此需要寻求最优参数以满足电路的稳定性，并减小所需的耦合电容以减小面积开销。图4展示了下拉网络宽长比对电路的耦合电容CTH的影响，根据仿真结果，我们选取图中拐点作为实际的电路参数，即宽长比为12作为最终参数。图5、图6展示了本发明的三种伪装单元的功能仿真波形，结果显示所提出的结构功能与理论分析一致，可以实现多种逻辑功能和信号来源的混淆，并且多工艺角下的仿真显示电路具有良好的稳定性。
可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明所保护的范围内。
Claims (7)
1.一种基于串扰的抵御逆向工程的伪装电路，其特征在于，包括干扰线、受扰线、耦合电容和接收装置，所述干扰线连接耦合电容的一端，所述受扰线连接耦合电容的另一端以及接收装置，所述伪装电路通过将信号以串扰方式跨越金属线传播，从而实现对信号来源的混淆，再利用接收装置对信号的幅值和持续时间进行恢复。
2.根据权利要求1所述的基于串扰的抵御逆向工程的伪装电路，其特征在于，所述接收装置包括一个动态CMOS反相器和一个传统反相器INV，所述受扰线连接动态CMOS反相器，所述动态CMOS反相器连接传统反相器。
3.根据权利要求1所述的基于串扰的抵御逆向工程的伪装电路，其特征在于，所述动态CMOS反相器包括晶体管M1~M3，晶体管M1构成动态CMOS反相器的上拉网络，晶体管M2和M3构成CMOS反相器下拉网络。
4.根据权利要求1所述的基于串扰的抵御逆向工程的伪装电路，其特征在于，所述伪装电路，包括一条或多条干扰线，所述伪装电路通过调整干扰线的数量和耦合电容的参数，实现BUF、AND、OR功能。
5.一种如权利要求1-4任一项所述的基于串扰的抵御逆向工程的伪装电路的伪装方法，其特征在于，包括三种伪装单元的设计，分别实现BUF、AND、OR的功能，步骤如下：
步骤1：定义能够诱导足够强度的串扰信号并产生稳定输出的耦合电容为CTH，每路干扰线或受扰线的耦合电容为Cc，CTH的不同以及耦合电容Cc的不同决定了电路的逻辑功能；
步骤2：通过调整干扰线的数量和耦合电容的参数，实现三种伪装电路。
6.根据权利要求5所述的伪装方法，其特征在于，所述步骤2包括如下具体步骤：
步骤2.1：伪装电路的工作模式分为两个阶段，预充电阶段和求值阶段，在预充电阶段和求值阶段设计三种伪装电路，在预充电阶段，当CLK信号为高时，晶体管M1导通，其负载电容与电源VDD相连，被充电至逻辑1，再经过反相器INV后，电路的输出为0；在求值阶段，所述干扰线只有一条，满足Cc=CTH，此时干扰线上的信号发生上升沿翻转时，即引起动态CMOS反相器下拉网络足够时间的导通，从而对负载电容进行放电至GND，再经过反相器INV后，电路输出1，此时电路的逻辑功能为BUF；
步骤2.2：所述干扰线为两条，若Cc=1/2CTH时，两个干扰线同时发生上升沿的翻转，只有叠加后的串扰信号才能使得下拉网络对负载电容有足够的时间放电，从而使得电路的输出才为1，等效为逻辑AND；
步骤2.3：所述干扰线为多条，当Cc=CTH时，任意一个干扰线上的信号上升翻转都能产生足够强度的串扰信号，从而使电路输出1，等效为逻辑OR。
7.根据权利要求5所述的伪装方法，其特征在于，晶体管M2、M3的宽长比为12。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311788543.XA CN117857009A (zh) | 2023-12-25 | 2023-12-25 | 一种基于串扰的抵御逆向工程的伪装电路及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311788543.XA CN117857009A (zh) | 2023-12-25 | 2023-12-25 | 一种基于串扰的抵御逆向工程的伪装电路及方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117857009A true CN117857009A (zh) | 2024-04-09 |
Family
ID=90535374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311788543.XA Pending CN117857009A (zh) | 2023-12-25 | 2023-12-25 | 一种基于串扰的抵御逆向工程的伪装电路及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117857009A (zh) |
-
2023
- 2023-12-25 CN CN202311788543.XA patent/CN117857009A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112073048B (zh) | 电平移位电路 | |
| US11348914B2 (en) | Semiconductor device | |
| US7425855B2 (en) | Set/reset latch with minimum single event upset | |
| US20080150574A1 (en) | Method to reduce power in active shield circuits that use complementary traces | |
| Sayil et al. | Soft error mitigation using transmission gate with varying gate and body bias | |
| CN110119640B (zh) | 双轨预充电逻辑单元及其预充电方法 | |
| CN117857009A (zh) | 一种基于串扰的抵御逆向工程的伪装电路及方法 | |
| US6965253B1 (en) | Reduced-capacitance bus switch in isolated P-well shorted to source and drain during switching | |
| JP3201276B2 (ja) | 信号伝送回路 | |
| US9118314B2 (en) | Adaptive body bias circuit and semiconductor integrated circuit including the same | |
| US6990647B2 (en) | Variable stage ratio buffer insertion for noise optimization in a logic network | |
| JP2002043515A (ja) | シールド回路および集積回路 | |
| US20060091917A1 (en) | High voltage tolerant I/O circuit using native NMOS transistor for improved performance | |
| CN111294040B (zh) | 基于静态电路可重构组合逻辑单元 | |
| CN109474415B (zh) | 三相位单轨预充电逻辑装置 | |
| Bidmeshki et al. | Revisiting capacitor-based trojan design | |
| US7429885B2 (en) | Clamping circuit to counter parasitic coupling | |
| US8692581B2 (en) | Constant switching current flip-flop | |
| Zhan et al. | A novel crosstalk based dynamic camouflage technique for preventing reverse engineering | |
| CN108233914A (zh) | 一种随机噪声电流扰动电路 | |
| JP6708992B2 (ja) | 半導体装置 | |
| Reyes | Study of Side-Channel Information Leakage in CMOS Comparators | |
| US20060226882A1 (en) | Method and apparatus for controlling transition rates on adjacent interconnects | |
| Munteanu et al. | Single-ended pass transistor logic for low-power design | |
| US7002389B2 (en) | Fast static receiver with input transition dependent inversion threshold |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |