CN117856192A - 可承受过度电性应力的集成电路 - Google Patents

Abstract

本发明提供一种可承受过度电性应力的集成电路。集成电路包括核心电路、连接垫、高通滤波器、静电放电防护电路以及静电放电加强防护电路。高通滤波器的第一端耦接至连接垫。静电放电防护电路耦接至连接垫以及高通滤波器的第一端。静电放电加强防护电路的第一端耦接至高通滤波器的第二端。静电放电加强防护电路的第二端耦接至核心电路的信号端。

Description

可承受过度电性应力的集成电路

技术领域

本发明涉及一种电子电路，且特别涉及一种可承受过度电性应力的集成电路。

背景技术

静电无所不在。当元件遇上了超过所能负荷的电压或电流时，元件很容易就烧毁，此即为EOS(Electrical Over Stress，过度电性应力)问题。一般而言，集成电路的焊垫(或连接垫)具有静电放电(electrostatic discharge，ESD)防护电路。当焊垫发生ESD事件时，位于焊垫的ESD防护电路可以适时地将ESD电流导引至参考电压线，以避免ESD电压或电流损坏核心电路。

一般而言，位于焊垫的ESD防护电路可以有效避免人体模型(human-body model，HBM)或机器放电模型(machine model，MM)等级的ESD电能损坏核心电路。MM等级的ESD电压(峰值)约为100至200伏特。HBM等级的ESD电压(峰值)约为500至2000伏特，而升压时间(rise time)约为25ns。然而，当焊垫发生更高压且更快速的EOS事件时，例如IEC-61000-4-2模型等级的ESD电能，位于焊垫的ESD防护电路可能来不及将ESD电流导引至参考电压线，致使EOS电压或电流损坏核心电路。IEC-61000-4-2模型等级的ESD电压(峰值)约为2000至15000伏特，而升压时间(rise time)小于1ns。如何能够承受更高压且更快速的EOS，是集成电路技术领域的诸多技术课题之一。

须注意的是，“现有技术”段落的内容是用来帮助了解本发明。在“现有技术”段落所公开的部分内容(或全部内容)可能不是本领域技术人员所知道的已知技术。在“现有技术”段落所公开的内容，不代表该内容在本发明申请前已被本领域技术人员所知悉。

发明内容

本发明提供一种集成电路，以提供静电放电(electrostatic discharge，ESD)防护功能，也可承受过度电性应力(Electrical Over Stress，EOS)。

在本发明的一实施例中，上述的集成电路包括核心电路、连接垫、高通滤波器(high pass filter，HPF)、ESD防护电路以及ESD加强防护电路。高通滤波器的第一端耦接至连接垫。ESD防护电路耦接至连接垫以及高通滤波器的第一端。ESD加强防护电路的第一端耦接至高通滤波器的第二端。ESD加强防护电路的第二端耦接至核心电路的信号端。

基于上述，本发明诸实施例所述ESD防护电路可以提供ESD防护功能。举例来说，在一些应用情境中，ESD防护电路可以有效避免人体模型(human-body model，HBM)或机器放电模型(machine model，MM)等级的ESD电能损坏核心电路。当连接垫发生更高压且更快速的EOS事件时，例如IEC-61000-4-2模型等级的ESD电能，所述ESD防护电路可能来不及将全部EOS电能导引至参考电压线，致使部分EOS电能可能通过高通滤波器。此时，所述ESD加强防护电路可以有效地避免通过了高通滤波器的EOS电能损坏核心电路。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明的一实施例的一种集成电路的电路方块(circuit block)示意图。

图2是依照本发明的一实施例所绘示，ESD防护电路、高通滤波器与ESD加强防护电路的电路示意图。

图3是依照本发明的另一实施例所绘示，ESD加强防护电路的电路示意图。

图4是依照本发明的又一实施例所绘示，ESD加强防护电路的电路示意图。

图5是依照本发明的再一实施例所绘示，ESD加强防护电路的电路示意图。

图6是依照本发明的更一实施例所绘示，ESD加强防护电路的电路示意图。

图7是依照本发明的另一实施例的一种集成电路的电路方块示意图。

图8是依照本发明的又一实施例的一种集成电路的电路方块示意图。

【符号说明】

100、700、800：集成电路

110、710、811、812：接垫

120、720、820：静电放电(ESD)防护电路

130、740、840：高通滤波器(HPF)

131、841、844：电容

132、144、732、832、833、842、843：电阻

140、750、850：ESD加强防护电路

141、142、143、851、852：接收端高阻抗ESD电路

150、760、860：核心电路

730、830：电阻终端网络

731、831、834、SW8：开关

770、870N、870P：导线

DD4：二极管

DSW2、DSW81、DSW82：放电开关

DT3、DT81、DT82：晶体管

RX_EN：致能信号

SCR：硅控整流器

VCCA：系统电压线

VCM：共模电压线

VIN与VIP：差动信号

VSSA：参考电压线

具体实施方式

在本申请说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)在第二装置，则应该被解释成该第一装置可以直接连接在该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。本申请说明书全文(包括权利要求书)中提及的“第一”、“第二”等用语是用以命名元件(element)的名称，或区别不同实施例或范围，而并非用来限制元件数量的上限或下限，亦非用来限制元件的次序。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

图1是依照本发明的一实施例的一种集成电路100的电路方块(circuit block)示意图。图1所示集成电路100包括连接垫110、静电放电(electrostatic discharge，ESD)防护电路120、高通滤波器(high pass filter，HPF)130、ESD加强防护电路140以及核心电路150。基于实际设计，在不同实施例中，核心电路150可以包括一或多个不同功能电路。举例来说，在一些实施例中，核心电路150可以包括均衡器(equalizer)、信号流失(Loss ofSignal，LOS)检测电路、放大器(amplifier)和/或是其他功能电路。

基于实际设计，在不同实施例中，连接垫110(例如焊垫)可以是信号输入连接垫或是其他连接垫。高通滤波器130的第一端耦接至连接垫110。基于实际设计，高通滤波器130可以包括任何类型的滤波器电路，例如众所周知的高通滤波器或是其他滤波器电路。

ESD防护电路120耦接至连接垫110以及高通滤波器130的第一端。ESD防护电路120可以提供ESD防护功能。本实施例并不限制ESD防护电路120的实施细节。依照实际设计，在一些实施例中，ESD防护电路120可以包括众所周知的ESD防护电路或是其他ESD防护电路。当连接垫110发生人体模型(human-body model，HBM)或机器放电模型(machine model，MM)等级的ESD事件时，耦接在连接垫110的ESD防护电路可以有效避免ESD电能损坏核心电路150。

当连接垫110发生更高压且更快速的过度电性应力(Electrical Over Stress，EOS)事件时，例如IEC-61000-4-2模型等级的ESD电能，ESD防护电路120可能来不及将全部EOS电能导引至参考电压线(未绘示于图1)。此时，连接垫110的EOS电能可能会通过高通滤波器130。

ESD加强防护电路140的第一端耦接至高通滤波器130的第二端。ESD加强防护电路140的第二端耦接至核心电路的信号端。当连接垫110的EOS电能通过高通滤波器130时，ESD加强防护电路140可以有效地避免通过了高通滤波器130的EOS电能损坏核心电路150。举例来说，在一些实施例中，ESD加强防护电路140可以将EOS电流导引至参考电压线(未绘示于图1)。在一些实施例中，ESD加强防护电路140可以有效减小流至核心电路150的EOS电流。

图2是依照本发明的一实施例所绘示，ESD防护电路120、高通滤波器130与ESD加强防护电路140的电路示意图。图2所示ESD防护电路120、高通滤波器130与ESD加强防护电路140可以参照图1所示ESD防护电路120、高通滤波器130与ESD加强防护电路140的相关说明。图2所示ESD防护电路120、高通滤波器130与ESD加强防护电路140可以做为图1所示ESD防护电路120、高通滤波器130与ESD加强防护电路140的诸多实施例之一。

图2所示ESD防护电路120展现了一种众所周知的ESD防护电路，其中包括二极管，钳位(CLAMP)电路与硅控整流器(Silicon Controlled Rectifier，SCR)。当连接垫110发生ESD正脉冲时，ESD防护电路120的二极管可以适时地将ESD电流从连接垫110导引至系统电压线VCCA，和/或是ESD防护电路120的硅控整流器(SCR)可以适时地将ESD电流从连接垫110导引至参考电压线VSSA。当连接垫110发生ESD负脉冲时，ESD防护电路120的二极管可以适时地将ESD电流从参考电压线VSSA导引至连接垫110。因此，ESD防护电路120可以避免ESD电压或电流损坏核心电路150。需注意的是，ESD防护电路120的具体实现不应受限于图2所示电路图。依照实际设计，ESD防护电路120可以有其他的ESD电路。

在图2所示实施例中，高通滤波器130包括电容131以及电阻132。电容131的第一端耦接至高通滤波器130的第一端，亦即耦接至连接垫110。电容131的第二端耦接至高通滤波器130的第二端，亦即耦接至ESD加强防护电路140的第一端。电容131的容值可以依照实际设计来决定。举例来说，在一些实施例中，电容131的容值可以在1pF至10pF的范围内。电阻132的第一端耦接至电容131的第二端。电阻132的第二端耦接至参考电压线VSSA。电阻132的阻值可以依照实际设计来决定。举例来说，在一些实施例中，电阻132的阻值可以在100KΩ至500KΩ的范围内。需注意的是，高通滤波器130的具体实现不应受限于图2所示电路图。依照实际设计，高通滤波器130可以有其他的滤波电路。

ESD加强防护电路140的具体实现不应受限于图2所示电路图。依照实际设计，ESD加强防护电路140可以有其他的ESD电路。在图2所示实施例中，ESD加强防护电路140包括接收端高阻抗ESD电路141。接收端高阻抗ESD电路141包括放电开关DSW2。放电开关DSW2的第一端耦接至高通滤波器130的第二端以及核心电路150的信号端。放电开关DSW2的第二端耦接至参考电压线VSSA。放电开关DSW2的控制端受控于核心电路150的致能信号RX_EN。

在集成电路100上电(powered on)后，当致能信号RX_EN表示致能(enable)时(亦即从连接垫110至核心电路150的传输通道被致能)，放电开关DSW2为截止(turn off)。举例来说，当致能信号RX_EN为高逻辑电平时，放电开关DSW2为截止。因为放电开关DSW2被截止，所以在正常操作期间，ESD加强防护电路140不会影响所述传输通道的正常操作。

当致能信号RX_EN表示禁能(disable)时(亦即从连接垫110至核心电路150的传输通道被禁能)，放电开关DSW2为导通(turn on)。举例来说，当致能信号RX_EN为低逻辑电平时，放电开关DSW2被导通。此外，在集成电路100掉电(powered off)后，致能信号RX_EN为0伏特(相当于“致能信号RX_EN表示禁能”)，放电开关DSW2被导通。因为放电开关DSW2被导通，所以当连接垫110发生更高压且更快速的EOS事件时，例如出现IEC-61000-4-2模型等级的ESD电能，所述接收端高阻抗ESD电路141可以即时且有效地将EOS电能导引至参考电压线VSSA。因此，当连接垫110的EOS电能通过高通滤波器130时，ESD加强防护电路140可以有效地避免通过了高通滤波器130的EOS电能损坏核心电路150。

图3是依照本发明的另一实施例所绘示，ESD加强防护电路140的电路示意图。图3所示ESD加强防护电路140可以参照图1所示ESD加强防护电路140的相关说明。图3所示ESD加强防护电路140可以做为图1所ESD加强防护电路140的诸多实施例之一。图3所示ESD防护电路120与高通滤波器130可以参照图2所示ESD防护电路120与高通滤波器130的相关说明，故在此不再赘述。

在图3所示实施例中，ESD加强防护电路140包括接收端高阻抗ESD电路142。接收端高阻抗ESD电路142包括晶体管DT3。依照实际设计，晶体管DT3可以是N型金属氧化物半导体(n-type Metal-Oxide-Semiconductor，NMOS)晶体管或是其他晶体管。举例来说，晶体管DT3可以是接地栅极NMOS(Grounded-gate NMOS，ggNMOS)、栅极耦合NMOS(Gate CouplingNMOS，GCNMOS)或是其他晶体管。

晶体管DT3的第一端(例如漏极)耦接至高通滤波器130的第二端以及核心电路150的信号端。晶体管DT3的第二端(例如源极)与控制端(例如栅极)耦接至参考电压线VSSA。当连接垫110发生EOS事件时，晶体管DT3被导通以即时且有效地将EOS电能导引至参考电压线VSSA。因此，当连接垫110的EOS电能通过高通滤波器130时，ESD加强防护电路140可以有效地避免通过了高通滤波器130的EOS电能损坏核心电路150。在正常操作期间，晶体管DT3被截止，所以ESD加强防护电路140不会影响所述传输通道的正常操作。

图4是依照本发明的又一实施例所绘示，ESD加强防护电路140的电路示意图。图4所示ESD加强防护电路140可以参照图1所示ESD加强防护电路140的相关说明。图4所示ESD加强防护电路140可以做为图1所ESD加强防护电路140的诸多实施例之一。图4所示ESD防护电路120与高通滤波器130可以参照图2所示ESD防护电路120与高通滤波器130的相关说明，故在此不再赘述。在图4所示实施例中，ESD加强防护电路140包括接收端高阻抗ESD电路143。接收端高阻抗ESD电路143包括二极管DD4。二极管DD4的阴极耦接至高通滤波器130的第二端以及核心电路150的信号端。二极管DD4的阳极耦接至参考电压线VSSA。

图5是依照本发明的再一实施例所绘示，ESD加强防护电路140的电路示意图。图5所示ESD加强防护电路140可以参照图1所示ESD加强防护电路140的相关说明。图5所示ESD加强防护电路140可以做为图1所ESD加强防护电路140的诸多实施例之一。图5所示ESD防护电路120与高通滤波器130可以参照图2所示ESD防护电路120与高通滤波器130的相关说明，故在此不再赘述。

在图5所示实施例中，ESD加强防护电路140包括接收端高阻抗ESD电路141与接收端高阻抗ESD电路142。接收端高阻抗ESD电路141包括放电开关DSW2。接收端高阻抗ESD电路142包括晶体管DT3。图5所示接收端高阻抗ESD电路141可以参照图2所示接收端高阻抗ESD电路141的相关说明，图5所示接收端高阻抗ESD电路142可以参照图3所示接收端高阻抗ESD电路142的相关说明，故在此不再赘述。

图6是依照本发明的更一实施例所绘示，ESD加强防护电路140的电路示意图。图6所示ESD加强防护电路140可以参照图1所示ESD加强防护电路140的相关说明。图6所示ESD加强防护电路140可以做为图1所ESD加强防护电路140的诸多实施例之一。图6所示ESD防护电路120与高通滤波器130可以参照图2所示ESD防护电路120与高通滤波器130的相关说明，故在此不再赘述。

在图6所示实施例中，ESD加强防护电路140包括接收端高阻抗ESD电路141、接收端高阻抗ESD电路142与电阻144。接收端高阻抗ESD电路141包括放电开关DSW2。接收端高阻抗ESD电路142包括晶体管DT3。电阻144的第一端耦接至ESD加强防护电路140的该第一端，亦即耦接至高通滤波器130的第二端。电阻144的第二端耦接至ESD加强防护电路140的第二端，亦即耦接至核心电路150的信号端。电阻144的阻值可以依照实际设计来决定。

放电开关DSW2的第一端耦接至ESD加强防护电路140的第一端。放电开关DSW2的第二端耦接至参考电压线VSSA。放电开关DSW2的控制端受控于核心电路150的致能信号RX_EN。当致能信号RX_EN表示禁能时，放电开关DSW2为导通。当致能信号RX_EN表示致能时，放电开关DSW2为截止。晶体管DT3的第一端耦接至ESD加强防护电路140的第二端。晶体管DT3的第二端与控制端耦接至参考电压线VSSA。图6所示接收端高阻抗ESD电路141与放电开关DSW2可以参照图2所示接收端高阻抗ESD电路141与放电开关DSW2的相关说明，图6所示接收端高阻抗ESD电路142与晶体管DT3可以参照图3所示接收端高阻抗ESD电路142与晶体管DT3的相关说明，故在此不再赘述。

图7是依照本发明的另一实施例的一种集成电路700的电路方块示意图。图7所示集成电路700包括连接垫710、ESD防护电路720、电阻终端网络(resistor terminationnetwork，RTN)730、高通滤波器740、ESD加强防护电路750以及核心电路760。图7所示集成电路700、连接垫710、ESD防护电路720、高通滤波器740、ESD加强防护电路750以及核心电路760可以参照图1所示集成电路100、连接垫110、ESD防护电路120、高通滤波器130、ESD加强防护电路140以及核心电路150的相关说明，故在此不再赘述。

电阻终端网络730耦接至导线770，其中导线770连接了连接垫710以及高通滤波器740的第一端。在图7所示实施例中，电阻终端网络730包括开关731以及电阻732。开关731以及电阻732相互串联在导线770与参考电压线VSSA之间。电阻732的阻值可以依照实际设计来决定。举例来说，在一些实施例中，电阻732的阻值可以在10Ω至100Ω的范围内。需注意的是，电阻终端网络730的具体实现不应受限于图7所示电路图。依照实际设计，电阻终端网络730可以有其他的阻抗匹配电路。

图1所示集成电路100以及图7所示集成电路700可以被实现为单端信号电路，也可以被实现为差动信号电路。应用本发明者当可将图1至图7的任何一个实施范例类推为差动信号电路。举例来说，图8是依照本发明的又一实施例的一种集成电路800的电路方块示意图。图8所示集成电路800包括连接垫811、连接垫812、ESD防护电路820、电阻终端网络830、高通滤波器840、ESD加强防护电路850以及核心电路860。连接垫811与连接垫812分别用来传输差动信号VIP与VIN。图8所示集成电路800、连接垫811、连接垫812、ESD防护电路820、电阻终端网络830、高通滤波器840、ESD加强防护电路850以及核心电路860可以参照图7所示集成电路700、连接垫710、ESD防护电路720、电阻终端网络730、高通滤波器740、ESD加强防护电路750以及核心电路760的相关说明并且加以类推。图8所示ESD防护电路820可以参照图2所示ESD防护电路120的相关说明，故在此不再赘述。

在图8所示实施例中，电阻终端网络830包括开关831、电阻832、电阻833以及开关834。开关831以及电阻832相互串联在导线870P与参考电压线VSSA之间。开关834以及电阻833相互串联在导线870N与参考电压线VSSA之间。电阻832与电阻833的阻值可以依照实际设计来决定。举例来说，在一些实施例中，电阻832和/或电阻833的阻值可以在10Ω至100Ω的范围内。图8所示开关831以及开关834可以参照图7所示以及开关731的相关说明，图8所示电阻832以及电阻833可以参照图7所示电阻732的相关说明，故在此不再赘述。需注意的是，电阻终端网络830的具体实现不应受限于图8所示电路图。依照实际设计，电阻终端网络830可以有其他的阻抗匹配电路。

在图8所示实施例中，高通滤波器840包括电容841、电阻842、电阻843以及电容844。电容841的第一端耦接至连接垫811。电容841的第二端耦接至ESD加强防护电路850。电容844的第一端耦接至连接垫812。电容844的第二端耦接至ESD加强防护电路850。电容841与电容844的容值可以依照实际设计来决定。举例来说，在一些实施例中，电容841和/或电容844的容值可以在1pF至10pF的范围内。电阻842的第一端耦接至电容841的第二端。电阻842的第二端通过开关SW8耦接至共模电压线VCM。电阻843的第一端耦接至电容844的第二端。电阻843的第二端通过开关SW8耦接至共模电压线VCM。电阻842与电阻843的阻值可以依照实际设计来决定。举例来说，在一些实施例中，电阻842和/或电阻843的阻值可以在100KΩ至500KΩ的范围内。开关SW8可以受控于核心电路150的致能信号RX_EN。图8所示电容841与电容844可以参照图2所示以及电容131的相关说明，图8所示电阻842与电阻843可以参照图2所示以及电阻132的相关说明，故在此不再赘述。需注意的是，高通滤波器840的具体实现不应受限于图8所示电路图。依照实际设计，高通滤波器840可以有其他的滤波电路。

在图8所示实施例中，ESD加强防护电路850包括接收端高阻抗ESD电路851与接收端高阻抗ESD电路852。接收端高阻抗ESD电路851包括放电开关DSW81与放电开关DSW82。接收端高阻抗ESD电路852包括晶体管DT81与晶体管DT82。图8所示接收端高阻抗ESD电路851、放电开关DSW81与放电开关DSW82可以参照图2所示接收端高阻抗ESD电路141与放电开关DSW2的相关说明，图8所示接收端高阻抗ESD电路852、晶体管DT81与晶体管DT82可以参照图3所示接收端高阻抗ESD电路142与晶体管DT3的相关说明，故在此不再赘述。

需注意的是，ESD加强防护电路850的具体实现不应受限于图8所示电路图。依照实际设计，ESD加强防护电路850可以有其他的ESD电路。举例来说，在不同实施例中，图8所示ESD加强防护电路850可以参照图2、图3、图4、图5或图6所示ESD加强防护电路140的相关说明。

综上所述，上述诸实施例所述ESD防护电路820可以提供ESD防护功能。举例来说，在一些应用情境中，ESD防护电路820可以有效避免人体模型(HBM)或机器放电模型(MM)等级的ESD电能去损坏核心电路860。当连接垫811和/或连接垫812发生更高压且更快速的EOS事件时，例如IEC-61000-4-2模型等级的ESD电能，所述ESD防护电路860可能来不及将全部EOS电能导引至参考电压线VSSA，致使EOS电能可能通过高通滤波器840。此时，所述ESD加强防护电路850可以即时将EOS电能导引至参考电压线VSSA，进而有效地避免通过了高通滤波器的EOS电能去损坏核心电路860。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (10)

1.一种集成电路，包括：

核心电路；

连接垫；

高通滤波器，其中该高通滤波器的第一端耦接至该连接垫；

静电放电防护电路，耦接至该连接垫以及该高通滤波器的该第一端；以及

静电放电加强防护电路，其中该静电放电加强防护电路的第一端耦接至该高通滤波器的第二端，以及该静电放电加强防护电路的第二端耦接至该核心电路的信号端。

2.如权利要求1所述的集成电路，其中该核心电路包括均衡器、信号流失检测电路或是放大器。

3.如权利要求1所述的集成电路，其中该高通滤波器包括：

电容，其中该电容的第一端耦接至该高通滤波器的该第一端，以及该电容的第二端耦接至该高通滤波器的该第二端；以及

电阻，其中该电阻的第一端耦接至该电容的该第二端，以及该电阻的第二端耦接至参考电压线。

4.如权利要求1所述的集成电路，其中该静电放电加强防护电路包括：

放电开关，其中该放电开关的第一端耦接至该高通滤波器的该第二端以及该核心电路的该信号端，该放电开关的第二端耦接至参考电压线，该放电开关的控制端受控于该核心电路的致能信号，

当该致能信号表示禁能时该放电开关为导通，以及

当该致能信号表示致能时该放电开关为截止。

5.如权利要求1所述的集成电路，其中该静电放电加强防护电路包括：

晶体管，其中该晶体管的第一端耦接至该高通滤波器的该第二端以及该核心电路的该信号端，该晶体管的第二端与控制端耦接至参考电压线。

6.如权利要求1所述的集成电路，其中该静电放电加强防护电路包括：

二极管，其中该二极管的阴极耦接至该高通滤波器的该第二端以及该核心电路的该信号端，该二极管的阳极耦接至参考电压线。

7.如权利要求1所述的集成电路，其中该静电放电加强防护电路包括：

放电开关，其中该放电开关的第一端耦接至该高通滤波器的该第二端以及该核心电路的该信号端，该放电开关的第二端耦接至参考电压线，该放电开关的控制端受控于该核心电路的致能信号，当该致能信号表示禁能时该放电开关为导通，以及当该致能信号表示致能时该放电开关为截止；以及

二极管，其中该二极管的阴极耦接至该高通滤波器的该第二端以及该核心电路的该信号端，该二极管的阳极耦接至该参考电压线。

8.如权利要求1所述的集成电路，其中该静电放电加强防护电路包括：

电阻，其中该电阻的第一端耦接至该静电放电加强防护电路的该第一端，以及该电阻的第二端耦接至该静电放电加强防护电路的该第二端；

放电开关，其中该放电开关的第一端耦接至该静电放电加强防护电路的该第一端，该放电开关的第二端耦接至参考电压线，该放电开关的控制端受控于该核心电路的致能信号，当该致能信号表示禁能时该放电开关为导通，以及当该致能信号表示致能时该放电开关为截止；以及

晶体管，其中该晶体管的第一端耦接至该静电放电加强防护电路的该第二端，该晶体管的第二端与控制端耦接至该参考电压线。

9.如权利要求1所述的集成电路，还包括：

电阻终端网络，耦接至连接该连接垫以及该高通滤波器的该第一端的导线。

10.如权利要求9所述的集成电路，其中该电阻终端网络包括：

开关；以及

电阻，其中该开关以及该电阻相互串联在该导线与参考电压线之间。