CN117855074A - 极低电压i/o电路和缺陷筛选方法 - Google Patents

Abstract

本公开涉及极低电压I/O电路和缺陷筛选方法。一种GPIO包括：发送器，具有连接到I/O垫的输出级并且适于响应于由在功能电压范围内操作的低电压核心逻辑生成的输出数据而将发送数据供应到I/O垫以用于发送操作；接收器，适于响应于在所述I/O垫处接收到的输入数据而将接收数据供应到在所述功能电压范围内操作的所述低电压核心逻辑以用于接收操作；VLV发送器，适于响应于由所述低电压核心逻辑生成的输出测试数据而将VLV发送数据供应到所述发送器的所述输出级，而不是直接供应到所述I/O垫；以及VLV接收器，适于响应于从所述发送器的所述输出级接收到的输入数据而将VLV接收数据供应到在低核心电源电压范围内操作的所述低电压核心逻辑。

Description

极低电压I/O电路和缺陷筛选方法

技术领域

本公开大体上涉及半导体装置领域。在一个方面，本公开涉及用于筛选低电压微电子电路中的集成电路缺陷的筛选电路、系统和方法。

背景技术

在集成电路的生产过程中，对装置进行测试以估计装置良率和可能降低良率的加工问题。由于集成电路的制造包括许多加工步骤和不同的技术，因此使用缺陷筛选测试和结构来研究电气故障的技术根源，例如集成电路内的短路或开路触点，以检测有缺陷的装置，并提高装置质量和加工良率。虽然已经开发了缺陷筛选电路和方法，但在用低电压集成电路装置实施缺陷筛选方面存在特殊的挑战。例如，用于缺陷筛选并且与高电压域(例如，1.8V)连接的I/O选通元件可能无法在极低核心Vdd电平(例如，3V)逻辑所需的低电压电平下操作，这是由于I/O电平移位器使得有效测试电压对于恰当的缺陷筛选来说太高。电平移位器中的标准装置尺寸设定/拓扑变化会引起高面积(由于在低核心Vdd下接近阈值电压Vth的操作)和高峰值电流(在正常Vdd电平下)。

从前述内容可以看出，由于提供可以在极低电压核心电源电压下筛选出制造缺陷而不需要大电路面积或高峰值电流的I/O缺陷筛选电路具有一定的挑战性，因此利用低电压I/O电路识别半导体装置缺陷的现有系统和方法在实践层面上极其困难。在参考随附图式和详细描述审阅本申请的其余部分之后，常规工艺和技术的其它限制和缺点对于本领域的技术人员来说将变得显而易见。

发明内容

应了解，提供了一种用于片上系统(SoC)的通用输入/输出(GPIO)设备、电路和方法，用于筛选出制造缺陷。如所公开的，GPIO设备包括第一发送器，所述第一发送器响应于一个或多个第一选通控制信号而适于响应于由在功能规格电压范围内操作的低电压核心逻辑生成的输出数据，将发送数据供应到输入/输出(I/O)垫以用于数据发送操作，所述第一发送器包括连接到所述I/O垫的输出级。在选定实施例中，所述第一发送器的所述输出级包括连接在所述I/O垫与地之间的至少第一NFET晶体管和第二NFET晶体管的共源共栅输出级，其中所述第一NFET晶体管的漏极端通过一个或多个电阻器连接到所述I/O垫，并且其中所述第一NFET晶体管的源极端共同连接到所述第二NFET晶体管的漏极端、所述第一极低电压发送器的输出和所述极低电压接收器的输入。另外，GPIO设备包括第一接收器，所述第一接收器响应于一个或多个第二选通控制信号而适于响应于在所述I/O垫处接收到的输入数据，将接收数据供应到在所述功能规格电压范围内操作的所述低电压核心逻辑以用于数据接收操作。GPIO设备还包括第一极低电压发送器，所述第一极低电压发送器响应于一个或多个第三选通控制信号而适于响应于由以极低核心电源电压操作的所述低电压核心逻辑生成的输出测试数据，将低电压发送数据供应到所述第一发送器的所述输出级，而不是直接供应到所述I/O垫。在选定实施例中，所述第一极低电压发送器包括：核心逻辑块，所述核心逻辑块被连接以从所述低电压核心逻辑接收输出测试数据和所述第三选通控制信号，并且适于生成核心逻辑块输出信号；电平移位器，所述电平移位器连接到所述核心逻辑块的输出，并且被配置成通过施加上电平移位以将所述核心逻辑块输出信号从所述极低核心电源电压移位到中间电压电平来生成处于所述中间电压电平的一个或多个电平移位信号；以及输出驱动器级，所述输出驱动器级被连接以接收所述一个或多个电平移位信号，并且被配置成将所述极低电压发送数据供应到所述第一发送器的所述输出级。最后，GPIO设备还包括第一极低电压接收器，所述第一极低电压接收器响应于一个或多个第四选通控制信号而适于响应于从所述第一发送器的所述输出级而不是直接从所述I/O垫接收到的输入数据，将极低电压接收数据供应到以所述极低核心电源电压操作的所述低电压核心逻辑。在选定实施例中，所述第一极低电压接收器包括：多个反相器，所述多个反相器被连接以接收输入数据，并且适于生成处于中间电压电平的输出信号；电平移位器，所述电平移位器连接到所述多个反相器的输出并且被配置成通过施加下电平移位以将所述输出信号从中间电压电平移位到所述极低核心电源电压来生成处于所述中间电压电平的一个或多个电平移位信号；以及一个或多个逻辑门，所述一个或多个逻辑门被连接以接收所述一个或多个电平移位信号和所述一个或多个第四选通控制信号，并且被配置成将所述极低电压接收数据输出到以极低核心电源电压操作的所述低电压核心逻辑。在选定实施例中，所述极低核心电源电压接近形成所述低电压核心逻辑的场效应晶体管的阈值电压。在其它实施例中，所述功能规格电压范围为至少大约0.8伏，并且所述极低核心电源电压为大约0.3伏。在选定操作实施例中，所述第一选通控制信号、第二选通控制信号和第三选通控制信号可以被配置成禁止所述第一发送器、第一接收器和第一极低电压发送器操作，并且其中所述一个或多个第四选通控制信号可以被配置成启用所述第一极低电压接收器以用于将极低电压缺陷筛选测试应用于所述SoC中的所述低电压核心逻辑。在其它操作实施例中，所述第一选通控制信号、第二选通控制信号和第四选通控制信号可以被配置成禁止所述第一发送器、第一接收器和第一极低电压发送器操作，并且其中所述一个或多个第三选通控制信号可以被配置成启用所述第一极低电压接收器以用于将极低电压缺陷筛选测试应用于所述SoC中的所述低电压核心逻辑。

在另一形式中，提供了一种用于筛选出制造缺陷的方法、设备和电路。如所公开的，所述方法包括对包括连接在低电压核心逻辑与输入/输出(I/O)垫之间的通用输入/输出(GPIO)电路的片上系统(SoC)上电。所公开的方法还包括通过禁用所述GPIO电路的主I/O区段并启用所述GPIO电路的极低电压(VLV)I/O区段来进入缺陷筛选测试模式。另外，所公开的方法包括将用于所述低电压核心逻辑的核心逻辑Vdd电压供应斜降到低核心Vdd电压电平，所述低核心Vdd电压电平接近用于形成所述低电压核心逻辑的核心晶体管的阈值电压Vth。所公开的方法还包括使用被配置成在VLV测试模式下操作的所述VLV I/O区段在所述低电压核心逻辑与所述I/O垫之间传送测试数据。在选定实施例中，通过使用所述VLV I/O区段的VLV发送器区段在所述低电压核心逻辑与所述I/O垫之间传送测试数据，所述VLV发送器区段被配置成在VLV测试模式下操作以将发送测试数据提供到所述主I/O区段的发送器输出级而不是直接提供到所述I/O垫。在其它实施例中，通过使用所述VLV I/O区段的VLV接收器区段在所述低电压核心逻辑与所述I/O垫之间传送测试数据，所述VLV接收器区段被配置成在VLV测试模式下操作以从所述主I/O区段的发送器输出级而不是直接从所述I/O垫接收测试数据。另外，所公开的方法包括将用于所述低电压核心逻辑的所述核心逻辑Vdd电压供应斜升到用于所述低电压核心逻辑的操作核心Vdd电压电平。最后，所公开的方法包括通过启用所述GPIO电路的所述主I/O区段并禁用所述GPIO电路的所述VLV I/O区段来退出所述缺陷筛选测试模式。在选定实施例中，所述GPIO电路的所述主I/O区段是针对指定操作电压范围内的功能操作而优化的，并且其中所述GPIO电路的所述VLV I/O区段是针对所述低核心Vdd电压电平下的VLV测试模式操作而优化的。

在又一形式中，提供了一种用于筛选出制造缺陷的集成电路、方法和系统。如所公开的，所述集成电路包括：数字核心，所述数字核心被配置成输出第一电压信号；输入/输出(I/O)垫；以及I/O垫单元，所述I/O垫单元将所述数字核心连接到所述I/O垫。如所公开的，所述I/O垫单元被配置成响应于一个或多个第一控制信号而在功能模式下操作以将所述第一电压信号转换为功能规格电压范围内的操作数据信号以用于数据发送和接收操作，并且将所述操作数据信号提供到所述集成电路外部的电路系统。另外，所述I/O垫单元被配置成响应于一个或多个第二控制信号而在极低电压测试模式下操作以将所述第一电压信号转换为VLV核心Vdd电压范围内的测试数据信号，所述VLV核心Vdd电压范围接近用于形成所述数字核心的核心晶体管的阈值电压Vth。在选定实施例中，所述I/O垫单元包括第一发送器、第一接收器、第一VLV发送器和第一VLV接收器。所述第一发送器响应于一个或多个第一选通控制信号而适于响应于由在所述功能规格电压范围内操作的所述数字核心生成的所述第一电压信号，将发送数据供应到所述I/O垫以用于数据发送操作。另外，所述第一接收器响应于一个或多个第二选通控制信号而适于响应于在所述I/O垫处接收到的输入数据，将接收数据供应到在所述功能规格电压范围内操作的所述数字核心以用于数据接收操作。另外，所述第一VLV发送器响应于一个或多个第三选通控制信号而适于响应于由以极低核心电源电压操作的所述数字核心生成的所述第一电压信号，将低电压发送数据供应到所述I/O垫。另外，所述第一VLV接收器响应于一个或多个第四选通控制信号而适于响应于从所述I/O垫接收到的输入数据，将极低电压接收数据供应到以所述极低核心电源电压操作的所述数字核心。在选定实施例中，所述第一VLV接收器可以包括第一逻辑与门，所述第一逻辑与门被连接以接收极低电压启用选通控制信号和输入缓冲器启用选通控制信号并且被配置成输出VLV接收器选通控制信号，并且还可以包括第二逻辑与门，所述第二逻辑与门被连接以从所述I/O垫接收所述VLV接收器选通控制信号和输入测试数据信号并且被配置成将极低电压输入数据信号输出到所述数字核心。另外，所述第一接收器可以包括第一逻辑与门，所述第一逻辑与门被连接以接收高电压启用选通控制信号和输入缓冲器启用选通控制信号并且被配置成输出接收器选通控制信号，并且还可以包括第二逻辑与门，所述第二逻辑与门被连接以从所述I/O垫接收所述接收器选通控制信号和输入数据信号并且被配置成将所述接收数据输出到所述数字核心。另外，所述第一发送器可以包括第一逻辑与门，所述第一逻辑与门被连接以接收高电压启用选通控制信号和输出缓冲器启用选通控制信号并且被配置成输出发送器选通控制信号，并且还可以包括输出驱动器，所述输出驱动器被连接以在所述发送器选通控制信号的控制下将所述发送数据供应到所述I/O垫。另外，所述第一极低电压发送器可以包括第一逻辑与门，所述第一逻辑与门被连接以接收极低电压启用选通控制信号和输出缓冲器启用选通控制信号并且被配置成输出VLV发送器选通控制信号，并且还可以包括输出驱动器，所述输出驱动器被连接以在所述VLV发送器选通控制信号的控制下将所述低电压发送数据供应到所述I/O垫。在选定实施例中，所述I/O垫单元可以包括主I/O区段和极低电压(VLV)I/O区段，其中所述主I/O区段可以在安全状态下配置，而所述VLV I/O区段可用于执行所述集成电路的缺陷筛选测试。在这类实施例中，所述主I/O区段可以包括第一发送器，所述第一发送器响应于一个或多个第一选通控制信号而适于响应于由所述数字核心生成的所述第一电压信号，将发送数据供应到所述I/O垫，其中所述第一发送器包括连接到所述I/O垫的输出级。另外，所述VLV I/O区段可以包括第一极低电压发送器，所述第一极低电压发送器响应于一个或多个第二选通控制信号而适于响应于由以极低核心电源电压操作的所述数字核心逻辑生成的输出测试数据，将低电压发送数据供应到所述第一发送器的所述输出级而不是直接供应到所述I/O垫。

附图说明

当结合以下图式考虑优选实施例的以下详细描述时，可以理解本发明和所获得的其众多目标、特征和优点。

图1是根据本公开的选定实施例的在集成电路装置的寿命内对不支持VLV的筛选测试和支持VLV的筛选测试执行缺陷筛选的有效性的图解描绘。

图2描绘了根据本公开的选定实施例的具有集成VLV输入/输出(I/O)电路的I/O单元的简化框图。

图3描绘了根据本公开的选定实施例的具有集成VLV I/O电路的I/O单元的简化电路示意图。

图4描绘了根据本公开的选定实施例的I/O单元的简化逻辑视图，所述I/O单元具有操作模式发送器和接收器电路以及通过操作模式发送器的发送输出级连接到共享垫的VLV模式发送器和接收器电路。

图5描绘了根据本公开的选定实施例的I/O单元的逻辑门实施方案，所述I/O单元具有操作模式发送器和接收器电路以及通过操作模式发送器的发送输出级连接到共享垫的VLV模式发送器和接收器电路。

图6示出了简化时序图和流程图，示出了根据本公开的选定实施例的用于实施用于缺陷筛选的极低电压测试的步骤序列。

图7示出了根据本公开的选定实施例的VLV接收器的简化电路示意图。

图8示出了根据本公开的选定实施例的VLV接收器的简化电路示意图。

具体实施方式

描述了极低电压(VLV)输入/输出(I/O)电路和方法，所述VLV I/O电路和方法用于通过提供将低电压核心逻辑连接到单个I/O垫并且可以在功能模式或低核心Vdd优化测试模式下操作的通用输入/输出(GPIO)电路，在极低核心电源电压下筛选出制造缺陷。为了支持功能操作，所公开的GPIO电路包括连接到单个I/O垫的正常输出发送器和正常输入接收器，其中正常输出发送器和正常输入接收器被优化为在功能规格电压范围内操作以用于数据发送和接收操作。并且，为了支持低核心Vdd优化的测试模式操作，所公开的GPIO电路还包括通过正常输出发送器的主输出级进行连接以与单个I/O垫通信的VLV发送器和VLV接收器，其中VLV发送器和接收器被优化为在接近核心FET的阈值电压Vth的低核心Vdd电压范围内操作。通过将VLV发送器和VLV接收器连接到正常输出发送器的主输出级而不是直接连接到单个I/O垫，主输出级提供了保护块，以避免VLV发送器和接收器中的过电压违规，使得GPIO电路可以在最小的功能电压下操作。利用所公开的GPIO电路，正常输出发送器和正常输入接收器可以被配置成独立于VLV发送器和接收器操作，从而提供单集成功能I/O和VLVI/O以及相关联的控制方法，所述方法能够在接近核心FET的阈值电压Vth的电压电平下发送和接收数据以有效运行内部数据模式，从而筛选出缺陷。以此方式，GPIO可以被配置成具有泄漏测试功能的VLV I/O，所述泄漏测试使用共享I/O垫通过VLV Tx/Rx使用的恰当扫描模式启用来精确定位各个逻辑路径。

现在将参考附图详细地描述各种说明性实施例。如下所述，所公开的实施例可以多种多样的不同配置来布置和设计。因此，以下如图所示的各种实施例的详细描述并非意图限制本公开的范围，而仅仅是表示各种实施例。虽然在以下描述中阐述了各种细节，但应了解，可以在没有这些具体细节的情况下实践本发明，并且可以对本文中描述的本发明作出许多特定于实施方案的决策以实现装置设计者的特定目标，例如与工艺技术或相关设计约束条件的符合性，这些约束条件随实施方案的不同而不同。虽然这种开发工作可能是复杂且耗时的，但这对于受益于本公开的本领域的普通技术人员来说不过是日常工作。另外，在图示中呈现了实施例的各个方面，除非具体指示，否则图式未必按比例绘制。此外，本发明的所描述特征、优点和特性可以在一个或多个实施例中以任何合适方式组合。相关领域的技术人员将认识到，鉴于本文中的描述，可以在没有特定实施例的一个或多个特定特征或优点的情况下实践实施例。在其它情况下，在某些实施例中可以认识到可能不存在于所有实施例中的额外特征和优点。例如，参考简化电路示意图来描绘选定方面，而不包括每个电路细节，以免限制或模糊本发明。这些细节是众所周知的，并且对于教示本领域的技术人员如何制造或使用本发明来说不是必要的。

为了提供额外细节以改进对本公开的上下文理解，现在参考图1，图1图解描绘了根据本公开的选定实施例的在集成电路装置的寿命内对根据常规解决方案的不支持VLV的筛选测试10和支持VLV的筛选测试14执行缺陷筛选的有效性。如本领域的技术人员已知的，用于检测集成电路中的缺陷的现有解决方案使用低电压测试，通过在远低于筛选测试的标称操作电压的电源电压下执行筛选测试来检测引起早期故障或间歇性故障的缺陷(瑕疵)。这些低电压测试可以检测集成电路瑕疵或缺陷，这些瑕疵或缺陷在一些或所有正常操作条件下不会引起功能故障，但会使集成电路性能降级、降低噪声裕度或消耗过多的电源电流。这些缺陷的例子包括部分缺失的栅极堆叠、电阻短路以及由信号降级或驱动栅极减弱引起的延迟瑕疵。在所描绘的筛选测试10、14中，被筛选的装置的功能操作电压范围在从Vmin到Vmax的范围内，但应用缺陷筛选测试以在尽可能低的电压下筛选出缺陷。对于不使用支持VLV的测试的常规缺陷筛选解决方案，测试图10示出，大多数装置可以在低于功能操作电压范围的情况下操作，如分布曲线上的通过-故障电压分布所示，但随着时间的推移，感兴趣单元中可能存在最初无法检测到但最终会导致装置故障的潜在缺陷。例如，在“时间零点”测试分布11处，存在Vmin分布，其对于操作电压范围规格窗口具有良好的低电压裕度，但包括具有潜在缺陷的离群值装置(感兴趣单元)，所述潜在缺陷在主分布内且无法检测。随着时间的推移以及一个或多个后应力测试(例如，高电压应力测试、老化应力测试等)的应用，分布由于加应力而略有移位，如后应力测试分布12所示，其中感兴趣单元移动得更快，但仍在主分布内，因此无法从主分布中检测到。由于未检测到感兴趣单元中的潜在缺陷，因此可以将所述感兴趣单元运送给客户，其中感兴趣单元在用户应用中得到运用。如“在用户应用中得到运用”的测试分布13所描绘，当在应用中使用时，感兴趣单元随着时间的推移继续移位，从而引起功能操作电压范围内的功能故障和客户质量投诉(CQC)。

常规低电压测试的挑战之一是测试电路内存在限制器，所述限制器阻止在缺陷筛选测试中使用真实的最小功能电压，从而阻碍零件真实分布能力的可见性。这种测试电路限制器的例子是I/O电路中的电平移位器往往会限制I/O电路的低电压功能范围。如果可以通过I/O电路的设计变化来移除限制器，则可以降低主分布，以将分布筛选为其自然、真实、固有的最小分布，从而使有缺陷的单元能够在筛选测试中暴露出来。这以支持VLV的测试图14示出，所述支持VLV的测试图14示出主分布被下推到真实的最低或最小操作电压，使得可以从“时间零点”测试分布15中筛选出有缺陷的单元。因此，不需要将后应力测试应用于这一特定的感兴趣单元16，因为有缺陷的感兴趣单元已经被筛选(如X所示)。并且，通过移除有缺陷的感兴趣单元，“在用户应用中得到运用”的测试分布13示出，不会有潜在单元被运送给客户，在客户应用期间，所述潜在单元将继续移位并在其寿命的早期发生故障(如X所示)。

为了解决常规缺陷筛选方法和本领域的技术人员已知的其它方法的不足，本文公开了一种用于具有内置VLV电路的I/O电路的方法、设备和架构，所述内置VLV被优化用于两种不同的操作模式，包括功能I/O模式和极低电压I/O模式。现在参考图2，描绘了根据本公开的选定实施例的具有集成VLV I/O电路的通用输入/输出(GPIO)电路的简化框图20。

如所公开的，GPIO 20包括核心Vdd逻辑块21，所述核心Vdd逻辑块21使用弱上拉/下拉块22、输出发送器块23、输入接收器块24、高电压/低电压禁止逻辑块25、静电放电(ESD)保护块26、VLV I/O块28将来自片上系统(SoC)的逻辑控制信号和数据连接到输入/输出垫27。一般来说，GPIO 20在“正常”操作中将低电压SoC逻辑控制信号(例如，对于SoC为0.8V)转换为输入/输出垫27处的外部信号电平(例如，1.8V-5V)。为此，核心Vdd逻辑块21将逻辑控制信号解码为用于弱上拉/下拉块22、输出发送器块23和输入接收器块24的控制信号。例如，控制信号(WP控制、RX控制、TX控制)可以指定是否正在发送或接收数据，或者GPIO20是否是三态的，或者可以启用/禁用弱拉块22，或者可以指定输出级23的转换速率，或者可以启用/禁用接收器24等。响应于WP控制信号，弱上拉/下拉块22可以被配置成有效地将I/O垫27拉向高电平或低电平。另外，可以将TX控制信号施加到输出发送器23，以利用指定的阻抗驱动器(例如，50Ω)以指定的速度发送或传送数据，其中输出发送器23通常包括电平移位器电路，所述电平移位器电路将低电压核心侧数据移位到I/O垫27的更高电压信号电平。另外，可以将RX控制信号施加到输入接收器24，所述输入接收器24独立于输出发送器23操作以将来自I/O垫27的较高电压输入数据信号转换成较低电压输入数据信号IND以供核心Vdd逻辑块21处理。

为了保护I/O垫27，GPIO 20还可以包括ESD保护块26，所述ESD保护块26可以用将I/O垫27连接到电源电压和地的ESD保护二极管来实施。另外，GPIO 20可以包括高电压/低电压禁止逻辑25，其中一个或多个缓冲器通过确保GPIO处于可预测条件来提供用于在上电和掉电条件期间保护GPIO 20的控制功能。例如，I/O垫可以被置于三态条件，并且输入接收器24可以使所述I/O垫的输出IND为0V。

利用子块21-27，GPIO 20被配置成在功能I/O模式下操作。然而，GPIO 20还包括VLV I/O块28，所述VLV I/O块28使得GPIO 20能够以极低电压核心Vdd电平操作，这是实现检测逻辑路径和存储器中的缺陷所需要的。为此，VLV I/O块28包括VLV发送器(用于向VLV垫PAD_VLV发送DO信号)和VLV接收器(用于生成接收VLV_IND信号)，所述VLV发送器和VLV接收器被连接并且被配置成用于通过经由VLV垫PAD_VLV连接到输出发送器23的输出级而在接近核心FET的Vth下操作，所述输出发送器23提供保护块以避免VLV垫PAD_VLV中的过电压违规。

为了更好地理解本公开的选定实施例，现在参考图3，图3描绘了具有集成VLV I/O电路38的GPIO单元30的简化电路示意图，所述集成VLV I/O电路38包括通过正常输出发送器33的主输出级进行连接以与单个I/O垫37通信的VLV发送器38A和VLV接收器38B。如所公开的，GPIO单元30包括核心Vdd逻辑块31，所述核心Vdd逻辑块31使用弱上拉/下拉块32、输出发送器块33、输入接收器块34、高电压/低电压禁止逻辑块35、ESD保护二极管36A、36B和VLV Tx/Rx块38来连接来自SoC的逻辑控制信号和输出数据(DO)以通过I/O垫37进行发送。

一般来说，GPIO 30在正常操作期间提供低电压SoC逻辑控制信号(例如，对于SoC为0.8V)与输入/输出垫39处的外部信号电平(例如，1.8V-5V)之间的连接。为此，核心Vdd逻辑块31将逻辑控制信号解码为用于弱上拉/下拉块32、输出发送器块33和输入接收器块34的控制信号。另外，核心Vdd逻辑块31对从SoC系统接收到的数据输出信号(DATA_OUTPUT)进行解码，以生成数据输出(DO)信号，用于传送到发送器块33和VLV Tx/Rx块34。为了保护I/O垫37，ESD保护二极管36A、36B将I/O垫37连接到电源电压和地。另外，包括高电压/低电压禁止逻辑35以提供独立的控制功能，从而通过生成低电压禁止(LVI)信号以启用弱上拉/下拉块32、输出发送器块33和输入接收器块34中的电平移位器而在上电和掉电条件期间保护GPIO 30。

在GPIO 30提供对于SoC为0.8V的核心Vdd电压与I/O垫37处1.8V的外部电压之间的连接的示例实施例中，输出发送器块33被划分为下N侧1.2V-dvss驱动器和上P侧1.8V-0.6V驱动器，分别连接到下NFET输出级和上PFET输出级。每个描绘的输出级包括串联连接的2级FET和电阻器，以控制输出阻抗和转换速率。具体地说，上PFET输出级包括与电阻器R2串联连接的PFET晶体管P11、P12，并且连接在电源电压(例如，1.8V)与下NFET输出级之间。另外，下NFET输出级包括与电阻器R4串联连接的NFET晶体管N11、N12，并且连接在上PFET输出级与地之间。当输出数据(do)被输入到输出发送器块33时，所述输出数据被提供到由控制信号输入(例如，输出缓冲器启用(OBE)、转换速率启用(SRE))(未示出)和低电压禁止(LVI)信号控制的上电平移位器(LS)块和下电平移位器块。由上电平移位器33-1和下电平移位器33－4生成的p偏置(bp)和n偏置(bn)调节电压确保用于形成反相器元件33-2、33-3、33-5、33-6的晶体管在其规格内操作。例如，用于形成反相器元件33-2、33-3的晶体管可能仅能够处理1.6V，因此bp信号(例如，bp＝电源电压Vdde的1/3＝0.6V)确保用于形成反相器元件33-2、33-3的晶体管仅看到1.8V-0.6V＝1.2V。以类似的方式，提供到反相器元件33-5、33-6的bn信号(例如，bn＝电源电压Vdde的2/3＝1.2V)确保用于形成反相器元件33-5、33-6的晶体管仅看到1.2V。如图所示，输出发送器块33包括通过串联连接PFET P11、P12和NFETN11、N12形成的共源共栅输出级，所述PFET P11、P12和NFET N11、N12如图所示进行连接和栅极偏置以在应用的电压限制内操作。如所描绘，共源共栅输出级包括电阻器R2-R4，所述电阻器R2-R4如图所示进行连接以使输出发送器块33的输出阻抗线性化以接近预定输出阻抗(例如，50Ω)。

以类似的方式，弱上拉/下拉块32包括电平移位器32-1，所述电平移位器32-1被连接以接收三个电源(VDDIO、bn、bp)和控制信号(上拉启用(PUE)、上拉选择(PUS))，并且被连接以驱动分别通过共源共栅上PFET输出级和下NFET输出级进行连接的上侧p侧驱动器32-2、32-3或下N侧驱动器32-4、32-5，所述共源共栅上PFET输出级和下NFET输出级在共享节点处连接到上拉或下拉I/O垫电压的高阻抗输出电阻器R1。

所描绘的输入接收器块34由单独的1.2V-dvss区段供电，并且包含两个接收器，包括高性能、高精度的基于Vref的接收器34-5和中等性能、低功率的CMOS反相器接收器34-1、34-2。类似于输出发送器块33的情况，输入接收器块34在利用仅能够处理中间电压(例如，1.6V)的反相器元件34-1、34-2中的晶体管构造方面具有约束。虽然输入接收器块34可以与输出发送器区段33共享生成的内部偏置轨信号bn、bp，但这可能会引起Rx输出上的Tx数据相关抖动。因此，输入接收器块34替代地使用电阻分压器电路34-4将输入信号衰减到正确的输入信号电平。控制电阻分压器电路34-4中的所描绘的电阻器和电容器的值，使得1.8V输入信号将衰减到正确的信号电平以匹配内部接收器处的内部电源。衰减的输入信号被提供为高性能、高精度的基于Vref的接收器34-5和中等性能、低功率的CMOS反相器接收器34-1、34-2的输入，这两种接收器都由输入缓冲器启用信号电平移位信号(IBE_LS)选通，所述输入缓冲器启用信号电平移位信号由在LVI的控制下从核心Vdd电压电平移位到n偏置(bn)的正常电平移位器34-10生成。基于Vref的接收器34-5和CMOS反相器接收器34-1还分别由select_bar和选择信号选通。电平移位器34-3、34-6提供向下电平移位功能以将1.2V输入信号转换为0.8V输出信号，所述0.8V输出信号被供应到复用选择器34-7，所述复用选择器34-7将选定的输出连接到与非门34-8，在所述与非门34-8处，所述输出与输入控制信号IBE进行逻辑组合。

一般来说，GPIO 30中的I/O子块31-35被配置成在功能I/O模式下操作。然而，在输出发送器块33和输入接收器块34中，电平移位器往往会限制GPIO 30的低电压功能范围。由于尺寸设定方案和必要堆叠配置的性质，对正常操作电压约束的考虑意味着这些电平移位器在低核心Vdd电平下是安全的，以避免不正确的逻辑操作。为了恰当地测试存储器和SoC逻辑，GPIO 30必须能够在低核心Vdd电平下操作以暴露受缺陷影响的时序路径。因此，GPIO30还包括集成为与普通GPIO并行工作的VLV Tx/Rx块38。在选定实施例中，集成VLV Tx/Rx块38具有相当低的面积开销。另外，VLV Tx/Rx块38可以在任何时候活动，尽管目标低电压范围向下跨越到～0.35V-0.4V，即基于核心装置的阈值电压选择的电平。以此方式，VLVTx/Rx块38使得GPIO 30能够以极低电压核心Vdd电平操作，这是实现检测逻辑路径和存储器中的缺陷所需要的。

在选定实施例中，VLV I/O块38包括VLV发送器38A和VLV接收器38B，所述VLV发送器38A和VLV接收器38B被提供以模拟输出发送器块33和输入接收器块34中存在的发送和接收功能，但被配置和连接以在接近核心FET的Vth的自然、真实、固有的最小功能电压下操作。为此，VLV发送器38A和VLV接收器38B不直接连接到I/O垫37，而是连接到发送器33的输出级处的VLV垫节点(PAD_VLV)。

通过这样将VLV垫节点连接到NFET N11的源极节点，接收到的输入信号由VLV RX块38B在NFET N11的低电压源极侧而不是在NFET N11的高电压漏极侧进行采样。在由接收器反相器38-5、38-6处理之后，接收到的输入信号由电平移位器38-4从中间电压(例如，1.2V)电平移位到核心Vdd电压电平(例如，0.6V)，而不受前端上的任何电平移位器约束的限制。为此，电平移位器38-4包括“bn”与核心Vdd电平之间的中间m偏置(bm)，其目标为bm＝VDDIO/2～0.9V，以帮助VLV电平移位操作，使得核心氧化物晶体管可以直接通过传输门从1.2V电平驱动，而不会使核心晶体管暴露在高电压下。以此方式，中间m偏置(bm)有助于“bn”电平与“核心Vdd”电平之间的信号发送，因为如果不另外使用“bm”将“核心氧化物”FET看到的内部电压限制为大约bm-Vth，则“核心氧化物”FET原本会看到“bn”电平，这将所述内部电压置于核心氧化物FET的电压限制范围内。因此，VLV I/O块38不需要衰减器来操作，而是使用来自输出发送器块33的堆叠NFET晶体管N11、N12，所述堆叠NFET晶体管N11、N12提供保护以阻止较高电压I/O垫电平(例如，1.8V)破坏VLV RX块38B的内部晶体管。通过这样连接到VLV垫节点，VLV接收器38B提供低电压/低电流接收器，所述低电压/低电流接收器仅在极低电压测试模式下由输出发送器块33的偏置信号bn供电。

并且，在VLV TX块38A也通过VLV垫节点连接到NFET N11的源极节点的情况下，核心逻辑38-8在核心Vdd电压电平(例如，0.4V)下操作，所述核心Vdd电压电平由电平移位器38-7移位到中间电压电平(例如，1.2V)，然后被供应到驱动器晶体管堆叠P1、N1。如将了解，与GPIO 30的其余部分相比，VLV I/O块38的布局面积相当小(例如，3-4％)。另外，驱动器晶体管堆叠P1、N1的强度比发送器块33的输出级驱动器小得多。因此，在I/O垫37处生成的输出信号将相当小。虽然可以降低I/O垫37的速度(例如，从200MHz降低到20MHz)以补偿VLVTX块38A的较小驱动器性能，但驱动器晶体管堆叠P1、N1到VLV垫节点的连接意味着I/O垫处的输出信号将为1V或更小(例如，400-800mV)，但这些电平仍然可以与可调整阈值以检测信号的测试筛选方法一起使用。

从前述内容可以看出，VLV I/O电路38被设计成在低核心Vdd电平下操作，这根本无法通过由正常电平移位器形成的“常规”发送器块33和接收器块34来实现，所述正常电平移位器使用由核心Vdd电平驱动的厚氧化物晶体管作为电平移位器的一部分。相比之下，VLV发送器38A和VLV接收器38B可以用可在低核心Vdd电平下操作的“核心氧化物”晶体管来构造。如本领域技术人员将了解，在正常电平移位器中包括“核心氧化物”晶体管是非常复杂和昂贵的，而“常规”发送器块33和接收器块34需要所述晶体管来满足极低电压缺陷筛选的性能和可靠性要求。例如，提供到正常电平移位器的控制信号IBE、OBE可能无法在低电压下正确地解析或评估为正确逻辑状态，这就是为什么需要LVI信号来确保可能“不正确”逻辑状态传播到发送器块33和/或接收器块34的输出。在这一点上，应注意，IBE信号不精确地到达VLV RX38B的电平移位器38-4或输入接收器38-6(与接收IBE_LS信号的接收器元件34-1、34-5相反)，以避免控制信号的电平移位以及不正确逻辑状态的可能性。

为了更好地理解本公开的选定实施例，现在参考图4，图4描绘了I/O单元41的简化逻辑视图40，其中操作模式发送器42和接收器43连接到I/O垫46，并且VLV发送器44和VLV接收器45电路通过操作模式发送器42的发送输出级连接到共享I/O垫46。如所描绘，操作模式发送器42被连接以在极低核心Vdd电平(例如，3V)下从核心逻辑接收输出数据DO，并且使用共源共栅输出级P1、P2、N1、N2、R1-R3在高电压电平(例如，1.8V)下驱动I/O垫46，其中NFETN1的漏极通过电阻器R3连接到I/O垫46。为了激活或启用操作模式发送器42，操作模式发送器42必须设置输出缓冲器启用信号(OBE)和低电压禁止条信号(LVI_B)(例如，OBE＝LVI_B＝逻辑1)并将OBE和LVI_B作为选通控制信号来接收。以类似的方式，操作模式接收器43被连接以在高电压电平(例如，1.8V)下从I/O垫46接收输入数据，并且当通过操作模式接收器43设置输入缓冲器启用信号(IBE)和低电压禁止条信号(LVI_B)(例如，IBE＝LVI_B＝逻辑1)并将IBE和LVI_B作为选通控制信号接收来激活或启用时，生成在极低核心Vdd电平(例如，3V)下供应到核心逻辑的输入数据IND。在此配置中，操作模式发送器42和接收器43在正常装置操作期间由选通控制信号启用，但在VLV测试模式期间可能被禁用，如下所述。

为了利用将I/O 41配置成在最小功能电压下操作的极低电压测试来恰当地测试集成电路和SoC逻辑的缺陷，I/O单元41还包括在正常I/O操作期间被禁用的VLV发送器44和VLV接收器45。具体地说，VLV发送器44被连接以在极低核心Vdd电平(例如，3V)下从核心逻辑接收输出数据DO，并在中间电压电平(例如，1.2V)下驱动内部VLV垫PAD_VLV。内部VLV垫PAD_VLV不是直接连接到I/O垫46，而是连接到操作模式发送器42的共源共栅输出级P1、P2、N1、N2、R1-R3中的NFET N1的源极。为了激活或启用VLV发送器44，VLV发送器44必须设置输出缓冲器启用信号(OBE)和VLV测试启用信号(VLV_EN)(例如，OBE＝VLV_EN＝逻辑1)并将OBE和VLV_EN作为选通控制信号来接收。以类似的方式，VLV接收器45被连接以在中间电压电平(例如，1.2V)下从内部VLV垫PAD_VLV接收输入数据，并且当通过VLV接收器45设置输入缓冲器启用信号(IBE)和VLV测试启用信号(VLV_EN)(例如，IBE＝VLV_EN＝逻辑1)并将IBE和VLV_EN作为选通控制信号接收来激活或启用时，生成在极低核心Vdd电平(例如，3V)下供应的VLV输入测试数据VLV_IND。

为了更好地理解本公开的选定实施例，现在参考图5，图5描绘了I/O垫单元52的逻辑门实施方案50，所述I/O垫单元52可以被配置成基于提供到I/O垫单元52的选通控制信号在正常操作模式或VLV测试筛选模式下操作，所述选通控制信号包括LVI发生器51响应于上电复位信号(POR_B)生成的低电压禁止条信号(LVI_B)以及由SPD提供的一个或多个控制信号。为了启用正常I/O操作，I/O垫单元52包括连接到共享I/O垫57的常规接收器54和常规发送器55。所描绘的常规接收器54包括与门54B，所述与门54B被连接以接收输入缓冲器启用信号(IBE)和低电压禁止条信号(LVI_B)，并且被配置成输出接收器选通控制信号以输入到与门54A。在此布置中，与门54A用作操作模式接收器，所述操作模式接收器被连接以在高电压电平(例如，1.8V)下从I/O垫57接收输入数据，并生成在极低核心Vdd电平(例如，8V)下供应到核心逻辑的输入数据“NORMAL”IND。以类似的方式，所描绘的常规发送器55包括与门55A，所述与门55A被连接以接收输出缓冲器启用信号(OBE)和低电压禁止条信号(LVI_B)，并且输出用于启用驱动器55B的发送器选通控制信号，所述驱动器55B被连接以在极低核心Vdd电平(例如，8V)下从核心逻辑接收输出数据DO并且在高电压电平(例如，1.8V)下生成到I/O垫57的发送输出数据。

为了启用VLV缺陷筛选测试操作，I/O垫单元52包括通过操作模式发送器55的发送输出级连接到共享垫57的VLV模式接收器53和VLV发送器56。如所描绘，VLV接收器53包括与门53A，所述与门53A被连接以接收输入缓冲器启用信号(IBE)和VLV测试启用信号(VLV_EN)，并且被配置成输出接收器选通控制信号以输入到与门53B。在此布置中，与门53B用作极低电压接收器，所述极低电压接收器被连接以在中间电压电平(例如，1.2V)下从I/O垫57接收输入数据，并生成在极低核心Vdd电平(例如，3V)下供应到核心逻辑的极低电压输入数据VLV_IND。以类似的方式，所描绘的VLV发送器56包括与门56A，所述与门56A被连接以接收输出缓冲器启用信号(OBE)和VLV测试启用信号(VLV_EN)，并且输出用于启用驱动器56B的发送器选通控制信号，所述驱动器56B被连接以在极低核心Vdd电平(例如，3V)下从核心逻辑接收输出数据DO并且在中间电压电平(例如，小于或等于1.2V)下生成到I/O垫57的发送输出数据。

为了更好地理解本公开的选定实施例，现在参考图6，图6示出了简化时序图60和流程图，示出了使用包括主I/O部分和VLV I/O测试部分的通用输入/输出(GPIO)电路来实施用于缺陷筛选的极低电压测试的步骤61-69的序列。如所描绘，VLV测试是利用在启用VLV部分的同时保障主I/O部分的安全性的序列来实施的。具体地说，通过首先将SoC上电到操作电压电平(步骤61)来进入VLV模式，此时核心Vdd达到标称电压(例如，VLS)。在步骤62，例如通过将栅极控制信号施加到输出发送器块和输入接收器块来禁用主I/O部分。在步骤62，还例如通过将栅极控制信号施加到VLV发送器和接收器块来启用VLV I/O部分。在步骤63，测试序列进入测试模式，然后在步骤64，将核心Vdd逻辑电压源降低或斜降到可用VLV。在VLV I/O电路在最低可实现的VLV电平下操作的情况下，启用扫描模式，并且将I/O数据移位70从VLV I/O中顺序地移入或移出(在步骤65)，然后在步骤66由VLV I/O部分发射(TX)或捕获(RX)。根据需要，重复移位步骤65和发射/捕获步骤66。一旦完成，在退出VLV测试模式之前，通过升高或斜升核心逻辑Vdd电压供应(步骤68)和退出测试模式(步骤69)来移出最终数据(步骤67)。

从电路的角度来看，集成VLV I/O电路的GPIO电路有助于降低正常或操作输出发送器的成本和复杂性，否则正常TX电平移位器必须进行过度设计。具体地说，正常TX电平移位器设计只能通过大大增加正常电平移位器的面积来支持低至0.35V的核心Vdd活动范围，因为Vth>～0.4V的正常操作需要DGO FET。可替换的是，支持极低电压核心Vdd值的正常TX电平移位器设计通常需要大大增加峰值电流，因为在0.35V下针对100MHz进行设计往往会导致大型装置在标称电压下电流过高，从而导致EM/IR和di/dt问题，进而导致导线面积增长或额外的管芯上去耦电容以抑制高电压降。从SoC的角度来看，VLV I/O电路降低电压的能力提高了评估可能成为场回波(field return)的实际缺陷的保真度，从而有助于实现0ppb质量水平的缺陷率。从实施方案的角度来看，将VLV发送器和VLV接收器包括为单独模块的灵活性为不同的IO应用提供了面积和需求的定制。

为了更好地理解本公开的选定实施例，现在参考图7，图7示出了VLV接收器71的简化电路示意图。如所描绘，VLV接收器71被连接以接收输入信号PAD_VLV。当输入信号行进穿过VLV接收器71时，电源电压电平从bn行进到bm再到核心Vdd，如图所示。具体地说，具有第一电源电压bn的有滞后的第一厚氧化物反相器76将输入信号PAD_VLV连接到同样由第一电源电压bn供电的厚氧化物反相器77。接下来，厚氧化物反相器77的输出跨接在传输门75上，所述传输门75包括第一厚氧化物传输门(由第二电源电压bm选通)和第二薄氧化物传输门(由第三电源电压核心Vdd选通)。来自传输门75的输出连接到薄氧化物反相器74，所述薄氧化物反相器74同样由第三电源电压核心Vdd供电。最后，使用如所指示的逻辑门72、73将来自薄氧化物反相器74的输出与选通控制信号IBE、VLV_EN_BAR组合，以生成VLV输入测试数据VLV_IND。如所指示，VLV接收器71包括厚氧化物晶体管区域79，并且其余晶体管由薄氧化物晶体管形成。另外，标记为“电平移位器”的虚线框指示薄氧化物晶体管和厚氧化物晶体管都用于为VLV接收器71提供VLV电平移位器功能。

为了更好地理解本公开的选定实施例，现在参考图8，图8示出了VLV发送器81的简化电路示意图。如所描绘，VLV发送器81被连接以从核心逻辑接收输出数据(DO)，以发送到VLV垫PAD_VLV。当输出数据(DO)行进穿过VLV发送器81时，电源电压电平从核心Vdd行进到bm再到bn，如图所示。具体地说，核心逻辑82包括由第一电源电压核心Vdd供电的电路元件82。进而，来自核心逻辑82的输出被提供到p电平移位器83和n电平移位器84，所述p电平移位器83和n电平移位器84各自包括一对传输门，包括有效地逐步降低每个电平移位器83、84的对应输出级的信号电平的第一厚氧化物传输门(由第二电源电压bm选通)和第二薄氧化物传输门(由第三电源电压bn选通)。来自电平移位器83、84的输出分别被处理并供应到连接在共享节点处的输出PFET和NFET晶体管85，以驱动发送器输出VLV_PAD。如所指示，VLV发送器81包括厚氧化物晶体管区域86，并且其余晶体管由薄氧化物晶体管形成。另外，标记为“P电平移位器”和“N电平移位器”的虚线框指示薄氧化物晶体管和厚氧化物晶体管都用于为VLV发送器81提供VLV电平移位器功能。

尽管本文公开的所描述示例性实施例涉及各种GPIO方法和用于集成来源于操作发送器中的NMOS叠栅的极低电压发送器和接收器电路的方法和电路，但本发明未必限于示出适用于各种电路、过程和/或装置的本发明的发明性方面的示例实施例。因此，上文公开的特定实施例仅为说明性并且不应该视为对本发明的限制，因为本发明可以不同但等效的方式来修改和实践，这些方式对于得益于本文中的教示的本领域技术人员来说是显而易见的。因此，前述描述并不意图将本发明限制于阐述的特定形式，而是相反地，意图涵盖如可以包括在如由所附权利要求书限定的本发明的精神和范围内的此类替代方案、修改和等效物，使得本领域的技术人员应该理解他们可以在不脱离本发明的精神和范围的情况下以其最广泛形式作出各种改变、替代和变化。

上文已关于特定实施例描述了益处、其它优点和问题的解决方案。然而，这些益处、优点、问题解决方案以及可能使任何益处、优点或解决方案发生或变得更显著的任何要素不应被理解为任何或所有权利要求的重要、必要或基本的特征或要素。如本文所使用，术语“包括(comprises/comprising)”或其任何其它变化意图涵盖非排他性的包括，使得包括一系列元素的过程、方法、物品或设备不仅包括那些元素，还可以包括没有明确列出或此类过程、方法、物品或设备所固有的其它元素。

Claims (10)

1.一种片上系统(SoC)的通用输入/输出(GPIO)设备，其特征在于，包括：

第一发送器，所述第一发送器响应于一个或多个第一选通控制信号而适于响应于由在功能规格电压范围内操作的低电压核心逻辑生成的输出数据，将发送数据供应到输入/输出(I/O)垫以用于数据发送操作，所述第一发送器包括连接到所述I/O垫的输出级；

第一接收器，所述第一接收器响应于一个或多个第二选通控制信号而适于响应于在所述I/O垫处接收到的输入数据，将接收数据供应到在所述功能规格电压范围内操作的所述低电压核心逻辑以用于数据接收操作；

第一极低电压发送器，所述第一极低电压发送器响应于一个或多个第三选通控制信号而适于响应于由以极低核心电源电压操作的所述低电压核心逻辑生成的输出测试数据，将低电压发送数据供应到所述第一发送器的所述输出级，而不直接供应到所述I/O垫；以及

第一极低电压接收器，所述第一极低电压接收器响应于一个或多个第四选通控制信号而适于响应于从所述第一发送器的所述输出级而不是直接从所述I/O垫接收到的输入数据，将极低电压接收数据供应到以所述极低核心电源电压操作的所述低电压核心逻辑。

2.根据权利要求1所述的GPIO设备，其特征在于，所述第一发送器的所述输出级包括连接在所述I/O垫与地之间的至少第一NFET晶体管和第二NFET晶体管的共源共栅输出级，其中所述第一NFET晶体管的漏极端通过一个或多个电阻器连接到所述I/O垫，并且其中所述第一NFET晶体管的源极端共同连接到所述第二NFET晶体管的漏极端、所述第一极低电压发送器的输出和所述极低电压接收器的输入。

3.根据权利要求1所述的GPIO设备，其特征在于，所述第一极低电压发送器包括：

核心逻辑块，所述核心逻辑块被连接以从所述低电压核心逻辑接收输出测试数据和所述第三选通控制信号，并且适于生成核心逻辑块输出信号；

电平移位器，所述电平移位器连接到所述核心逻辑块的输出，并且被配置成通过施加上电平移位以将所述核心逻辑块输出信号从所述极低核心电源电压移位到中间电压电平来生成处于所述中间电压电平的一个或多个电平移位信号；以及

输出驱动器级，所述输出驱动器级被连接以接收所述一个或多个电平移位信号，并且被配置成将所述极低电压发送数据供应到所述第一发送器的所述输出级。

4.根据权利要求1所述的GPIO设备，其特征在于，所述第一极低电压接收器包括：

多个反相器，所述多个反相器被连接以接收输入数据，并且适于生成处于中间电压电平的输出信号；

电平移位器，所述电平移位器连接到所述多个反相器的输出并且被配置成通过施加下电平移位以将所述输出信号从中间电压电平移位到所述极低核心电源电压来生成处于所述中间电压电平的一个或多个电平移位信号；以及

一个或多个逻辑门，所述一个或多个逻辑门被连接以接收所述一个或多个电平移位信号和所述一个或多个第四选通控制信号，并且被配置成将所述极低电压接收数据输出到以所述极低核心电源电压操作的所述低电压核心逻辑。

5.一种方法，其特征在于，包括：

对包括连接在低电压核心逻辑与输入/输出(I/O)垫之间的通用输入/输出(GPIO)电路的片上系统(SoC)上电；

通过禁用所述GPIO电路的主I/O区段并启用所述GPIO电路的极低电压(VLV)I/O区段来进入缺陷筛选测试模式；

将用于所述低电压核心逻辑的核心逻辑Vdd电压供应斜降到低核心Vdd电压电平，所述低核心Vdd电压电平接近用于形成所述低电压核心逻辑的核心晶体管的阈值电压Vth；

使用被配置成在VLV测试模式下操作的所述VLV I/O区段在所述低电压核心逻辑与所述I/O垫之间传送测试数据；

将用于所述低电压核心逻辑的所述核心逻辑Vdd电压供应斜升到用于所述低电压核心逻辑的操作核心Vdd电压电平；以及

通过启用所述GPIO电路的所述主I/O区段并禁用所述GPIO电路的所述VLV I/O区段来退出所述缺陷筛选测试模式。

6.一种集成电路，其特征在于，包括：

数字核心，所述数字核心被配置成输出第一电压信号；

输入/输出(I/O)垫；以及

I/O垫单元，所述I/O垫单元将所述数字核心连接到所述I/O垫；

其中所述I/O垫单元被配置成响应于一个或多个第一控制信号而在功能模式下操作以将所述第一电压信号转换为功能规格电压范围内的操作数据信号以用于数据发送和接收操作，并且将所述操作数据信号提供到所述集成电路外部的电路系统；并且

其中所述I/O垫单元被配置成响应于一个或多个第二控制信号而在极低电压测试模式下操作以将所述第一电压信号转换为VLV核心Vdd电压范围内的测试数据信号，所述VLV核心Vdd电压范围接近用于形成所述数字核心的核心晶体管的阈值电压Vth。

7.根据权利要求6所述的集成电路，其特征在于，所述I/O垫单元包括：

第一发送器，所述第一发送器响应于一个或多个第一选通控制信号而适于响应于由在所述功能规格电压范围内操作的所述数字核心生成的所述第一电压信号，将发送数据供应到所述I/O垫以用于数据发送操作；

第一接收器，所述第一接收器响应于一个或多个第二选通控制信号而适于响应于在所述I/O垫处接收到的输入数据，将接收数据供应到在所述功能规格电压范围内操作的所述数字核心以用于数据接收操作；

第一极低电压发送器，所述第一极低电压发送器响应于一个或多个第三选通控制信号而适于响应于由以极低核心电源电压操作的所述数字核心生成的所述第一电压信号，将低电压发送数据供应到所述I/O垫；以及

第一极低电压接收器，所述第一极低电压接收器响应于一个或多个第四选通控制信号而适于响应于从所述I/O垫接收到的输入数据，将极低电压接收数据供应到以所述极低核心电源电压操作的所述数字核心。

8.根据权利要求7所述的集成电路，其特征在于，所述第一极低电压接收器包括：

第一逻辑与门，所述第一逻辑与门被连接以接收极低电压启用选通控制信号和输入缓冲器启用选通控制信号，并且被配置成输出VLV接收器选通控制信号；以及

第二逻辑与门，所述第二逻辑与门被连接以从所述I/O垫接收所述VLV接收器选通控制信号和输入测试数据信号，并且被配置成将极低电压输入数据信号输出到所述数字核心。

9.根据权利要求7所述的集成电路，其特征在于，所述第一发送器包括：

第一逻辑与门，所述第一逻辑与门被连接以接收高电压启用选通控制信号和输出缓冲器启用选通控制信号，并且被配置成输出发送器选通控制信号；以及

输出驱动器，所述输出驱动器被连接以在所述发送器选通控制信号的控制下将所述发送数据供应到所述I/O垫。

10.根据权利要求7所述的集成电路，其特征在于，所述第一极低电压发送器包括：

第一逻辑与门，所述第一逻辑与门被连接以接收极低电压启用选通控制信号和输出缓冲器启用选通控制信号，并且被配置成输出VLV发送器选通控制信号；以及

输出驱动器，所述输出驱动器被连接以在所述VLV发送器选通控制信号的控制下将所述低电压发送数据供应到所述I/O垫。