CN117852495A - 电路的插链方法、装置、设备及计算机可读介质 - Google Patents
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Abstract
本申请涉及一种电路的插链方法、装置、设备及计算机可读介质。本申请提出一套完整的插链流程，从电路解析、用户模块唯一化处理、链数/扫描单元均衡策略到电路层次关系的打平与穿透操作，替代传统的插链方案以提高电路的解析能力和处理速度，在多时钟场景下也能成功解析并得到较高故障覆盖率，解决了传统插链方法无法覆盖多时钟场景，且无法对更高层次的Hierarchical电路进行插链操作的技术问题。
Description
技术领域
本申请涉及可测试性设计技术领域，尤其涉及一种电路的插链方法、装置、设备及计算机可读介质。
背景技术
在芯片规模日益增长的情况下，电子设计自动化(Electronic DesignAutomation, EDA)工具在芯片设计领域中是不可或缺的。随着现代集成电路工艺的发展，芯片制程越来越精密，出现缺陷的可能性也越来越高，为了能够有效检测生产中出现的故障，需要使用扫描链测试。
目前，相关技术中，传统的插链方法是将所有触发器连成一条链，用统一的时钟CLK来驱动，这样就导致无法覆盖多时钟CLK场景。在电路的层次结构上，传统的插链方法只能针对打平后的Flat电路，无法对更高层次的Hierarchical电路进行插链操作。
针对传统插链方法无法覆盖多时钟场景，且无法对更高层次的Hierarchical电路进行插链操作的问题，目前尚未提出有效的解决方案。
发明内容
本申请提供了一种电路的插链方法、装置、设备及计算机可读介质，以解决传统插链方法无法覆盖多时钟场景，且无法对更高层次的Hierarchical电路进行插链操作的技术问题。
根据本申请实施例的一个方面，本申请提供了一种电路的插链方法，包括：对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路；读取用户配置文件，以获取所述用户配置文件中为所述第二电路配置的扫描链总数、扫描链输入集合以及扫描链输出集合；解析所述第二电路的网表数据，以确定所述第二电路中每个扫描单元连接的时钟信号，并根据所述扫描单元与所述时钟信号的连接关系，确定每个所述时钟信号对应的扫描单元的总数，以及根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度；基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链，以将每条扫描链上的所有所述扫描单元进行连接。
可选地，所述对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路包括：确定所述第一电路中的每个所述用户模块是否包含所述扫描单元；选择出包含所述扫描单元的所述用户模块作为目标用户模块；对每个所述目标用户模块创建所述唯一标识，得到所述第二电路。
可选地，所述根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度包括：在第一轮中为每个所述时钟信号创建初始扫描链，其中，所述第一轮中扫描链的总数与所述时钟信号的总数一致，每个所述时钟信号的所述初始扫描链的长度与每个所述时钟信号对应的所述扫描单元的总数一致；从第二轮开始，每一轮对上一轮分配的扫描链进行数量均衡和长度均衡，直至为所述时钟信号分配的所述扫描链的总数达到所述用户配置文件中为所述第二电路配置的扫描链总数时，分配结束。
可选地，任一轮对上一轮分配的扫描链进行数量均衡和长度均衡包括：对上一轮中为所有所述时钟信号分配的多条扫描链按照扫描链的长度从长到短的顺序进行排序，其中，所述扫描链的长度通过所述扫描链中的所述扫描单元的数量来表示；确定当前排序中长度最长的目标扫描链，并选择所述目标扫描链对应的所述时钟信号作为当前轮次需进行数量均衡和长度均衡的目标时钟信号；确定所述目标时钟信号已分配的扫描链的第一数量；将所述第一数量加一，得到所述目标时钟信号在当前轮次进行数量均衡后分配到的扫描链的第二数量；将所述目标时钟信号对应的所述扫描单元的总数除以所述第二数量，得到长度均衡后每条所述扫描链上分配到的所述扫描单元的数量。
可选地，所述基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链包括：将每条扫描链分为链首、链中以及链尾；将所述链首连接所述扫描链输入集合，将所述链尾连接所述扫描链输出集合；在所述链中内按照各个所述扫描单元的连接顺序依次串连连接各个所述扫描单元，完成串链。
可选地，所述在所述链中内按照各个所述扫描单元的连接顺序依次串连连接各个所述扫描单元包括：当所述扫描单元在数据结构上带有层次关系时，从所述扫描单元所属的最外层逐层向内层进行穿透并打平。
可选地，所述当所述扫描单元在数据结构上带有层次关系时，从所述扫描单元所属的最外层逐层向内层进行穿透并打平包括：确定相邻的第一扫描单元和第二扫描单元；将所述第一扫描单元所在最外层结构的虚拟输出端连接到所述第二扫描单元所在最外层结构的虚拟输入端；从所述第一扫描单元所在最外层结构逐层向内层进行穿透，包括外层虚拟输入端与内层虚拟输出端连接，直至连接到所述第一扫描单元的虚拟输出端；从所述第二扫描单元所在最外层结果逐层向内层进行穿透，包括外层虚拟输出端与内层虚拟输入端连接，直至连接到所述第二扫描单元的虚拟输入端。
根据本申请实施例的另一方面，本申请提供了一种电路的插链装置，包括：唯一化操作模块，用于对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路；配置获取模块，用于读取用户配置文件，以获取所述用户配置文件中为所述第二电路配置的扫描链总数、扫描链输入集合以及扫描链输出集合；均衡策略执行模块，用于解析所述第二电路的网表数据，以确定所述第二电路中每个扫描单元连接的时钟信号，并根据所述扫描单元与所述时钟信号的连接关系，确定每个所述时钟信号对应的扫描单元的总数，以及根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度；串链模块，用于基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链，以将每条扫描链上的所有所述扫描单元进行连接。
根据本申请实施例的另一方面，本申请提供了一种电子设备，包括存储器、处理器、通信接口及通信总线，存储器中存储有可在处理器上运行的计算机程序，存储器、处理器通过通信总线和通信接口进行通信，处理器执行计算机程序时实现上述方法的步骤。
根据本申请实施例的另一方面，本申请还提供了一种具有处理器可执行的非易失的程序代码的计算机可读介质，程序代码使处理器执行上述的方法。
本申请实施例提供的上述技术方案与相关技术相比具有如下优点：
本申请提供了一种电路的插链方法，包括：对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路；读取用户配置文件，以获取所述用户配置文件中为所述第二电路配置的扫描链总数、扫描链输入集合以及扫描链输出集合；解析所述第二电路的网表数据，以确定所述第二电路中每个扫描单元连接的时钟信号，并根据所述扫描单元与所述时钟信号的连接关系，确定每个所述时钟信号对应的扫描单元的总数，以及根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度；基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链，以将每条扫描链上的所有所述扫描单元进行连接。本申请提出一套完整的插链流程，从电路解析、用户模块唯一化处理、链数/扫描单元均衡策略到电路层次关系的打平与穿透操作，替代传统的插链方案以提高电路的解析能力和处理速度，在多时钟场景下也能成功解析并得到较高故障覆盖率，解决了传统插链方法无法覆盖多时钟场景，且无法对更高层次的Hierarchical电路进行插链操作的技术问题。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为根据本申请实施例提供的一种可选的电路的插链方法流程示意图；
图2为根据本申请实施例提供的一种多clk链数分配方案示意图；
图3为根据本申请实施例提供的一种扫描单元串链示意图；
图4为根据本申请实施例提供的另一种扫描单元串链示意图；
图5为根据本申请实施例提供的又一种扫描单元串链示意图；
图6为根据本申请实施例提供的一种可选的电路的插链装置框图；
图7为本申请实施例提供的一种可选的电子设备结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。因此，“模块”与“部件”可以混合地使用。
为了解决背景技术中提及的问题，根据本申请实施例的一方面，提供了一种电路的插链方法的实施例，如图1所示，该方法可以包括以下步骤：
步骤S102，对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路；
步骤S104，读取用户配置文件，以获取所述用户配置文件中为所述第二电路配置的扫描链总数、扫描链输入集合以及扫描链输出集合；
步骤S106，解析所述第二电路的网表数据，以确定所述第二电路中每个扫描单元连接的时钟信号，并根据所述扫描单元与所述时钟信号的连接关系，确定每个所述时钟信号对应的扫描单元的总数，以及根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度；
步骤S108，基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链，以将每条扫描链上的所有所述扫描单元进行连接。
通过上述步骤S102至S108，本申请提出一套完整的插链流程，从电路解析、用户模块唯一化处理、链数/扫描单元均衡策略到电路层次关系的打平与穿透操作，替代传统的插链方案以提高电路的解析能力和处理速度，在多时钟场景下也能成功解析并得到较高故障覆盖率，解决了传统插链方法无法覆盖多时钟场景，且无法对更高层次的Hierarchical电路进行插链操作的技术问题。
在步骤S102的一个可选的实施例中，所述对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路包括：
步骤1，确定所述第一电路中的每个所述用户模块是否包含所述扫描单元；
步骤2，选择出包含所述扫描单元的所述用户模块作为目标用户模块；
步骤3，对每个所述目标用户模块创建所述唯一标识，得到所述第二电路。
本申请实施例中，在集成电路设计和测试领域，尤其是在数字电路的可测试性设计（DFT）中，扫描链插入是一个关键步骤，用于提高电路的可测试性。在这个过程中，为了确保扫描链能够有效地覆盖所有需要测试的逻辑，并且为了减少电路冗余度和提高测试效率，需要对层次化（Hierarchical）电路进行适当的处理。当在层次化电路中进行扫描链插入时，由于某些实例（Instance）可能因为打平（Flattening）或穿透（Penetration）操作而补充了额外的扫描输入（SI）和扫描输出（SO），这可能导致原有的模块（Module）定义不再适用于通用场景。打平和穿透是层次化设计技术，用于优化电路结构或满足特定的测试需求。
为了解决这个问题，对每个用户模块（User Module）进行唯一化（Unique）操作是必要的。这意味着，尽管在电路中有多个相同的用户模块实例，但在扫描链插入的过程中，每个实例都被视为唯一的，以确保正确的扫描链配置和测试覆盖。在进行唯一化操作之前，可以根据层次化电路中是否存在扫描单元进行初步过滤。这种过滤可以加快扫描链插入的处理速度，因为只需要对那些实际包含扫描单元的模块进行处理。此外，过滤还可以帮助减少电路的冗余度，因为不需要对不含扫描单元的模块进行不必要的操作。
唯一化操作通常涉及对每个包含扫描单元的层次化用户模块进行特定的处理，以确保它们在扫描链插入过程中具有唯一的标识和配置。这样，即使在电路中有多个相同的用户模块实例，每个实例的扫描链插入也是独立且准确的。
唯一化操作（Uniquification）是在集成电路设计和可测试性设计（DFT）中常用的一种技术。它的主要目的是确保在层次化电路中每个用户模块实例都是唯一标识和处理的，尤其是在插入扫描链或进行其他DFT策略时。在层次化设计中，相同的用户模块可能会被多次实例化，即在不同的位置或上下文中使用相同的模块定义。然而，在某些情况下，这些模块实例可能需要不同的扫描链配置或其他DFT结构。唯一化操作就是为了解决这个问题而引入的。唯一化操作通常涉及以下几个步骤：
识别重复模块：首先，需要识别出电路中所有重复的用户模块实例。这些实例在功能上可能是相同的，但在扫描链插入或其他DFT需求方面可能需要不同的处理。
创建唯一标识：为每个重复的模块实例分配一个唯一的标识。这可以通过修改模块名称、添加后缀或前缀、或者在数据库中使用唯一标识符来实现。
定制DFT结构：根据每个唯一化模块实例的需求，定制其DFT结构。包括插入特定配置的扫描链、添加观测点、修改测试模式等。
更新引用和连接：更新所有对唯一化模块的引用和连接，以确保电路在结构上保持一致性和正确性。
验证和测试：在唯一化操作完成后，进行必要的验证和测试，以确保电路的功能和可测试性没有受到影响。
唯一化操作的好处包括：
提高可测试性：通过为每个模块实例定制DFT结构，可以确保更好的测试覆盖和故障检测能力。
减少冗余：避免不必要的重复DFT结构，从而减少电路面积和测试时间。
简化测试开发：唯一化模块使得测试模式生成和故障模拟更加直接和有效。
支持复杂设计：在复杂的层次化设计中，唯一化是管理多个相同模块实例的关键。
在步骤S106中，在层次化电路中，每个扫描单元都连接到某个特定的时钟（clk）信号上。这包括那些经过Design Rule Check（DRC）修复的时钟。扫描链的数量与不同的时钟信号（clk）是相关的。每个时钟信号可能对应多个扫描单元，而每个扫描链则对应一个特定的时钟信号。传统的插链方法未考虑扫描链的链数与扫描单元数的分配方案，特殊场景下的分配不均会影响串链后的电路的质量，而本申请通过对链数/扫描单元数进行均衡策略，保证各条链上扫描单元数方差最小，最大化的保证电路的稳定性。下面进行具体说明。
在步骤S106的一个可选的实施例中，所述根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度包括：
步骤1，在第一轮中为每个所述时钟信号创建初始扫描链，其中，所述第一轮中扫描链的总数与所述时钟信号的总数一致，每个所述时钟信号的所述初始扫描链的长度与每个所述时钟信号对应的所述扫描单元的总数一致；
步骤2，从第二轮开始，每一轮对上一轮分配的扫描链进行数量均衡和长度均衡，直至为所述时钟信号分配的所述扫描链的总数达到所述用户配置文件中为所述第二电路配置的扫描链总数时，分配结束。
本申请实施例中，网表（Netlist）是一种描述电路元件相互之间连接关系的文件或数据结构。网表通常是一个遵循特定标记语法或格式的文本文件，用于表示电路中的各个元件、引脚、连线和其他电气特性。
本申请实施例中，如图2所示，以存在3个时钟信号A、B、C，时钟信号A对应的扫描单元的总数为400，时钟信号B对应的扫描单元的总数为1000，时钟信号C对应的扫描单元的总数为850，配置文件中共配置了8条扫描链为例，在第一轮中，分别为时钟信号A、B、C创建对应的初始扫描链，每个方框即为一个扫描链，每个所述时钟信号的所述初始扫描链的长度与每个所述时钟信号对应的所述扫描单元的总数一致，标识在方框内表示链长度。接着从第二轮开始，每一轮采用均衡策略，对上一轮分配的扫描链进行数量均衡和长度均衡，直至为所述时钟信号分配的所述扫描链的总数达到所述用户配置文件中为所述第二电路配置的扫描链总数时，分配结束。下面详细说明该均衡策略的执行步骤。
在一个可选的实施例中，任一轮对上一轮分配的扫描链进行数量均衡和长度均衡包括：
步骤1，对上一轮中为所有所述时钟信号分配的多条扫描链按照扫描链的长度从长到短的顺序进行排序，其中，所述扫描链的长度通过所述扫描链中的所述扫描单元的数量来表示；
步骤2，确定当前排序中长度最长的目标扫描链，并选择所述目标扫描链对应的所述时钟信号作为当前轮次需进行数量均衡和长度均衡的目标时钟信号；
步骤3，确定所述目标时钟信号已分配的扫描链的第一数量；
步骤4，将所述第一数量加一，得到所述目标时钟信号在当前轮次进行数量均衡后分配到的扫描链的第二数量；
步骤5，将所述目标时钟信号对应的所述扫描单元的总数除以所述第二数量，得到长度均衡后每条所述扫描链上分配到的所述扫描单元的数量。
本申请实施例中，如图2所示，从第二轮开始，先对第一轮分配的三条扫描链按照长度从长到短进行排序，由此确定长度1000的扫描链为目标扫描链，进而选择该目标扫描链对应的时钟信号B作为第二轮需进行数量均衡和长度均衡的目标时钟信号。此时时钟信号B已分配的扫描链的数量为1，因此时钟信号B在第二轮进行数量均衡后分配到的扫描链的第二数量即为2，最后将时钟信号B对应的扫描单元的总数1000除以2，即得到长度均衡后每条所述扫描链上分配到的所述扫描单元的数量。若扫描单元的总数除以第二数量有余数，则把余数分配到最新一条链上。后续轮次同理，均是先根据链长度对扫描链进行排序，然后确定当前排序中长度最长的目标扫描链，并选择所述目标扫描链对应的所述时钟信号作为当前轮次需进行数量均衡和长度均衡的目标时钟信号，接着确定所述目标时钟信号已分配的扫描链的第一数量，将所述第一数量加一，得到所述目标时钟信号在当前轮次进行数量均衡后分配到的扫描链的第二数量，最后将所述目标时钟信号对应的所述扫描单元的总数除以所述第二数量，得到长度均衡后每条所述扫描链上分配到的所述扫描单元的数量。
传统的插链方法将所有触发器连成一条链，用统一的时钟CLK来驱动，无法覆盖多时钟CLK场景，这样会影响测试生成的准确性。本插链方法可适应任意数量的时钟信号，在插链过程中保证各扫描单元在串链后均属各自的扫描链。传统的插链方法未考虑扫描链的链数与扫描单元数的分配方案，特殊场景下的分配不均会影响串链后的电路的质量。本插链方法通过对链数/扫描单元数进行均衡策略，保证各条链上扫描单元数方差最小，最大化的保证电路的稳定性。
在步骤S108的一个可选的实施例中，所述基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链包括：
步骤1，将每条扫描链分为链首、链中以及链尾；
步骤2，将所述链首连接所述扫描链输入集合，将所述链尾连接所述扫描链输出集合；
步骤3，在所述链中内按照各个所述扫描单元的连接顺序依次串连连接各个所述扫描单元，完成串链。
本申请实施例中，可以将每条扫描链分为链首、链尾、链中三个部分：链首连接SI端、链尾连接SO端、链中的Instance_i连接其上一个Instance_j，具体地Instance_i的SI端连接Instance_j的Q端口，如图3所示，扫描单元U1为Instance_i，扫描单元L1为Instance_j，U1的SI端连接L1的Q端口。
本申请实施例中，为了加快插链效率，在解析网表过程中会标记Instance是否为扫描单元，因此在访问到非扫描单元Instance时可以直接跳过。
在一个可选的实施例中，所述在所述链中内按照各个所述扫描单元的连接顺序依次串连连接各个所述扫描单元包括：
当所述扫描单元在数据结构上带有层次关系时，从所述扫描单元所属的最外层逐层向内层进行穿透并打平。
具体包括以下步骤：
步骤1，确定相邻的第一扫描单元和第二扫描单元；
步骤2，将所述第一扫描单元所在最外层结构的虚拟输出端连接到所述第二扫描单元所在最外层结构的虚拟输入端；
步骤3，从所述第一扫描单元所在最外层结构逐层向内层进行穿透，包括外层虚拟输入端与内层虚拟输出端连接，直至连接到所述第一扫描单元的虚拟输出端；
步骤4，从所述第二扫描单元所在最外层结果逐层向内层进行穿透，包括外层虚拟输出端与内层虚拟输入端连接，直至连接到所述第二扫描单元的虚拟输入端。
本申请实施例中，在研究过程中发现，Flat和Hierarchical电路有着共同的特点，如Flat电路对应于Hierarchical电路中某一个Module，因此本身处理Hierarchical电路下的插链思路是：从top层逐层进行穿透，解析网表结构时会保存每一个Instance的层次关系，因此在扫描单元的连链时可以利用保存的层次关系进行有规律的穿透，同时针对各个Module的input和output需要做打平操作，针对wire需要相应地补齐数据结构。
由于每个扫描单元在数据结构上可能都带有层次关系，因此在打平时可以从最外层逐层向内层进行穿透与打平，具体来说Instance_i、Instance_j若为两个带有层次关系的扫描单元，其层次关系分别为I1/I2/Instance_i，J1/J2/J3/Instance_j，其中“/”表示层次关系。在串链过程中先将Instance_i的最外层I1的虚拟SI端连接Instance_j的最外层J1的虚拟SO端，然后各自向内进行穿透。重复串链操作直至所有扫描单元连接。
以图4所示为例，先将L1最外层M1的SO端连接U1的SI端，再从M1向L1进行穿透，即L1的SO端（Q端口）连接M1的SI端（test_si0），完成穿透和打平。
以图5所示为例，先将L1最外层M2的SO端（test_so0）连接U1最外层M1的SI端（test_si0），再从M2向L1进行穿透，从M1向U1进行穿透。从M2向L1进行穿透时，L1的SO端（Q端口）连接M1的SI端。从M1向U1进行穿透时，M1的SO端连接U1的SI端，U1的SO端再连接M1的SO端（test_so1），最后M1的SO端连接系统SO端。
在电路的层次结构上，传统的插链方法只能针对打平后的Flat电路，无法对更高层次的Hierarchical电路进行插链操作。本插链方法可适应任意层次的电路并保证电路结构完整性，通过对各个层次的穿透与打平等操作完成串链。
本申请提供的电路的插链方法在iscas89、itc99、xuantie、nanhu、yanqihu等电路上进行验证，均能有效解析所有的Flat/Hierarchy电路并完成插链操作，在多时钟场景下也能成功解析并得到较高故障覆盖率。
根据本申请实施例的又一方面，如图6所示，提供了一种电路的插链装置，包括：
唯一化操作模块601，用于对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路；
配置获取模块603，用于读取用户配置文件，以获取所述用户配置文件中为所述第二电路配置的扫描链总数、扫描链输入集合以及扫描链输出集合；
均衡策略执行模块605，用于解析所述第二电路的网表数据，以确定所述第二电路中每个扫描单元连接的时钟信号，并根据所述扫描单元与所述时钟信号的连接关系，确定每个所述时钟信号对应的扫描单元的总数，以及根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度；
串链模块607，用于基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链，以将每条扫描链上的所有所述扫描单元进行连接。
需要说明的是，该实施例中的唯一化操作模块601可以用于执行本申请实施例中的步骤S102，该实施例中的配置获取模块603可以用于执行本申请实施例中的步骤S104，该实施例中的均衡策略执行模块605可以用于执行本申请实施例中的步骤S106，该实施例中的串链模块607可以用于执行本申请实施例中的步骤S108。
此处需要说明的是，上述模块与对应的步骤所实现的示例和应用场景相同，但不限于上述实施例所公开的内容。需要说明的是，上述模块作为装置的一部分可以通过软件实现，也可以通过硬件实现。
可选地，该唯一化操作模块，具体用于：确定所述第一电路中的每个所述用户模块是否包含所述扫描单元；选择出包含所述扫描单元的所述用户模块作为目标用户模块；对每个所述目标用户模块创建所述唯一标识，得到所述第二电路。
可选地，该均衡策略执行模块，具体用于：在第一轮中为每个所述时钟信号创建初始扫描链，其中，所述第一轮中扫描链的总数与所述时钟信号的总数一致，每个所述时钟信号的所述初始扫描链的长度与每个所述时钟信号对应的所述扫描单元的总数一致；从第二轮开始，每一轮对上一轮分配的扫描链进行数量均衡和长度均衡，直至为所述时钟信号分配的所述扫描链的总数达到所述用户配置文件中为所述第二电路配置的扫描链总数时，分配结束。
可选地，该均衡策略执行模块，还用于：对上一轮中为所有所述时钟信号分配的多条扫描链按照扫描链的长度从长到短的顺序进行排序，其中，所述扫描链的长度通过所述扫描链中的所述扫描单元的数量来表示；确定当前排序中长度最长的目标扫描链，并选择所述目标扫描链对应的所述时钟信号作为当前轮次需进行数量均衡和长度均衡的目标时钟信号；确定所述目标时钟信号已分配的扫描链的第一数量；将所述第一数量加一，得到所述目标时钟信号在当前轮次进行数量均衡后分配到的扫描链的第二数量；将所述目标时钟信号对应的所述扫描单元的总数除以所述第二数量，得到长度均衡后每条所述扫描链上分配到的所述扫描单元的数量。
可选地，该串链模块，具体用于：将每条扫描链分为链首、链中以及链尾；将所述链首连接所述扫描链输入集合，将所述链尾连接所述扫描链输出集合；在所述链中内按照各个所述扫描单元的连接顺序依次串连连接各个所述扫描单元，完成串链。
可选地，该串链模块，还用于：当所述扫描单元在数据结构上带有层次关系时，从所述扫描单元所属的最外层逐层向内层进行穿透并打平。
可选地，该串链模块，还用于：确定相邻的第一扫描单元和第二扫描单元；将所述第一扫描单元所在最外层结构的虚拟输出端连接到所述第二扫描单元所在最外层结构的虚拟输入端；从所述第一扫描单元所在最外层结构逐层向内层进行穿透，包括外层虚拟输入端与内层虚拟输出端连接，直至连接到所述第一扫描单元的虚拟输出端；从所述第二扫描单元所在最外层结果逐层向内层进行穿透，包括外层虚拟输出端与内层虚拟输入端连接，直至连接到所述第二扫描单元的虚拟输入端。
根据本申请实施例的另一方面，本申请提供了一种电子设备，如图7所示，包括存储器701、处理器703、通信接口705及通信总线707，存储器701中存储有可在处理器703上运行的计算机程序，存储器701、处理器703通过通信接口705和通信总线707进行通信，处理器703执行计算机程序时实现上述方法的步骤。
上述电子设备中的存储器、处理器通过通信总线和通信接口进行通信。所述通信总线可以是外设部件互连标准(Peripheral Component Interconnect，简称PCI)总线或扩展工业标准结构(Extended Industry Standard Architecture，简称EISA)总线等。该通信总线可以分为地址总线、数据总线、控制总线等。
存储器可以包括随机存取存储器(Random Access Memory，简称RAM)，也可以包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。可选的，存储器还可以是至少一个位于远离前述处理器的存储装置。
上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
根据本申请实施例的又一方面还提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述任一实施例的步骤。
可选地，在本申请实施例中，计算机可读介质被设置为存储用于所述处理器执行以下步骤的程序代码：
对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路；
读取用户配置文件，以获取所述用户配置文件中为所述第二电路配置的扫描链总数、扫描链输入集合以及扫描链输出集合；
解析所述第二电路的网表数据，以确定所述第二电路中每个扫描单元连接的时钟信号，并根据所述扫描单元与所述时钟信号的连接关系，确定每个所述时钟信号对应的扫描单元的总数，以及根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度；
基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链，以将每条扫描链上的所有所述扫描单元进行连接。
可选地，本实施例中的具体示例可以参考上述实施例中所描述的示例，本实施例在此不再赘述。
本申请实施例在具体实现时，可以参阅上述各个实施例，具有相应的技术效果。
可以理解的是，本文描述的这些实施例可以用硬件、软件、固件、中间件、微码或其组合来实现。对于硬件实现，处理单元可以实现在一个或多个专用集成电路(ApplicationSpecific Integrated Circuits，ASIC)、数字信号处理器(Digital Signal Processing，DSP)、数字信号处理设备(DSP Device，DSPD)、可编程逻辑设备(Programmable LogicDevice，PLD)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)、通用处理器、控制器、微控制器、微处理器、用于执行本申请所述功能的其它电子单元或其组合中。
对于软件实现，可通过执行本文所述功能的单元来实现本文所述的技术。软件代码可存储在存储器中并通过处理器执行。存储器可以在处理器中或在处理器外部实现。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种电路的插链方法，其特征在于，包括：
对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路；
读取用户配置文件，以获取所述用户配置文件中为所述第二电路配置的扫描链总数、扫描链输入集合以及扫描链输出集合；
解析所述第二电路的网表数据，以确定所述第二电路中每个扫描单元连接的时钟信号，并根据所述扫描单元与所述时钟信号的连接关系，确定每个所述时钟信号对应的扫描单元的总数，以及根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度；
基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链，以将每条扫描链上的所有所述扫描单元进行连接。
2.根据权利要求1所述的方法，其特征在于，所述对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路包括：
确定所述第一电路中的每个所述用户模块是否包含所述扫描单元；
选择出包含所述扫描单元的所述用户模块作为目标用户模块；
对每个所述目标用户模块创建所述唯一标识，得到所述第二电路。
3.根据权利要求1所述的方法，其特征在于，所述根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度包括：
在第一轮中为每个所述时钟信号创建初始扫描链，其中，所述第一轮中扫描链的总数与所述时钟信号的总数一致，每个所述时钟信号的所述初始扫描链的长度与每个所述时钟信号对应的所述扫描单元的总数一致；
从第二轮开始，每一轮对上一轮分配的扫描链进行数量均衡和长度均衡，直至为所述时钟信号分配的所述扫描链的总数达到所述用户配置文件中为所述第二电路配置的扫描链总数时，分配结束。
4.根据权利要求3所述的方法，其特征在于，任一轮对上一轮分配的扫描链进行数量均衡和长度均衡包括：
对上一轮中为所有所述时钟信号分配的多条扫描链按照扫描链的长度从长到短的顺序进行排序，其中，所述扫描链的长度通过所述扫描链中的所述扫描单元的数量来表示；
确定当前排序中长度最长的目标扫描链，并选择所述目标扫描链对应的所述时钟信号作为当前轮次需进行数量均衡和长度均衡的目标时钟信号；
确定所述目标时钟信号已分配的扫描链的第一数量；
将所述第一数量加一，得到所述目标时钟信号在当前轮次进行数量均衡后分配到的扫描链的第二数量；
将所述目标时钟信号对应的所述扫描单元的总数除以所述第二数量，得到长度均衡后每条所述扫描链上分配到的所述扫描单元的数量。
5.根据权利要求1所述的方法，其特征在于，所述基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链包括：
将每条扫描链分为链首、链中以及链尾；
将所述链首连接所述扫描链输入集合，将所述链尾连接所述扫描链输出集合；
在所述链中内按照各个所述扫描单元的连接顺序依次串连连接各个所述扫描单元，完成串链。
6.根据权利要求5所述的方法，其特征在于，所述在所述链中内按照各个所述扫描单元的连接顺序依次串连连接各个所述扫描单元包括：
当所述扫描单元在数据结构上带有层次关系时，从所述扫描单元所属的最外层逐层向内层进行穿透并打平。
7.根据权利要求6所述的方法，其特征在于，所述当所述扫描单元在数据结构上带有层次关系时，从所述扫描单元所属的最外层逐层向内层进行穿透并打平包括：
确定相邻的第一扫描单元和第二扫描单元；
将所述第一扫描单元所在最外层结构的虚拟输出端连接到所述第二扫描单元所在最外层结构的虚拟输入端；
从所述第一扫描单元所在最外层结构逐层向内层进行穿透，包括外层虚拟输入端与内层虚拟输出端连接，直至连接到所述第一扫描单元的虚拟输出端；
从所述第二扫描单元所在最外层结果逐层向内层进行穿透，包括外层虚拟输出端与内层虚拟输入端连接，直至连接到所述第二扫描单元的虚拟输入端。
8.一种电路的插链装置，其特征在于，包括：
唯一化操作模块，用于对第一电路中的每个用户模块创建唯一标识，以对所述第一电路执行唯一化操作，得到第二电路；
配置获取模块，用于读取用户配置文件，以获取所述用户配置文件中为所述第二电路配置的扫描链总数、扫描链输入集合以及扫描链输出集合；
均衡策略执行模块，用于解析所述第二电路的网表数据，以确定所述第二电路中每个扫描单元连接的时钟信号，并根据所述扫描单元与所述时钟信号的连接关系，确定每个所述时钟信号对应的扫描单元的总数，以及根据所述扫描链总数和每个所述时钟信号对应的所述扫描单元的总数，基于均衡策略来确定每个所述时钟信号分配到的扫描链的数量和每条扫描链的长度；
串链模块，用于基于所述扫描链输入集合和所述扫描链输出集合，对每条扫描链上的所述扫描单元进行串链，以将每条扫描链上的所有所述扫描单元进行连接。
9.一种电子设备，包括存储器、处理器、通信接口及通信总线，所述存储器中存储有可在所述处理器上运行的计算机程序，所述存储器、所述处理器通过所述通信总线和所述通信接口进行通信，其特征在于，所述处理器执行所述计算机程序时实现上述权利要求1至7任一项所述的电路的插链方法。
10.一种具有处理器可执行的非易失的程序代码的计算机可读介质，其特征在于，所述程序代码使所述处理器执行所述权利要求1至7任一所述的电路的插链方法。
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