CN117849569B - 一种纳秒量级延时的功率器件测试电路及方法 - Google Patents
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Abstract
本发明揭示了一种纳秒量级延时的功率器件测试电路及方法，所述纳秒量级延时的功率器件测试电路包括双脉冲测试电路，应力时长控制电路和接口控制电路；应力时长控制电路用于控制待测晶体管的漏极电压应力时长，并在时长内实现双脉冲测试电路产生既定的电流；双脉冲测试电路用于在待测晶体管导通时向待测晶体管施加电流，测试待测晶体管的特性；接口控制电路用于控制待测晶体管漏极的连接位置。本发明能够在任意设定的待测晶体管的漏极电压应力时长内产生既定的电流，从而进行测试时无需等待额外的充电时间，并且能够在任意漏极电压应力时长、漏极电压应力和负载电流下迅速检测待测晶体管的开关特性和导通电阻等状态。
Description
技术领域
本发明涉及晶体管测试领域，特别是涉及一种纳秒量级延时的功率器件测试电路及方法。
背景技术
氮化镓功率器件凭借其高频、高压、耐高温的优势已经广泛应用于功率变换电路。目前有两种商用的常关型氮化镓高电子迁移率晶体管，分别是共源共栅结构和p型氮化镓栅极高电子迁移率晶体管结构，其中p型氮化镓栅极高电子迁移率晶体管结构寄生电感较小，已广泛应用。通过控制变量法研究发现，p型氮化镓栅极高电子迁移率晶体管受到不同漏极电压应力值、漏极应力时间时导通电阻不同。
为充分了解p型氮化镓栅极高电子迁移率晶体管在某电压应力时长、电压应力、电流应力时的导通电阻，一般使用双脉冲电路进行表征。双脉冲电路包括直流电源、稳压电容、功率电感、二极管、待测晶体管。双脉冲电路测试方法为在待测晶体管栅极施加两个连续的脉冲，使待测晶体管连续开关两次，晶体管导通时高压电源给功率电感充电，晶体管关断时，功率电感中电流经过二极管续流并逐渐放电。控制待测晶体管第一次的开启时长可以精准控制第一次功率电感充电结束时的电流，待测晶体管第一次的导通时长一般为2到10 μs。随后关断待测晶体管约1到3 μs后再次开通待测晶体管。第二次开启待测晶体管时，待测晶体管同时承受较大漏极电压、漏极电流的切换，为硬开关过程。研究对象一般包含待测晶体管第二次开启的瞬态过程和第二次导通时待测晶体管的导通电阻。研究导通电阻时一般添加漏极电压钳位电路，由于漏极电压钳位电路结构设计及电路中寄生参数的影响，一般在待测晶体管第二次开启并经过0.1μs（或1μs，因漏极电压钳位电路结构而异）后各个测试信号震荡较小，可用于数据分析。
传统的双脉冲电路无法控制p型氮化镓栅极高电子迁移率晶体管漏极电压应力时间。已有相关论文报道了一种可控制p型氮化镓栅极高电子迁移率晶体管漏极电压应力时间的双脉冲电路。其电路结构是在传统双脉冲电路的高压电源处添加半桥结构，通过控制半桥结构中上管的开启时间控制待测晶体管漏极电压的应力时间。
该电路使用方法一般有两类：第一类是漏极应力时间较短时（例如小于10 μs），待测晶体管第一次开启阶段高压电源为功率电感充电，电流达到预期后关断晶体管。随后将待测晶体管第一次关断过程持续时长作为待测晶体管漏极电压应力时长。随后第二次开启待测晶体管，在此期间研究待测晶体管的开关特性及导通特性。这种方法适用于漏极应力时间较短的情况是因为晶体管第一次关断过程中，功率电感通过续流回路进行续流，由于回路中各寄生参数的影响，续流过程中电流逐渐下降，这决定了续流时长不能太长。
第二类是漏极电压应力时间较长时，先对待测晶体管施加一定时间的漏极电压应力，随后进行双脉冲测试，观测待测晶体管第二次开启时及第二次导通过程的电压、电流信号得到待测晶体管在一定时长的漏极电压应力后开关特性及导通特性。然而这种方式存在一定的缺陷，从待测晶体管漏极电压应力结束到测试待测晶体管开关特性及导通电阻，经历的延时时间较长。延时时间包括第一次开启待测晶体管的时间（一般为2到10μs）和第一次关断晶体管的时间（一般为1到3μs）。经过如此长的延时时间（一般为3到13μs）后，待测晶体管的退化特性已逐渐恢复。显然，传统的可控制晶体管漏极电压应力时间的双脉冲电路所测数据不能反映漏极应力后待测晶体管瞬时的开关特性、导通电阻。而漏极应力后待测晶体管瞬时的开关特性、导通电阻对于晶体管可靠性的评估是至关重要的。
为解决上述难题，亟需提出一种延时时间为纳秒量级的新型漏极应力时间可控的双脉冲快速测试电路。
发明内容
本发明的目的在于提出一种纳秒量级延时的功率器件测试电路及方法，能够在纳秒量级测量延时的前提下，测试待测晶体管在任意漏极电压应力时长、漏极电压应力和负载电流时的晶体管特性。
为解决上述技术问题，本发明提供一种纳秒量级延时的功率器件测试电路，包括双脉冲测试电路，应力时长控制电路和接口控制电路；
所述应力时长控制电路用于控制待测晶体管的漏极电压应力时长，并在所述时长内实现所述双脉冲测试电路产生既定的电流；
所述双脉冲测试电路用于在所述待测晶体管导通时向所述待测晶体管施加所述电流，测试所述待测晶体管的特性；
所述接口控制电路用于控制所述待测晶体管漏极的连接位置。
进一步的，所述双脉冲测试电路包括高压电源、电容、功率电感、续流二极管和辅助晶体管；
所述电容和所述应力时长控制电路均并联在所述高压电源的两端；所述应力时长控制电路的桥臂中点连接至所述功率电感的一端和所述接口控制电路的一端；
所述功率电感的另一端通过所述接口控制电路与所述待测晶体管的漏极相连；
所述续流二极管并联在所述功率电感的两端；
所述辅助晶体管的漏极与所述功率电感的另一端相连，所述辅助晶体管和待测晶体管的源极均接地，栅极均连接栅极驱动电路。
进一步的，所述续流二极管的负极连接所述应力时长控制电路的桥臂中点，正极连接所述辅助晶体管。
进一步的，所述应力时长控制电路包括第一晶体管和第二晶体管；
所述第一晶体管的漏极连接至所述高压电源的正极；所述第一晶体管的源极和所述第二晶体管的漏极相连；所述功率电感的一端和所述接口控制电路的一端均连接至所述第一晶体管的源极与第二晶体管的漏极的连接处；所述第二晶体管的源极连接至所述高压电源的负极；所述第一晶体管和第二晶体管的栅极均连接栅极驱动电路。
进一步的，所述接口控制电路包括第三晶体管和肖特基二极管；
所述第三晶体管的漏极连接至所述第一晶体管的源极与第二晶体管的漏极的连接处；所述第三晶体管的源极与所述肖特基二极管的负极相连，并与所述待测晶体管的漏极相连；所述第三晶体管的栅极连接栅极驱动电路；所述肖特基二极管的正极与所述功率电感的另一端相连。
此外，本发明还提出一种纳秒量级延时的功率器件测试方法，使用如上述所述的纳秒量级延时的功率器件测试电路，包括：
通过应力时长控制电路控制待测晶体管的漏极电压应力时长，并在所述时长内实现双脉冲测试电路产生既定的电流；
在所述待测晶体管导通时向所述待测晶体管施加所述电流，测试所述待测晶体管的特性。
进一步的，所述通过应力时长控制电路控制待测晶体管的漏极电压应力时具体包括：测试不同时间段内的待测晶体管的晶体管特性，在初始时间段0~t1，关断所述应力时长控制电路中的第一晶体管、所述双脉冲测试电路中的辅助晶体管和所述待测晶体管，并将所述应力时长控制电路中的第二晶体管和接口控制电路中的第三晶体管导通，使得所述待测晶体管漏极电压为0V；在时间段t1~t2，依次关断第二晶体管，导通第一晶体管，使得所述待测晶体管漏极开始承受高压电源的电压应力。
进一步的，所述在所述时长内实现双脉冲测试电路产生既定的电流，具体包括：在时间段t2~t3，所述辅助晶体管导通，使得高压电源经过所述辅助晶体管给功率电感充电；并根据所述纳秒量级延时的功率器件测试电路中的参数信息和L×di/dt=VDD，得到所述时间段t2~t3的时长，其中，di/dt为电流随时间变化的速率，L为功率电感的电感数值，VDD为电压应力；
在时间段t3~t5中，所述辅助晶体管关断，在时间段t4~t5中，所述第三晶体管关断，使得所述功率电感通过续流二极管续流，并维持所述待测晶体管的漏极电压应力。
进一步的，所述在所述待测晶体管导通时向所述待测晶体管施加所述电流，测试所述待测晶体管的特性包括：在t5时刻，所述待测晶体管经受高压电源VBUS和电流应力；记录此时信号波形，获得所述待测晶体管硬开关时特性。
进一步的，所述在所述待测晶体管导通时向所述待测晶体管施加所述电流，测试所述待测晶体管的特性还包括：在时间段t5~t6中，将所述待测晶体管导通，所述高压电源经过所述待测晶体管给所述功率电感充电，直到t6时刻，关断所述待测晶体管，观测t5到t6期间所述待测晶体管的漏极电压和负载电流，得到所述待测晶体管的导通电阻；在时间段t6~t7中，关断所述待测晶体管；在时间段t7~t8中，关断第一晶体管，并将第二晶体管导通。
通过上述技术方案，本发明具有如下有益效果：
通过双脉冲测试电路，应力时长控制电路和接口控制电路的设置；以及应力时长控制电路用于控制待测晶体管的漏极电压应力时长，并在时长内实现双脉冲测试电路产生既定的电流；双脉冲测试电路用于在待测晶体管导通时向待测晶体管施加电流，测试待测晶体管的特性；接口控制电路用于控制待测晶体管漏极的连接位置。本发明能够在任意设定的待测晶体管Q3的漏极电压应力时长内，产生既定的电流，从而进行测试时无需等待额外的充电时间，当达到预定的漏极电压应力时长时，即可进行测试，测试的延时仅涉及待测晶体管Q3开关的时间，约几纳秒~几十纳秒，由此，本发明能够在任意漏极电压应力时长、漏极电压应力和负载电流下迅速检测待测晶体管的开关特性和导通电阻等状态。
附图说明
图1为本发明一实施例中纳秒量级延时的功率器件测试电路的整体结构示意图；
图2为本发明一实施例中纳秒量级延时的功率器件测试方法的流程图；
图3为现有技术中双脉冲测试电路的结构示意图；
图4为现有技术中双脉冲测试电路测试待测晶体管特性时晶体管栅极电压、漏极电压和漏源电流的时序图；
图5为现有技术中氮化镓晶体管受到不同时长的漏极电压应力后导通电阻的变化示意图；
图6为本发明一实施例中纳秒量级延时的功率器件测试电路在时间段0~t1的结构示意图；
图7为本发明一实施例中纳秒量级延时的功率器件测试电路在时间段t1~t2的结构示意图；
图8为本发明一实施例中纳秒量级延时的功率器件测试电路在时间段t2~t3的结构示意图；
图9为本发明一实施例中纳秒量级延时的功率器件测试电路在时间段t3~t4的结构示意图；
图10为本发明一实施例中纳秒量级延时的功率器件测试电路在时间段t4~t5的结构示意图；
图11为本发明一实施例中纳秒量级延时的功率器件测试电路在时间段t5~t6的结构示意图；
图12为本发明一实施例中纳秒量级延时的功率器件测试电路在时间段t6~t7的结构示意图；
图13为本发明一实施例中纳秒量级延时的功率器件测试电路在时间段t7~t8的结构示意图；
图14为本发明一实施例中纳秒量级延时的功率器件测试电路中所有晶体管栅极控制信号的时序图；
图15为本发明一实施例中纳秒量级延时的功率器件测试电路的时序图。
具体实施方式
下面将结合附图对本发明的一种纳秒量级延时的功率器件测试电路及方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示，本发明实施例提出了一种纳秒量级延时的功率器件测试电路，包括双脉冲测试电路，应力时长控制电路和接口控制电路。
具体的，所述应力时长控制电路用于控制待测晶体管Q3的漏极电压应力时长，并在所述时长内实现所述双脉冲测试电路产生既定的电流；所述双脉冲测试电路用于在所述待测晶体管Q3导通时向所述待测晶体管Q3施加所述电流，测试所述待测晶体管Q3的特性；所述接口控制电路用于控制所述待测晶体管Q3漏极的连接位置。
在本实施例中，所述双脉冲测试电路包括高压电源VBUS、电容C、功率电感L、续流二极管D1和辅助晶体管Q2。
具体的，所述电容C和所述应力时长控制电路均并联在所述高压电源VBUS的两端；所述应力时长控制电路的桥臂中点连接至所述功率电感L的一端和所述接口控制电路的一端；所述功率电感L的另一端通过所述接口控制电路与所述待测晶体管Q3的漏极相连；所述续流二极管D1并联在所述功率电感L的两端；所述辅助晶体管Q2的漏极与所述功率电感L的另一端相连，所述辅助晶体管Q2和待测晶体管Q3的源极均接地，栅极均连接栅极驱动电路。
进一步的，所述续流二极管D1的负极连接所述应力时长控制电路的桥臂中点，正极连接所述辅助晶体管Q2。
在本实施例中，所述应力时长控制电路包括第一晶体管Q4和第二晶体管Q5。
具体的，所述第一晶体管Q4的漏极连接至所述高压电源VBUS的正极；所述第一晶体管Q4的源极和第二晶体管Q5的漏极相连；所述功率电感L的一端和所述接口控制电路的一端均连接至所述第一晶体管Q4的源极与所述第二晶体管Q5的漏极的连接处；所述第二晶体管Q5的源极连接至所述高压电源VBUS的负极；所述第一晶体管Q4和第二晶体管Q5的栅极均连接栅极驱动电路。其中，第一晶体管Q4和第二晶体管Q5形成一半桥结构，桥臂中点为第一晶体管Q4和第二晶体管Q5的连接处。
在本实施例中，所述接口控制电路包括第三晶体管Q1和肖特基二极管D2。
具体的，所述第三晶体管Q1的漏极连接至所述第一晶体管Q4的源极与第二晶体管Q5的漏极的连接处；所述第三晶体管Q1的源极与所述肖特基二极管D2的负极相连，并与所述待测晶体管Q3的漏极相连；所述第三晶体管Q1的栅极连接栅极驱动电路；所述肖特基二极管D2的正极与所述功率电感L的另一端相连。
此外，如图2所示，本实施例还提出一种纳秒量级延时的功率器件测试方法，使用如上述所述的纳秒量级延时的功率器件测试电路，包括：
S1、通过应力时长控制电路控制待测晶体管Q3的漏极电压应力时长，并在所述时长内实现双脉冲测试电路产生既定的电流；
S2、在所述待测晶体管Q3导通时向所述待测晶体管Q3施加所述电流，测试所述待测晶体管Q3的特性。
在本实施例中，首先在不同时间段，控制双脉冲测试电路、应力时长控制电路和接口控制电路中各个晶体管不同时的关断或导通；其次，监测不同时间段内待测晶体管Q3的漏极应力情况；然后，在指定时间段内对所述待测晶体管Q3进行测试，得到所述待测晶体管Q3的晶体管特性情况。
由于在现有技术中，例如，可如图3所示的传统的双脉冲电路结构示意图，由图3中高压电源VDD、电容C、功率电感L、续流二极管D、待测晶体管Q组成。图3中两条曲线，标注了阶段（2）（3）（4）时电流路径。阶段（2）时，待测晶体管Q导通，电容C上电压经待测晶体管Q给功率电感L充电，功率电感L电流逐渐上升，当电流达到期望值时，关断待测晶体管Q。此时进入阶段（3），因功率电感L上电流不能突变，功率电感L上电流经续流二极管D进行续流。一段时间后（例如，约1~10μs），待测晶体管Q开启，进入阶段（4）。电容C上电压经待测晶体管Q给功率电感L充电，功率电感L电流逐渐上升。阶段（4）为测量阶段，用于分析待测晶体管Q在特定电压、电流水平下开关特性及导通电阻变化情况。
又结合图4所示，图4是传统双脉冲电路中待测晶体管Q的栅极电压VGS、漏极电压VDS、漏极电流IDS。阶段（2）（4）时，晶体管Q导通，功率电感L上电流逐渐增大。阶段（1）（3）待测晶体管Q关断，待测晶体管Q漏极电压为高压源电压VDD。一般来说，阶段（1）的时长不可控，因此待测晶体管Q漏极承受高压源电压VDD的时长是未知的。另外，如图5所示，图5是氮化镓晶体管受到不同时长的漏极电压应力后导通电阻变化示意图。实验采用控制变量法，在传统双脉冲电路中固定待测晶体管Q的栅极驱动电压为6V，待测晶体管Q的负载电流为4A。数据显示，待测晶体管Q承受不同时间的漏极应力时间时，其导通电阻不同。因此，为了提高评估待测晶体管Q开关特性和导通电阻的准确性，亟需控制待测晶体管漏极应力时间和缩短测试延时时间。
在一具体的实施例中，所述通过应力时长控制电路控制待测晶体管Q3的漏极电压应力时长，具体包括：测试不同时间段内的待测晶体管Q3的晶体管特性，如图6所示，在初始时间段0~t1，关断所述应力时长控制电路中的第一晶体管Q4、所述双脉冲测试电路中的辅助晶体管Q2和所述待测晶体管Q3，并将所述应力时长控制电路中的第二晶体管Q5和所述接口控制电路中的第三晶体管Q1导通，使得所述待测晶体管Q3漏极电压为0V；如图7所示，在时间段t1~t2，依次关断第二晶体管Q5，导通第一晶体管Q4，使得所述待测晶体管Q3漏极开始承受高压电源VBUS的电压应力VDD。（此时，待测晶体管Q3漏极承受的电压应力VDD来自高压电源VBUS）
进一步的，所述在所述时长内实现双脉冲测试电路产生既定的电流，具体包括：如图8所示，在时间段t2~t3，将所述辅助晶体管Q2导通，使得高压电源VBUS经过所述辅助晶体管Q2给功率电感L充电；并根据所述纳秒量级延时的功率器件测试电路中的参数信息和L×di/dt=VDD，得到所述时间段t2~t3的时长（此时，待测晶体管Q3漏极承受的电压应力VDD来自高压电源VBUS）。其中，di/dt为电流随时间变化的速率，L为功率电感L的电感数值，VDD为电压应力（即母线电压数值）。在时间段t3~t5中，所述辅助晶体管Q2关断，在时间段t4~t5中，所述第三晶体管Q1关断，使得所述功率电感L通过续流二极管D1续流，并维持所述待测晶体管Q3的漏极电压应力。
具体的，在时间段t3~t4（如图9所示）和时间段t4~t5（如图10所示）中，分别依次按先后顺序将辅助晶体管Q2和第三晶体管Q1进行关断，使得所述功率电感L通过续流二极管D1续流。
在本实施例中，所述在所述待测晶体管Q3导通时向所述待测晶体管Q3施加所述电流，测试所述待测晶体管Q3的特性包括：在t5时刻，所述待测晶体管Q3经受高压电源VBUS和电流应力；记录此时信号波形，获得所述待测晶体管Q3硬开关时特性。其中，在时间段t3~t4，即图9中，待测晶体管Q3漏极承受的电压应力VDD来自高压电源VBUS。在时间段t4~t5，即图10中待测晶体管Q3经受高压电源VBUS和来自功率电感L的电流应力。
进一步的，所述在所述待测晶体管Q3导通时向所述待测晶体管Q3施加所述电流，测试所述待测晶体管Q3的特性还包括：如图11所示，在时间段t5~t6中，将所述待测晶体管Q3导通，所述高压电源VBUS经过所述待测晶体管Q3给所述功率电感L充电，直到t6时刻，关断所述待测晶体管Q3，观测t5到t6期间所述待测晶体管Q3的漏极电压和负载电流，得到所述待测晶体管Q3的导通电阻；如图12所示，在时间段t6~t7中，再关断所述待测晶体管Q3；如图13所示，在时间段t7~t8中，关断第一晶体管Q4，并将第二晶体管Q5导通。其中，t8>t7>t6>t5>t4>t3>t2>t1。
此外，图6-图13中的电压使用虚线结合弧线表示，电流使用实线结合弧线表示，导通的晶体管使用实线表示、关断的晶体管使用虚线表示。
在一具体示例中，如图14所示的5个晶体管的栅极控制信号波形。在初始时间段0~t1，VGS，Q5=5V，VGS，Q4=0V，目的在于使待测晶体管Q3的漏极电压应力为0V。t1时刻，VGS，Q5降低至0V，较短的死区时间（例如50ns）后VGS，Q4升高至5V。此时刻开始，待测晶体管Q3的漏极开始受到来自高压电源VBUS的电压应力。t2时刻VGS，Q2=5V，t3时刻VGS，Q2=0V，t2到t3时刻辅助晶体管Q2导通，母线电压（即高压电源VBUS）经辅助晶体管Q2给功率电感L充电。根据本实施例整体电路中母线电压数值、电感数值及实验设计的目标电流，以及根据公式L×di/dt=VDD，可以得到t2到t3的时长。
另外，在时间段t3~t4和时间段t4~t5中，t3到t5时刻的辅助晶体管Q2和待测晶体管Q3均处于关断状态，功率电感L主要通过续流二极管D1续流。根据功率电感L、续流二极管D1的选型及电路中寄生参数的不同，续流期间电流可以维持1μs到1s而保持电流几乎不减小。一般续流二极管D1续流时间一般为1到10μs，而本实施例中的续流二极管D1续流时间为2μs。
进一步的，t5时刻VGS，Q3=5V，此时待测晶体管Q3同时经受电压应力VDD和电流应力，此时开关为硬开启过程。记录此时信号波形，可得到待测晶体管Q3硬开关时特性。待测晶体管Q3开启后，母线电压经待测晶体管Q3给功率电感L充电。直到t6时刻，VGS,Q3=0V，此时待测晶体管Q3关闭，完成一组测试。观测t5到t6期间的待测晶体管Q3的漏极电压和负载电流，可得到待测晶体管Q3的导通电阻。
在本发明实施例中，在待测晶体管Q3的漏极承受电压应力期间，就可以给功率电感L进行充电，无需等待额外的充电时间，当达到预定的漏极电压应力时长时，即可进行测试。而如图4中传统的双脉冲电路结构示意图所示，将待测晶体管Q的漏极的电压应力升到既定电压应力值，结合图3所示，需要给功率电感L充电到目标电流水平时，待测晶体管Q处于导通状态，其漏源两端压降较低，此时待测晶体管Q漏极不再承受高压应力。为测试待测晶体管Q在某较高漏极电压和某负载电流时“硬开关”特性，还需要关断待测晶体管Q使其漏极承受较高漏极电压。随后第二次开启待测晶体管Q，此时测试可得到待测晶体管Q“硬开关”特性。然而测试过程中，待测晶体管Q经历了第一次开通给负载电感充电、第一次关断以升高其漏极电压的过程，这带来较长的延时时间，导致无法迅速评估待测晶体管Q的退化状态。
其中，硬开关指的是：晶体管开通时，晶体管漏源电流的上升和漏源电压的下降同时进行；晶体管关断时，晶体管漏源电流的下降和漏源电压的上升同时进行。
另外，本实施例还可以在待测晶体管Q3的漏极添加钳位电路以提高待测晶体管Q3导通时的漏极电压精度。
此外，t7时刻使VGS,Q4=0V，短暂的死区时间（例如，死区时间为10ns~1μs）后VGS,Q5=5V。至此完成一组测试。本实施例中整个电路重点在于精密控制待测晶体管Q3的漏极所受电压应力时间，并迅速切换到监测状态。为达成这一目的，在t4时刻之前，第三晶体管Q1为导通状态，待测晶体管Q3的漏极经第三晶体管Q1和第一晶体管Q4连接到母线电压。t4时刻，第三晶体管Q1关断，待测晶体管Q3漏极经肖特基二极管D2、功率电感L，第一晶体管Q4连接到母线电压。本实施例需保证第三晶体管Q1关断的时刻t4介于t3、t5之间即可。本实施例可使用DSP控制芯片结合栅极驱动电路控制所有晶体管的开关，且所有晶体管开关时间小于0.1μs，小于t3和t5之间的2μs。其中，时间段t7~t8为死区过程，且死区时间很短。
更为具体的，如图15所示，t1时刻，依次完成了VGS,Q5降低至0V及VGS,Q4升高至5V的过程，此时刻起，待测晶体管Q3漏极开始承受高压电源VBUS的电压应力VDD。t2到t3时刻，辅助晶体管Q2导通，母线电压经辅助晶体管Q2给功率电感L充电，功率电感L上电流逐渐增大直到预期设计的电流值。t5时刻，待测晶体管Q3开启，监测此时刻波形可以得到待测晶体管Q3在特定漏极电压应力VDD、特定电流和特定漏极应力时间后的开关特性。另外，可根据t5到t6之间的波形数据，分析待测晶体管Q3导通时的导通电阻变化情况。t2到t3之间的时间由母线电压数值、电感数值及实验设计的目标电流，根据公式L×di/dt=VDD计算得出。其中，t1到t2之间的时间可根据实际需求自行设置（例如，1μs到若干小时）。
在本实施方式中，通过应力时长控制电路控制待测晶体管Q3的漏极电压应力时长，并在所述时长内实现双脉冲测试电路产生既定的电流；以及在所述待测晶体管Q3导通时向所述待测晶体管Q3施加所述电流，测试所述待测晶体管Q3的特性。即在不同时间段，控制双脉冲测试电路、应力时长控制电路和接口控制电路中各个晶体管不同时的关断或导通；监测不同时间段内待测晶体管Q3的漏极应力情况；在指定时间段内对待测晶体管Q3进行测试，得到待测晶体管Q3的晶体管特性情况。功率电感L在充电时，功率电感L通过辅助晶体管Q2直接连接至高压电源VBUS，从而不影响待测晶体管Q3的漏极应力；并且待测晶体管Q3在第三晶体管Q1导通下能够与高压电源VBUS连接，使得待测晶体管Q3承受的电压应力VDD能够直接来自高压电源VBUS，从而待测晶体管Q3漏极电压应力时长与功率电感L充电时间互不影响，不存在功率电感L充电时出现待测晶体管Q3漏源两端压降较低的现象。综上，本实施例能够在实现功率电感L充电的同时，不影响待测晶体管Q3的漏极电压应力。
综上所述，本发明提出的一种纳秒量级延时的功率器件测试电路及方法，具有如下优势：
通过双脉冲测试电路，应力时长控制电路和接口控制电路的设置；以及应力时长控制电路用于控制待测晶体管Q3的漏极电压应力时长，并在时长内实现双脉冲测试电路产生既定的电流；双脉冲测试电路用于在待测晶体管Q3导通时向待测晶体管Q3施加电流，测试待测晶体管Q3的特性；接口控制电路用于控制待测晶体管Q3漏极的连接位置。本发明能够在任意设定的待测晶体管Q3的漏极电压应力时长内，产生既定的电流，从而进行测试时无需等待额外的充电时间，当达到预定的漏极电压应力时长时，即可进行测试，测试的延时仅涉及待测晶体管Q3开关的时间，约几纳秒~几十纳秒，由此，本发明能够在任意漏极电压应力时长、漏极电压应力和负载电流下迅速检测待测晶体管的开关特性和导通电阻等状态。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (7)
1.一种纳秒量级延时的功率器件测试电路，其特征在于，包括：双脉冲测试电路，应力时长控制电路和接口控制电路；
所述应力时长控制电路用于控制待测晶体管的漏极电压应力时长，并在所述时长内实现所述双脉冲测试电路产生既定的电流；
所述双脉冲测试电路用于在所述待测晶体管导通时向所述待测晶体管施加所述电流，测试所述待测晶体管的特性；
所述接口控制电路用于控制所述待测晶体管漏极的连接位置；
所述双脉冲测试电路包括高压电源、电容、功率电感、续流二极管和辅助晶体管；
所述电容和所述应力时长控制电路均并联在所述高压电源的两端；所述应力时长控制电路的桥臂中点连接至所述功率电感的一端和所述接口控制电路的一端；
所述功率电感的另一端通过所述接口控制电路与所述待测晶体管的漏极相连；
所述续流二极管并联在所述功率电感的两端；
所述辅助晶体管的漏极与所述功率电感的另一端相连，所述辅助晶体管和待测晶体管的源极均接地，栅极均连接栅极驱动电路；
所述应力时长控制电路包括第一晶体管和第二晶体管；
所述第一晶体管的漏极连接至所述高压电源的正极；所述第一晶体管的源极和所述第二晶体管的漏极相连；所述功率电感的一端和所述接口控制电路的一端均连接至所述第一晶体管的源极与第二晶体管的漏极的连接处；所述第二晶体管的源极连接至所述高压电源的负极；所述第一晶体管和第二晶体管的栅极均连接栅极驱动电路；
测试不同时间段内的待测晶体管的特性，在初始时间段0~t1，关断所述应力时长控制电路中的第一晶体管、所述双脉冲测试电路中的辅助晶体管和所述待测晶体管，并将所述应力时长控制电路中的第二晶体管和接口控制电路中的第三晶体管导通，使得所述待测晶体管漏极电压为0V；在时间段t1~t2，依次关断第二晶体管，导通第一晶体管，使得所述待测晶体管漏极开始承受高压电源的电压应力。
2.如权利要求1所述的纳秒量级延时的功率器件测试电路，其特征在于，所述续流二极管的负极连接所述应力时长控制电路的桥臂中点，正极连接所述辅助晶体管。
3.如权利要求1所述的纳秒量级延时的功率器件测试电路，其特征在于，所述接口控制电路包括第三晶体管和肖特基二极管；
所述第三晶体管的漏极连接至所述第一晶体管的源极与第二晶体管的漏极的连接处；所述第三晶体管的源极与所述肖特基二极管的负极相连，并与所述待测晶体管的漏极相连；所述第三晶体管的栅极连接栅极驱动电路；所述肖特基二极管的正极与所述功率电感的另一端相连。
4.一种纳秒量级延时的功率器件测试方法，使用如权利要求1-3中任一所述的纳秒量级延时的功率器件测试电路，其特征在于，包括：
通过应力时长控制电路控制待测晶体管的漏极电压应力时长，并在所述时长内实现双脉冲测试电路产生既定的电流；
在所述待测晶体管导通时向所述待测晶体管施加所述电流，测试所述待测晶体管的特性。
5.如权利要求4所述的纳秒量级延时的功率器件测试方法，其特征在于，所述在所述时长内实现双脉冲测试电路产生既定的电流，具体包括：在时间段t2~t3，辅助晶体管导通，使得高压电源经过所述辅助晶体管给功率电感充电；并根据所述纳秒量级延时的功率器件测试电路中的参数信息和L×di/dt=VDD，得到所述时间段t2~t3的时长，其中，di/dt为电流随时间变化的速率，L为功率电感的电感数值，VDD为电压应力；
在时间段t3~t5中，所述辅助晶体管关断，在时间段t4~t5中，第三晶体管关断，使得所述功率电感通过续流二极管续流，并维持所述待测晶体管的漏极电压应力。
6.如权利要求5所述的纳秒量级延时的功率器件测试方法，其特征在于，所述在所述待测晶体管导通时向所述待测晶体管施加所述电流，测试所述待测晶体管的特性包括：在t5时刻，所述待测晶体管经受高压电源和电流应力；记录此时信号波形，获得所述待测晶体管硬开关时特性。
7.如权利要求6所述的纳秒量级延时的功率器件测试方法，其特征在于，所述在所述待测晶体管导通时向所述待测晶体管施加所述电流，测试所述待测晶体管的特性还包括：在时间段t5~t6中，将所述待测晶体管导通，所述高压电源经过所述待测晶体管给所述功率电感充电，直到t6时刻，关断所述待测晶体管，观测t5到t6期间所述待测晶体管的漏极电压和负载电流，得到所述待测晶体管的导通电阻；在时间段t6~t7中，关断所述待测晶体管；在时间段t7~t8中，关断第一晶体管，并将第二晶体管导通。
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