CN116879701A - 一种氮化镓晶体管动态导通电阻测试电路及测试方法 - Google Patents

Abstract

本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路及测试方法，涉及半导体技术领域，以解决目前的测试方法，存在测试环境一致性较低，测试结果的客观性和准确性较差的问题。该电路包括：第一电路，第一电路包括氮化镓晶体管；第二电路，第二电路包括氮化镓晶体管；电路切换单元，电路切换单元与第一电路和第二电路电连接，用于根据电路切换单元的切换状态形成对应的测试电路，在第一切换状态下，电路切换单元用于与第一电路电连接形成第一测试电路，在第二切换状态下，电路切换单元用于与第一电路和第二电路电连接形成第二测试电路，第一测试电路与第二测试电路用于测试氮化镓晶体管的动态导通电阻。

Description

一种氮化镓晶体管动态导通电阻测试电路及测试方法

技术领域

本申请实施例涉及半导体技术领域，尤其涉及一种氮化镓晶体管动态导通电阻测试电路及测试方法。

背景技术

随着半导体技术的不断发展，半导体器件逐渐被应用到各种电子产品中。氮化镓材料具有禁带宽度大、电子迁移率高、临界击穿电场高、电子饱和漂移速度快等特点，由其制备的氮化镓高电子迁移率晶体管现已被广泛应用。但在开关过程中的氮化镓晶体管的动态导通电阻会随使用时长逐渐增加，进而会造成氮化镓晶体管的传导损耗，导致氮化镓晶体管发热，影响氮化镓晶体管的电学性能。

因此，需要对氮化镓晶体管的动态导通电阻进行测试，以便于根据氮化镓晶体管的动态导通电阻对电路进行调整，提高氮化镓晶体管的电学性能。但是，目前的氮化镓晶体管动态导通电阻测试方法，在基于不同变量进行测试的情况下，测试环境的一致性难以得到保障，使得外部环境对测试结果造成干扰，从而影响测试结果的客观性和准确性。

发明内容

本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路及测试方法，涉及半导体领域，以解决目前的测试方法，存在测试环境一致性较低，测试结果的客观性和准确性较差的问题。

本申请实施例的第一方面，提供一种氮化镓晶体管动态导通电阻测试电路，包括：

第一电路，所述第一电路包括氮化镓晶体管；

第二电路，所述第二电路包括氮化镓晶体管；

电路切换单元，所述电路切换单元与所述第一电路和所述第二电路电连接，用于根据所述电路切换单元的切换状态形成对应的测试电路，其中，在所述电路切换单元处于第一切换状态的情况下，所述电路切换单元用于与所述第一电路电连接，以形成第一测试电路，在所述电路切换单元处于第二切换状态的情况下，所述电路切换单元用于与所述第一电路和所述第二电路电连接，以形成第二测试电路，所述第一测试电路与所述第二测试电路用于测试氮化镓晶体管的动态导通电阻。

在一些实施方式中，所述电路切换单元包括开关单元和电感，其中，所述开关单元用于控制所述电感与所述第一电路电连接，或，所述开关单元用于控制所述电感与所述第一电路和所述第二电路电连接。

在一些实施方式中，所述第一电路包括电源、第一电容、第一晶体管和第二晶体管，其中，所述第二晶体管包括氮化镓晶体管，所述第一电容与所述电源并联，所述第一晶体管和所述第二晶体管串联，所述第一电容与串联后的所述第一晶体管和所述第二晶体管并联；

所述第二电路包括第三晶体管、第四晶体管、第二电容和负载电路，其中，所述第四晶体管包括氮化镓晶体管，所述第三晶体管和所述第四晶体管串联，所述第二电容与串联后的所述第三晶体管和所述第四晶体管并联，所述负载电路与所述第二电容并联，所述第二电容的一端与所述电源的负极电连接；

所述电感的一端与所述第一晶体管的一端电连接，所述电感的另一端接入所述第三晶体管和所述第四晶体管之间。

在一些实施方式中，所述电路切换单元至少包括串联的第一电感和第二电感，其中，所述第一电感与所述第一晶体管并联，所述第二电感的一端与所述第一电感的一端电连接，所述第二电感的另一端接入所述第三晶体管和所述第四晶体管之间。

在一些实施方式中，所述开关单元包括第一开关和第二开关，所述第一开关用于控制所述电感与所述第一电路电连接，以形成所述第一测试电路，所述第二开关用于控制所述电感与所述第一电路和所述第二电路电连接，以形成所述第二测试电路，所述第一开关的一端与所述第一电感的一端电连接，所述第一开关的另一端接入所述第一晶体管与所述第二晶体管之间，所述第二开关的一端接入所述第三晶体管与所述第四晶体管之间，所述第二开关的另一端与所述第二电感的另一端电连接。

在一些实施方式中，所述第一晶体管包括氮化镓晶体管，或，肖特基二极管；

其中，在所述第一晶体管为肖特基二极管的情况下，所述第一晶体管的电流电压等级与所述第二晶体管的电流电压等级相同。

本申请实施例的第二方面，提供一种氮化镓晶体管动态导通电阻测试方法，应用于如上述第一方面中任一种所述的氮化镓晶体管动态导通电阻测试电路，所述方法包括：

控制所述氮化镓晶体管动态导通电阻测试电路的电路切换单元的切换状态，以形成对应的测试电路，其中，在所述电路切换单元处于第一切换状态的情况下，所述电路切换单元用于与所述第一电路电连接，以形成第一测试电路，在所述电路切换单元处于第二切换状态的情况下，所述电路切换单元用于与所述第一电路和所述第二电路电连接，以形成第二测试电路，所述第一测试电路与所述第二测试电路用于测试氮化镓晶体管的动态导通电阻。

在一些实施方式中，在所述第一电路包括电源、第一电容、第一晶体管和第二晶体管，所述第二晶体管包括所述氮化镓晶体管的情况下，所述方法还包括：

在所述电路切换单元处于第一切换状态的情况下，调节电源电压；

向所述第二晶体管发送第一栅极信号，其中，所述第一栅极信号用于控制所述第二晶体管导通，以控制所述电路切换单元的电感充电；

向所述第二晶体管发送第二栅极信号，其中，第一栅极信号的施加时间在所述第二栅极信号的施加时间之前；

在所述第二栅极信号的脉冲时间内，获取所述第二晶体管在导通状态下的源漏电压和漏极电流，以测试得到所述第二晶体管的第一动态导通电阻。

在一些实施方式中，在所述第二电路包括第三晶体管、第四晶体管、第二电容和负载电路，所述第二晶体管和所述第四晶体管包括氮化镓晶体管的情况下，所述方法还包括：

在所述电路切换单元处于第二切换状态的情况下，分别向所述第二晶体管和/或所述第四晶体管发送第三栅极信号，以调节所述第二晶体管和/或所述第四晶体管的栅极导通频率和占空比；

在所述第三栅极信号的施加时间内，获取所述第二晶体管和/或所述第四晶体管在导通状态下的源漏电压和漏极电流，以测试得到所述第二晶体管和/或所述第四晶体管的第二动态导通电阻。

在一些实施方式中，在所述第二晶体管和所述第四晶体管包括氮化镓晶体管的情况下，所述方法还包括：

在测试所述氮化镓晶体管的所述第二动态导通电阻前，向所述第二晶体管和所述第四晶体管发送复位信号，以调节所述第二晶体管和所述第四晶体管在关断状态下的源漏电压为0，或，调节所述第二晶体管和所述第四晶体管在关断状态下的漏极电流为0。

本申请实施例通过调节电路切换单元的切换状态，以切换电路切换单元与第一电路和第二电路的连接方式，形成不同的测试电路，以对氮化镓晶体管的动态导通电阻进行测试，使得两种测试方法集成在同一个测试电路中，两种测试电路共用部分电子器件，从而可以提高测试电路的集成程度，节约测试电路的制备成本，在切换测试电路的过程中，可以保持测试环境的一致性，进而可以提高测试结果的准确性和客观性。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的管脚连接示意图；

图2为本申请实施例提供的另一种氮化镓晶体管动态导通电阻测试电路的管脚连接示意图；

图3为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的第一测试电路的管脚连接示意图；

图4为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的第一测试电路的控制时序示意图；

图5为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的第二测试电路的管脚连接示意图；

图6为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的第二测试电路的控制时序示意图；

图7为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试方法的示意性流程图。

具体实施方式

下面将详细地对实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下实施例中描述的实施方式并不代表与本申请相一致的所有实施方式。仅是与权利要求书中所详述的、本申请的一些方面相一致的系统和方法的示例。在本申请实施例所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现，以下所描述的装置实施例仅仅是示例性的。

本申请实施例的第一方面，提供一种氮化镓晶体管动态导通电阻测试电路，包括：第一电路，第一电路包括氮化镓晶体管；第二电路，第二电路包括氮化镓晶体管；电路切换单元，电路切换单元与第一电路和第二电路电连接，用于根据电路切换单元的切换状态形成对应的测试电路，其中，在电路切换单元处于第一切换状态的情况下，电路切换单元用于与第一电路电连接，以形成第一测试电路，在电路切换单元处于第二切换状态的情况下，电路切换单元用于与第一电路和第二电路电连接，以形成第二测试电路，第一测试电路与第二测试电路用于测试氮化镓晶体管的动态导通电阻。

示例性的，图1为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的管脚连接示意图。如图1所示，氮化镓晶体管动态导通电阻测试电路包括：第一电路100，第二电路200和电路切换单元300，其中，第一电路100中包括至少一个氮化镓晶体管，第二电路200中包括至少一个氮化镓晶体管。

示例性的，第一测试电路可以为DPT(double pulse test，双脉冲测试)电路，第二测试电路可以为FSBB(four switches buck-boost，四开关升压降压)电路。其中，DPT电路用于测试关态电压应力、关态电压应力持续时间及负载电流对于氮化镓晶体管的动态导通电阻的影响，FSBB电路用于测试氮化镓晶体管的开关条件、开关频率及占空比对于动态导通电阻的影响。

通过调节电路切换单元300的切换状态，以切换电路切换单元300与第一电路100和第二电路200的连接方式，形成不同的测试电路，以对氮化镓晶体管的动态导通电阻进行测试，使得两种测试方法集成在同一个测试电路中，两种测试电路共用部分电子器件，从而可以提高测试电路的集成程度，节约测试电路的制备成本，在切换测试电路的过程中，可以保持测试环境的一致性，进而可以提高测试结果的准确性和客观性。

在一些可行的实施方式中，电路切换单元300包括开关单元和电感，其中，开关单元用于控制电感与第一电路100电连接，或，开关单元用于控制电感与第一电路100和第二电路200电连接。

示例性的，可以在图1中的连接端点1与连接端点2之间设置电感，以形成第一测试电路，可以在图1中的连接端点2与连接端点3之间设置电感，以形成第二测试电路。

示例性的，开关单元可以包括一个三通开关，用于控制电感接入第一测试电路，或，控制电感接入第二测试电路。

需要说明的是，DPT电路中的电感的连接方式与FSBB电路中的电感的连接方式不同，DPT电路中除电感外的支路均可以直接应用于FSBB电路中。因此，将DPT电路中除电感外的全部器件作为第一电路100，将电感作为电路切换单元300，将FSBB电路中的其他电子器件作为第二电路200，可以提高测试电路的集成程度。但DPT电路中的电感与FSBB电路中的电感连接方式不同，所以可以通过设置开关单元，切换电感的连接位点，从而可以在不改动测试电路连接方式的情况下，通过向开关单元施加切换信号，改变电感的连接点位，形成不同的测试电路，可以提高测试电路的便捷性，进一步可以提高两种测试电路所处测试环境的一致性，降低环境因素对测试结果的影响，提高测试结果的准确性和客观性。

在一些可行的实施方式中，第一电路100包括电源、第一电容、第一晶体管和第二晶体管，其中，第二晶体管包括氮化镓晶体管，第一电容与电源并联，第一晶体管和第二晶体管串联，第一电容与串联后的第一晶体管和第二晶体管并联；第二电路包括第三晶体管、第四晶体管、第二电容和负载电路，其中，第四晶体管包括氮化镓晶体管，第三晶体管和第四晶体管串联，第二电容与串联后的第三晶体管和第四晶体管并联，负载电路与第二电容并联，第二电容的一端与电源的负极电连接；电感的一端与第一晶体管的一端电连接，电感的另一端接入第三晶体管和第四晶体管之间。

示例性的，图2为本申请实施例提供的另一种氮化镓晶体管动态导通电阻测试电路的管脚连接示意图。如图2所示，第一电路100包括：电源E、第一电容C1、第一晶体管Q1和第二晶体管Q2，第二电路200包括：第三晶体管Q3、第四晶体管Q4、第二电容C2和负载电路R。

DPT电路中的电感的连接方式与FSBB电路中的电感的连接方式不同，DPT电路中除电感外的支路均可以直接应用于FSBB电路中。因此，将DPT电路中除电感外的全部器件作为第一电路100，将电感作为电路切换单元300，将FSBB电路中的其他电子器件作为第二电路200，可以提高测试电路的集成程度，节约测试电路的生产成本，避免出现多个功能相同的电子器件，从而可以降低控制逻辑的复杂程度。

在一些可行的实施方式中，电路切换单元300至少包括串联的第一电感和第二电感，其中，第一电感与第一晶体管Q1并联，第二电感的一端与第一电感的一端电连接，第二电感的另一端接入第三晶体管Q3和第四晶体管Q4之间。

示例性的，如图2所示，电路切换单元300包括：第一电感L1和第二电感L2。

通过设置两个电感，可以降低电路切换单元300的切换难度，提高电路切换单元300的切换效率，避免两个测试电路共用一个电感，在进行测试电路切换的过程中发生互扰，从而可以提高测试结果的准确性，提高测试电路的便捷性。

在一些可行的实施方式中，开关单元包括第一开关和第二开关，第一开关用于控制电感与第一电路100电连接，以形成第一测试电路，第二开关用于控制电感与第一电路100和第二电路200电连接，以形成第二测试电路，其中，第一开关的一端与第一电感L1的一端电连接，所述第一开关的另一端接入第一晶体管Q1与第二晶体管Q2之间，所述第二开关的一端接入第三晶体管Q3与第四晶体管Q4之间，所述第二开关的另一端与所述第二电感L2的另一端电连接。。

示例性的，如图2所示，开关单元包括：第一开关KL1和第二开关KL2。

示例性的，在第一切换状态下，第一开关KL1闭合，第二开关KL2断开，以使第一电感L1与第一晶体管Q1并联，形成DPT电路。在第二切换状态下，第一开关KL1断开，第二开关KL2闭合，以使第二电感L2的一端接入第一晶体管Q1和第二晶体管Q2之间，第二电感L2的另一端接入第三晶体管Q3和第四晶体管Q4之间，形成FSBB电路。

通过设置两个电感和两个开关，可以进一步提高测试电路的切换能力，避免在切换过程中发生串扰，影响测试结果的准确性和客观性，从而可以提高测试电路的实用性。

在一些可行的实施方式中，第一晶体管Q1包括氮化镓晶体管，或，肖特基二极管；其中，在第一晶体管Q1为肖特基二极管的情况下，第一晶体管Q1的电流电压等级与第二晶体管Q2的电流电压等级相同。

需要说明的是，在第一晶体管Q1包括氮化镓晶体管的情况下，为避免第二晶体管Q2在第一测试电路的关断过程中，出现桥式直通现象损坏器件，可以设置适当的死区时间，控制第一晶体管Q1导通，从而可以提高测试电路的安全性。而在第一晶体管Q1包括与第二晶体管Q2的电流电压等级相同的肖特基二极管的情况下，则不需要控制第一晶体管Q1导通。

本申请实施例的第二方面，提供一种氮化镓晶体管动态导通电阻测试方法，应用于如上述第一方面中任一种的氮化镓晶体管动态导通电阻测试电路，方法包括：

步骤S110、控制氮化镓晶体管动态导通电阻测试电路的电路切换单元300的切换状态，以形成对应的测试电路，其中，在电路切换单元300处于第一切换状态的情况下，电路切换单元300用于与第一电路100电连接，以形成第一测试电路，在电路切换单元300处于第二切换状态的情况下，电路切换单元300用于与第一电路100和第二电路200电连接，以形成第二测试电路，第一测试电路与第二测试电路用于测试氮化镓晶体管的动态导通电阻。

通过调节电路切换单元300的切换状态，以切换电路切换单元300与第一电路100和第二电路200的连接方式，形成不同的测试电路，以对氮化镓晶体管的动态导通电阻进行测试，使得两种测试方法集成在同一个测试电路中，两种测试电路共用部分电子器件，从而可以提高测试电路的集成程度，节约测试电路的制备成本，在切换测试电路的过程中，可以保持测试环境的一致性，进而可以提高测试结果的准确性和客观性。

在一些可行的实施方式中，在第一电路100包括电源E、第一电容C1、第一晶体管Q1和第二晶体管Q2，第二晶体管Q2包括氮化镓晶体管的情况下，方法还包括：在电路切换单元300处于第一切换状态的情况下，调节电源E电压；向第二晶体管Q2发送第一栅极信号，其中，第一栅极信号用于控制第二晶体管Q2导通，以控制电路切换单元300的电感充电；向第二晶体管Q2发送第二栅极信号，其中，第一栅极信号的施加时间在第二栅极信号的施加时间之前；在第二栅极信号的脉冲时间内，获取第二晶体管Q2在导通状态下的源漏电压和漏极电流，以测试得到第二晶体管Q2的第一动态导通电阻。

示例性的，图3为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的第一测试电路的管脚连接示意图。如图3所示，在第一切换状态下，测试电路可以等效为第一测试电路，其中，第一测试电路包括：电源E、第一电感L1、第一晶体管Q1、第二晶体管Q2和第一电容C1，其中，第一晶体管Q1和第二晶体管Q2均为氮化镓晶体管。

示例性的，图3为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的第一测试电路的控制时序示意图。如图4所示，第一次测试电路的控制时序可以分为三个阶段，第一阶段为t10～t11,为电感电流建流阶段；第二阶段为t11～t12，为电感电流续流阶段；第三阶段为t12～t13，为第二晶体管Q2导通测试阶段。在第一阶段内，第二晶体管Q2第一个驱动脉冲高电平信号在t10时刻经过驱动电路到达第二晶体管Q2的栅极，第二晶体管Q2导通；第一晶体管Q1处于关断状态。此阶段是直流母线电压Vdc通过第二晶体管Q2给第一电感L1充电的过程，且第一电感L1电流的大小和时间以及直流母线电压呈正相关关系，和电感值呈负相关关系。其中，可以通过：

计算得出电感电流的大小。其中，Vdc为电源电压，L1为第一电感L1的电感值，t11-t10为t11时刻与t10时刻之间间隔的时长，iL为电感电流。该阶段可以通过改变t10与t11之间的时间长短通过改变电感电流，改变负载电流，从而可以便于测试动态导通电阻。

在第二阶段内，第二晶体管Q2第一个驱动脉冲高电平信号在t11时刻截止，低电平信号经过驱动电路到达第二晶体管Q2的栅极，第二晶体管Q2关断；t11时刻经过一小段死区时间后，第一晶体管Q1第一个驱动脉冲高电平信号经过驱动电路到达第一晶体管Q1的栅极，第一晶体管Q1导通；此阶段为电感电流续流阶段，理想状态下电感电流的大小基本不变。该阶段可以通过改变t11～t12之间的时间长短通过改变光态电压应力持续时间，改变动态导通电阻测试变量，从而可以便于测试动态导通电阻。

在第三阶段内第一晶体管Q1第一个驱动脉冲高电平信号在t12时刻截止，低电平信号经过驱动电路到达第一晶体管Q1的栅极，第一晶体管Q1关断；t12时刻经过一小段死区时间后，第二晶体管Q2第二个驱动脉冲高电平信号经过驱动电路到达第二晶体管Q2的栅极，第二晶体管Q2导通。该阶段为测试动态导通电阻的关键阶段，从第二晶体管Q2导通时刻t12开始到关断时刻t13结束，用于获取第二晶体管Q2通态电压波形，并记录其通态电压值Vds，同时获取该阶段的漏极电流Id，将测试到的通态电压值与漏极电流值相比，从而求得动态导通电阻值Rdson,计算方法如公式(3)所示：

通过上述控制时序可以在不同阶段内控制分别控制不同变量，可以节约测试时间，提高测试方法的全面性和准确性，提高测试结果的有效性和实用性。

在一些可行的实施方式中，在第二电路200包括第三晶体管Q3、第四晶体管Q4、第二电容C2和负载电路R，第二晶体管Q2和第四晶体管Q4包括氮化镓晶体管的情况下，方法还包括：在电路切换单元300处于第二切换状态的情况下，分别向第二晶体管Q2和/或第四晶体管Q4发送第三栅极信号，以调节第二晶体管Q2和/或第四晶体管Q4的栅极导通频率和占空比；在第三栅极信号Q3的施加时间内，获取第二晶体管Q2和/或第四晶体管Q4在导通状态下的源漏电压和漏极电流，以测试得到第二晶体管Q2和/或第四晶体管Q4的第二动态导通电阻。

示例性的，图5为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的第二测试电路的管脚连接示意图。如图5所示，在第二切换状态下，测试电路可以等效为第二测试电路，其中，第二测试电路包括：电源E、第二电感L2、第一晶体管Q1、第二晶体管Q2第三晶体管Q3、第四晶体管Q4、第一电容C1、第二电容C2和负载电路R其中，第二晶体管Q2和第四晶体管Q4均为氮化镓晶体管。

示例性的，图6为本申请实施例提供的一种氮化镓晶体管动态导通电阻测试电路的第二测试电路的控制时序示意图。如图6所示，第二测试电路的控制时序可以分为七个阶段。其中，在第一阶段内，第一晶体管Q1和第三晶体管Q3的高电平驱动信号在t20时刻分别到达其栅极，第一晶体管Q1、第三晶体管Q3导通，直流母线电压Vdc直接向第二电感L2传输能量，电感电流逐渐增大，到达t21时刻电感电流大小可以通过：

确定，其中，Vdc为电源电压，L2为第二电感L2的电感值，t21-t20为t20时刻至t21时刻之间的时长。第三晶体管Q3在t21时刻关断，第一晶体管Q1继续保持导通状态。

在第二阶段内，为第三晶体管Q3和第四晶体管Q4的死区时间，此时第二电感L2与第三晶体管Q3、第四晶体管Q4漏源极两端的结电容Cds发生谐振，第四晶体管Q4漏源极两端的结电容放电，第三晶体管Q3漏源极两端的结电容充电，电感电流值出现了小幅下降，当第四晶体管Q4漏源极两端的电压Vds降至零时，也即达到t22时刻第四晶体管Q4导通，使得第四晶体管Q4形成ZVS(zero voltage switching，零电压开关)开通。

在第三阶段内，第四晶体管Q4在t22时刻导通，第一晶体管Q1处于导通状态，该阶段直流母线电压Vdc和第二电感L2均通过第一晶体管Q1和第四晶体管Q4给负载传输能量，电感电流下降，第一晶体管Q1在t23时刻关断，第四晶体管Q4继续保持导通状态。

在第四阶段内，与第二阶段类似，该阶段为第一晶体管Q1和第二晶体管Q2的死区时间，此时第二电感L2与第一晶体管Q1、第二晶体管Q2漏源极两端的结电容Cds发生谐振，第二晶体管Q2漏源极两端的结电容放电，第一晶体管Q1漏源极两端的结电容充电，此时电感电流值同样出现了小幅下降，当第二晶体管Q2漏源极两端的电压Vds降至零时，使得第二晶体管Q2在t24时刻形成ZVS导通。

在第五阶段内，第二晶体管Q2在t24时刻导通，第四晶体管Q4处于导通状态，该阶段第二电感L2通过第二晶体管Q2和第四晶体管Q4给负载提供能量，电感电流下降，第四晶体管Q4在t25时刻关断，第二晶体管Q2继续保持导通状态。

在第六阶段内，该阶段也与第二阶段类似，为第三晶体管Q3和第四晶体管Q4的死区时间，t26时刻第三晶体管Q3形成ZVS导通。

在第七阶段内，第三晶体管Q3在t26时刻导通，第二晶体管Q2处于导通状态，该阶段为第二电感L2通过第二晶体管Q2和第三晶体管Q3形成一个环流回路，理想状态下电感电流基本不变，第二晶体管Q2在t27时刻关断。

通过上述控制时序，可以形成对待测试的氮化镓晶体管的软开关，可以通过改变第三栅极信号中的脉冲频率和占空比，分别调整待测试的氮化镓晶体管的开关频率和占空比，从而可以进一步增加动态导通电阻测试方法的可施加变量数量，可以通过同一个测试电路对两个氮化镓晶体管进行测试，提高测试效率，节约测试时间，提高测试方法的全面性和准确性，提高测试结果的有效性和实用性。

在一些可行的实施方式中，在第二晶体管Q2和第四晶体管Q4包括氮化镓晶体管的情况下，方法还包括：在测试氮化镓晶体管的第二动态导通电阻前，向第二晶体管Q2和第四晶体管Q4发送复位信号，以调节第二晶体管Q2和第四晶体管Q4在关断状态下的源漏电压为0，或，调节第二晶体管Q2和第四晶体管Q4在关断状态下的漏极电流为0。

需要说明的是，晶体管的开关方式可以分为软开关和硬开关两种，其中，在硬开关过程中，晶体管的电压和电流波形在开通或关断的过程中可能出现重叠区，从而会导致开关损耗随开关频率提高而增加，而软开关可以通过控制晶体管的死区时间，控制晶体管的电压和电流波形在开通或关断过程中不出现重叠区，所以软开关方式下的晶体管的开关损耗更低，所以可以控制第二测试电路的开关方式为软开关。

需要说明的是，软开关可以分为ZVS开关和ZCS(zero current switching，零电流开关)。ZVS开关是指晶体管在开通前其漏源极电压已降为零，开通时刻起漏极电流缓慢上升至通态值，整个开通过程未出现电压电流重叠区；ZCS开关是指晶体管在关断前其漏极电流已降为零，关断时刻起漏源极电压缓慢上升至关断值，整个关断过程同样未出现电压电流重叠区。

示例性的，可以在测试氮化镓晶体管的第二动态导通电阻前，根据第二测试电路中各晶体管的型号，确定任意两个晶体管之间的死区时间，根据死区时间，设置复位信号，以控制其余晶体管的开通或关断状态。

通过设置复位信号，可以便于在驱动过程中，通过第二测试电路自动控制各控制阶段内的死区时间，避免出现电压重叠区或电流重叠区，降低开关方式对晶体管的损耗，提高测试结果的准确性。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种氮化镓晶体管动态导通电阻测试电路，其特征在于，包括：

第一电路，所述第一电路包括氮化镓晶体管；

第二电路，所述第二电路包括氮化镓晶体管；

电路切换单元，所述电路切换单元与所述第一电路和所述第二电路电连接，用于根据所述电路切换单元的切换状态形成对应的测试电路，其中，在所述电路切换单元处于第一切换状态的情况下，所述电路切换单元用于与所述第一电路电连接，以形成第一测试电路，在所述电路切换单元处于第二切换状态的情况下，所述电路切换单元用于与所述第一电路和所述第二电路电连接，以形成第二测试电路，所述第一测试电路与所述第二测试电路用于测试氮化镓晶体管的动态导通电阻。

2.根据权利要求1所述的氮化镓晶体管动态导通电阻测试电路，其特征在于，

所述电路切换单元包括开关单元和电感，其中，所述开关单元用于控制所述电感与所述第一电路电连接，或，所述开关单元用于控制所述电感与所述第一电路和所述第二电路电连接。

3.根据权利要求2所述的氮化镓晶体管动态导通电阻测试电路，其特征在于，

所述第一电路包括电源、第一电容、第一晶体管和第二晶体管，其中，所述第二晶体管包括氮化镓晶体管，所述第一电容与所述电源并联，所述第一晶体管和所述第二晶体管串联，所述第一电容与串联后的所述第一晶体管和所述第二晶体管并联；

所述第二电路包括第三晶体管、第四晶体管、第二电容和负载电路，其中，所述第四晶体管包括氮化镓晶体管，所述第三晶体管和所述第四晶体管串联，所述第二电容与串联后的所述第三晶体管和所述第四晶体管并联，所述负载电路与所述第二电容并联，所述第二电容的一端与所述电源的负极电连接；

所述电感的一端与所述第一晶体管的一端电连接，所述电感的另一端接入所述第三晶体管和所述第四晶体管之间。

4.根据权利要求3所述的氮化镓晶体管动态导通电阻测试电路，其特征在于，

所述电路切换单元至少包括串联的第一电感和第二电感，其中，所述第一电感与所述第一晶体管并联，所述第二电感的一端与所述第一电感的一端电连接，所述第二电感的另一端接入所述第三晶体管和所述第四晶体管之间。

5.根据权利要求4所述的氮化镓晶体管动态导通电阻测试电路，其特征在于，

所述开关单元包括第一开关和第二开关，所述第一开关用于控制所述电感与所述第一电路电连接，以形成所述第一测试电路，所述第二开关用于控制所述电感与所述第一电路和所述第二电路电连接，以形成所述第二测试电路，其中，所述第一开关的一端接入所述第一晶体管与所述第二晶体管之间，所述第一开关的另一端与所述第二电感的一端电连接，所述第二开关的一端接入所述第三晶体管与所述第四晶体管之间，所述第二开关的另一端与所述第二电感的另一端电连接。

6.根据权利要求3所述的氮化镓晶体管动态导通电阻测试电路，其特征在于，

所述第一晶体管包括氮化镓晶体管，或，肖特基二极管；

其中，在所述第一晶体管为肖特基二极管的情况下，所述第一晶体管的电流电压等级与所述第二晶体管的电流电压等级相同。

7.一种氮化镓晶体管动态导通电阻测试方法，应用于如权利要求1至6中任一项所述的氮化镓晶体管动态导通电阻测试电路，其特征在于，所述方法包括：

控制所述氮化镓晶体管动态导通电阻测试电路的电路切换单元的切换状态，以形成对应的测试电路，其中，在所述电路切换单元处于第一切换状态的情况下，所述电路切换单元用于与所述第一电路电连接，以形成第一测试电路，在所述电路切换单元处于第二切换状态的情况下，所述电路切换单元用于与所述第一电路和所述第二电路电连接，以形成第二测试电路，所述第一测试电路与所述第二测试电路用于测试氮化镓晶体管的动态导通电阻。

8.根据权利要求7所述的氮化镓晶体管动态导通电阻测试方法，其特征在于，

在所述第一电路包括电源、第一电容、第一晶体管和第二晶体管，所述第二晶体管包括所述氮化镓晶体管的情况下，所述方法还包括：

在所述电路切换单元处于第一切换状态的情况下，调节电源电压；

向所述第二晶体管发送第一栅极信号，其中，所述第一栅极信号用于控制所述第二晶体管导通，以控制所述电路切换单元的电感充电；

向所述第二晶体管发送第二栅极信号，其中，第一栅极信号的施加时间在所述第二栅极信号的施加时间之前；

在所述第二栅极信号的脉冲时间内，获取所述第二晶体管在导通状态下的源漏电压和漏极电流，以测试得到所述第二晶体管的第一动态导通电阻。

9.根据权利要求8所述的氮化镓晶体管动态导通电阻测试方法，其特征在于，在所述第二电路包括第三晶体管、第四晶体管、第二电容和负载电路，所述第二晶体管和所述第四晶体管包括氮化镓晶体管的情况下，所述方法还包括：

在所述电路切换单元处于第二切换状态的情况下，分别向所述第二晶体管和/或所述第四晶体管发送第三栅极信号，以调节所述第二晶体管和/或所述第四晶体管的栅极导通频率和占空比；

在所述第三栅极信号的施加时间内，获取所述第二晶体管和/或所述第四晶体管在导通状态下的源漏电压和漏极电流，以测试得到所述第二晶体管和/或所述第四晶体管的第二动态导通电阻。

10.根据权利要求9所述的氮化镓晶体管动态导通电阻测试方法，其特征在于，

在所述第二晶体管和所述第四晶体管包括氮化镓晶体管的情况下，所述方法还包括：

在测试所述氮化镓晶体管的所述第二动态导通电阻前，向所述第二晶体管和所述第四晶体管发送复位信号，以调节所述第二晶体管和所述第四晶体管在关断状态下的源漏电压为0，或，调节所述第二晶体管和所述第四晶体管在关断状态下的漏极电流为0。