CN117790417A - 半导体电路和器件制造方法、晶圆复合体和半导体器件 - Google Patents

半导体电路和器件制造方法、晶圆复合体和半导体器件 Download PDF

Info

Publication number
CN117790417A
CN117790417A CN202311221300.8A CN202311221300A CN117790417A CN 117790417 A CN117790417 A CN 117790417A CN 202311221300 A CN202311221300 A CN 202311221300A CN 117790417 A CN117790417 A CN 117790417A
Authority
CN
China
Prior art keywords
layer
spacer
insulator
stack
device layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311221300.8A
Other languages
English (en)
Inventor
赫尔曼·格鲁贝尔
约尔格·布施
德里克·德比
托马斯·菲舍尔
丹尼尔·波尔沃尔
马蒂亚斯·施密特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN117790417A publication Critical patent/CN117790417A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H01L21/784—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08113—Disposition the whole bonding area protruding from the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29023—Disposition the whole layer connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32238—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)

Abstract

公开了一种用于制造半导体电路的方法、用于制造半导体器件的方法、晶圆复合体和半导体器件。用于制造半导体电路的方法包括：形成包括器件层(110)和绝缘体层(120)的层堆叠(130)。器件层(110)包括电子元件(315)。绝缘体层(120)邻近器件层(110)的后表面(112)。间隔盘(190)被粘接在层堆叠(130)的与器件层(110)相对的一侧上。间隔盘(190)和层堆叠(130)形成晶圆复合体(100)。晶圆复合体(100)被分割成多个单独的半导体芯片(900)，其中，每个半导体芯片(900)都包括层堆叠(130)的一部分和间隔盘(190)的一部分。

Description

半导体电路和器件制造方法、晶圆复合体和半导体器件
技术领域
本公开内容的示例涉及制造半导体电路的方法，特别是SOI器件。本公开内容还涉及包括半导体晶圆的晶圆复合体和半导体器件。
背景技术
越来越薄的硅器件的发展趋势部分是由于需要减少半导体主体中的寄生效应和节省昂贵的半导体材料。所涉及的技术之一是绝缘体上硅(SOI)技术，该技术涉及在层状硅-绝缘体-硅衬底或层状硅-绝缘体衬底中制造硅半导体器件。基于SOI的器件不同于由没有绝缘体基底的硅层制成的传统器件，这是因为有源半导体层位于电绝缘体(通常是二氧化硅)之上。较薄的半导体层可以降低寄生电容和要生长的晶体半导体材料的量。
在半导体器件，尤其是薄半导体器件的制造中，一直需要更高的生产率和产量。
发明内容
本公开内容的实施方式涉及制造半导体器件的方法。形成包括器件层和绝缘体层的层堆叠。器件层包括电子元件。绝缘体层邻近器件层的后表面。将间隔盘粘接在层堆叠的与器件层相对的一侧上。间隔盘和层堆叠形成晶圆复合体。将晶圆复合体分割成多个单独的半导体芯片，其中，每个半导体芯片包括层堆叠的一部分和间隔盘的一部分。
本公开内容的另一实施方式涉及制造半导体器件的另一种方法。提供了一种晶圆复合体，其中，晶圆复合体包括层堆叠、粘合带和位于粘合带的与层堆叠相对的一侧上的间隔盘。层堆叠包括至少器件层和与器件层接触的绝缘体层。电子元件形成在器件层中。粘合带位于层堆叠的与器件层相对的一侧上。将晶圆复合体切割成多个单独的半导体芯片，其中，每个半导体芯片包括层堆叠的一部分和间隔盘的一部分。
本公开内容的另一实施方式涉及制造半导体器件的另一种方法。提供了半导体芯片。半导体芯片包括器件层部分、与器件层部分的后表面接触的绝缘体层部分、形成在绝缘体层部分的与器件层部分相对的一侧上的粘合层、以及形成在粘合层的与绝缘体层部分相对的一侧上的间隔层。电子元件形成在器件层部分中。接触盘形成在器件层部分的接触侧表面上。在接触盘与器件端子之间形成电连接。
本公开内容的另一实施方式涉及晶圆复合体。层堆叠包括器件层和绝缘体层，其中，器件层包括电子元件，并且其中，绝缘体层与器件层的后表面接触。粘合带位于层堆叠的与器件层相对的一侧上。间隔盘位于粘合带的与绝缘体层相对的一侧上，其中，间隔盘和层堆叠的横向形状和尺寸相同。
本公开内容的另一实施方式涉及具有包括电子元件的器件层部分的半导体器件。接触盘形成在器件层部分的接触侧表面上。绝缘体层部分与器件层部分的后表面接触。粘合层位于绝缘体层部分的与器件层部分相对的一侧上。间隔层位于粘合层的与绝缘体层部分相对的一侧上。
本领域技术人员在阅读下面的详细描述并查看附图时将认识到附加的特征和优点。
附图说明
附图被包括以提供对实施方式的进一步理解，并且被结合在本说明书中并构成本说明书的一部分。附图示出了晶圆复合体、半导体器件和制造半导体电路的方法的实施方式，并且与说明书一起用于说明实施方式的原理。附图不是按比例绘制的，而是仅用于说明目的。如果没有另外说明，则对应的元件在不同的附图中由相同的附图标记指定。
图1A至图1C示出了在将晶圆复合体分割成多个半导体芯片之前和之后的层堆叠和包括层堆叠的晶圆复合体的示意性垂直截面图，用于说明根据实施方式的制造具有间隔层的半导体电路的方法。
图2A至图2D示出了在施加衬底载体之前和移除衬底载体之后的层堆叠和包括层堆叠的晶圆复合体的示意性垂直截面图，用于说明根据使用衬底载体的实施方式的制造具有间隔层的半导体电路的方法。
图3A至图3D示出了在施加衬底载体之前和移除衬底载体之后的包括另一半导体层的层堆叠和包括层堆叠的晶圆复合体的示意性垂直截面图，用于说明根据另一实施方式的制造具有间隔层的半导体电路的方法。
图4A至图4B示出了在将间隔盘附接至层堆叠之前和之后的层堆叠和间隔盘的示意性垂直截面图，用于说明根据使用用于将间隔层附接至层堆叠的压缩力的实施方式的制造具有间隔层的半导体电路的方法。
图5A至图5C示出了在封装之前、期间和之后具有间隔层的半导体芯片和半导体器件的示意性垂直截面图，用于说明根据另一实施方式的制造具有间隔层的半导体电路的方法。
图6示出了根据另一实施方式的具有间隔层的半导体器件的示意性垂直截面图。
具体实施方式
在下面的详细描述中，参照构成详细描述的一部分的附图，并且在附图中通过图示的方式示出了可以实践晶圆复合体、半导体器件和制造半导体器件的方法的具体实施方式。应当理解，在不脱离本公开内容的范围的情况下，可以利用其他实施方式，并且可以进行结构或逻辑改变。例如，针对一个实施方式示出或描述的特征可以用在其他实施方式上或与其他实施方式结合使用以得到又一实施方式。本公开内容旨在包括这样的修改和变型。使用特定语言来描述示例，这不应被解释为限制所附权利要求的范围。
术语“具有”、“含有”、“包括”、“包含”等是开放式的，并且这些术语指示所陈述的结构、元件或特征的存在，但不排除附加元件或特征的存在。除非上下文另外明确指出，否则冠词“一”、“一个”和“该”旨在包括复数和单数。
术语“电连接”描述电连接元件之间的永久性低电阻欧姆连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体材料的低电阻连接。
针对物理尺寸给定的范围包括边界值。例如，参数y从a到b的范围读作a≤y≤b。这同样适用于具有一个边界值如“至多”和“至少”的范围。
术语“在......上”不应被解释为仅意指“直接在......上”。而是，如果一个元件位于另一元件“上”(例如，某一层位于另一层“上”或者在衬底“上”)，则另外的部件(例如，另外的层)可以位于两个元件之间(例如，如果某一层在衬底“上”，则另外的层可以位于该层与所述衬底之间)。
在层和层状结构的上下文中，介词“相对”用于表示层的相对主要表面上的布置。例如，形成在水平层X的与水平层B相对的一侧上的水平层A在垂直方向上通过层X与层B分开。
根据本公开内容的制造半导体器件的方法可以包括形成包括器件层和绝缘体层的层堆叠。器件层包括电子元件。绝缘体层邻近器件层的后表面。将间隔盘粘合(粘接)在层堆叠的与器件层相对的一侧上，其中，间隔盘和层堆叠形成晶圆复合体。将晶圆复合体分割成多个单独的半导体芯片(管芯)，其中，每个半导体芯片包括层堆叠的一部分和间隔盘的一部分。
器件层基于单晶半导体材料，并且包括形成电子元件的半导体部分的掺杂区域。半导体材料可以是诸如硅或锗的元素半导体或化合物半导体，例如IV/IV化合物半导体诸如硅锗SiGe或碳化硅SiC，或III/V化合物半导体诸如砷化镓GaAs或氮化镓GaN。器件层可以包括其他材料，例如绝缘体材料，诸如氧化硅、氮化硅和/或掺杂或未掺杂的玻璃，和/或高导电性材料，诸如掺杂的多晶硅、元素金属、金属化合物和/或金属合金。电子元件可以包括半导体元件，诸如二极管、双极结型晶体管(BJT)、绝缘栅极场效应晶体管(IGFET)、结型场效应晶体管(JFET)和/或绝缘栅极双极晶体管(IGBTs)。例如，电子元件可以是栅极驱动器电路、功率因数校正电路、电机控制电路、无线充电电路、高频开关和/或逻辑电路的元件。
器件层在水平面上具有基本平面的前表面(器件层前表面)，其中，电子元件的至少一些掺杂区域从前表面延伸至器件层，以及与器件层前表面相对的基本平面的后表面(器件层后表面)。器件层前表面的法线定义了垂直方向。
器件层前表面和器件层后表面至少彼此近似平行，使得器件层前表面与器件层后表面之间的器件层厚度均匀。
绝缘体层可以是均匀层或包括两个或更多个不同组成和/或内部结构的子层的层堆叠。例如，绝缘体层可以包括热生长的氧化硅层、沉积的氧化硅层和/或沉积的氮化硅层。绝缘体层在远离器件层的一侧具有基本平面的前表面(绝缘体层前表面)，以及朝向器件层的基本平面的后表面(绝缘体层后表面)。绝缘体层前表面和绝缘体层后表面至少彼此近似平行，使得绝缘体层前表面与绝缘体层后表面之间的绝缘体层厚度至少近似均匀。绝缘体层后表面可以与器件层后表面直接接触。
间隔盘可以是实心盘或图案盘。间隔盘的材料可以是均匀的。可替选地，间隔盘可以包括两个或更多个不同组成和/或内部结构的垂直堆叠层。例如，间隔盘可以由含金属层组成或可以包括含金属层，可以由半导体材料诸如单晶硅制成的层组成或可以包括半导体材料制成的层，或者可以由绝缘体层例如玻璃、陶瓷或树脂，例如高耐热塑料组成或可以包括绝缘体层。
间隔盘可以直接粘接至绝缘体层的与器件层相对的前表面上。可替选地，层堆叠可以包括形成在绝缘体层前表面上的另一半导体层，其中，间隔盘可以粘接至另一半导体层的与绝缘体层相对的一侧。
将间隔盘粘接至绝缘体层上可以包括将粘合剂或胶水施加至绝缘体层前表面和/或间隔盘的安装表面(间隔盘安装表面)，并使绝缘体层前表面和间隔盘安装表面与它们之间的粘合剂接触。粘合剂可以例如以液体形式或作为粘合带的组分来施加。粘合剂可以是导电的或不导电的。
间隔盘可以是导电的或绝缘的，并且除了绝缘或导电之外，间隔盘可以没有任何其他电功能。特别地，间隔盘没有有源电子元件。间隔盘可以具有与层堆叠相同的横向形状和尺寸。将间隔盘粘接至层堆叠上可以在环境温度下或仅在低于200摄氏度的稍微升高的温度下和/或仅用中等的机械力来完成，使得间隔盘可以在不使层堆叠经受临界条件的情况下被施加。
分割晶圆复合体可以包括机械锯切、激光锯切、化学蚀刻和/或沿着第一切割道和第二切割道的化学-物理蚀刻，其中，第二切割道垂直于第一切割道延伸。分割工艺将晶圆复合体切割成多个具有矩形水平横截面的基本相同的半导体芯片。
通过选择合适的间隔盘厚度，可以调节晶圆复合体的垂直膨胀(厚度)和由晶圆复合体制造的半导体芯片的厚度。特别地，基于具有相对薄的器件层和薄绝缘体层的层堆叠的晶圆复合体和半导体芯片可以被制成具有足够的厚度，以确保晶圆复合体和半导体芯片与用于半导体芯片的进一步加工的常规测试和封装装备的兼容性。
器件层的厚度可以至多为100μm，其中，层堆叠的厚度与间隔盘的厚度之和至少为100μm。
特别地，对于基于通过沉积和/或热氧化形成的绝缘体层的SOI器件，器件层可以具有小于1μm的厚度，例如小于100nm，或小于50nm，并且绝缘体层可以具有小于50μm的厚度，例如小于10μm，使得层堆叠的总厚度可以小于几微米。另一方面，许多用于组装、测试和封装的工具都是为至少100μm、200μm或500μm的晶圆厚度或芯片厚度而设计的。间隔盘便于使用常规工具进行组装、测试和包装，而无需改装(转换)。
将间隔盘粘接在层堆叠上可以包括将粘合带施加至层堆叠的与器件层相对的一侧上，其中，粘合带可以包括部分交联的树脂。
树脂不是完全交联的，而是部分交联的，以至于树脂在室温下不流动。特别地，树脂可以交联至树脂在室温下不流动的程度。
与液体粘合剂不同，粘合带上的部分交联的树脂固有地以高贴合性施加，因此粘合带两侧的间隔盘和层堆叠的安装表面彼此高度平行而几乎不费力，这改善了与现有组装、测试和包装工具的兼容性。
将间隔盘粘接在层堆叠上还可以包括将间隔层附接至粘合带的与层堆叠相对的一侧上的粘合带。
可以首先将粘合带施加至层堆叠上，然后在与层堆叠相对的一侧上将间隔盘附接至粘合带。可替选地，可以首先将间隔盘附接至粘合带上，然后可以在与间隔盘相对的一侧上将层堆叠施加至粘合带。可替选地，间隔盘和层堆叠可以同时附接至粘合带的相对侧上。
将粘合带施加在层堆叠和/或间隔盘上可以使用经过验证和测试的晶圆层压工艺，例如用于施加管芯附接箔片，其中，制备可以具有晶圆复合体横向尺寸的预制箔片并将其接合至层堆叠上。
将间隔盘粘接至绝缘体层上还可以包括在绝缘体层上施加粘合带之后，以及在将间隔盘附接至粘合带之后，固化部分交联的树脂。
固化后，最初仅部分交联的树脂交联至比以前更高的程度。例如，固化后，树脂可以完全交联或至少80％交联。固化可以包括在粘合剂类型上施加或不施加压缩应力的一次加热。提供加热的唯一原因是固化粘合剂。可替选地，固化是在将从晶圆复合体获得的半导体芯片封装在模具中的封装工艺结束之前，施加于晶圆复合体和/或从晶圆复合体获得的半导体芯片的另一个制造步骤或其他制造步骤的副作用。
固化部分交联的树脂可以包括在部分交联的树脂上施加压缩应力。
例如，第一接合设备可以首先将粘合带层压至层堆叠安装表面上，然后第一接合设备或第二接合设备可以将间隔盘压至粘合带的与层堆叠相对的一侧上，以生成足够的接合力。可替选地，第一接合设备可以首先将粘合带层压至间隔盘安装表面上，然后第一接合设备或第二接合设备可以将层堆叠压至粘合带的与间隔盘相对的一侧上，以生成足够的接合力。
形成层堆叠可以包括在器件层中形成电子电路之后，在器件层的后表面沉积和/或热生长绝缘体层。
该方法还可以包括在减薄器件层之前或在形成绝缘体层之前将衬底载体附接至器件层，并且在将间隔盘粘接至绝缘体层之后尽快移除衬底载体。
衬底载体可以是实心盘或图案盘。衬底载体的材料可以是均匀的。可替选地，衬底载体可以包括两个或更多个不同组成和/或内部结构的垂直堆叠层。例如，衬底载体可以由含金属层组成或可以包括含金属层，可以由半导体材料诸如单晶硅或多晶硅制成的层组成或可以半导体材料制成的层，或者可以由绝缘体层例如玻璃或绝缘陶瓷组成或可以包括绝缘体层。衬底载体可以在绝缘体层的形成期间机械地稳定薄器件层和/或可以机械地稳定层堆叠，用于将间隔盘粘接至层堆叠的工艺。
制造半导体电路的另一种方法可以包括提供晶圆复合体，其中，晶圆复合体包括层堆叠、粘合带和位于粘合带的与层堆叠相对的一侧上的间隔盘。层堆叠可以包括至少器件层和与器件层接触的绝缘体层。电子元件可以形成在器件层中。粘合带位于层堆叠的与器件层相对的一侧上。该方法还可以包括将晶圆复合体切割成多个单独的半导体芯片，其中，每个半导体芯片包括层堆叠的一部分和间隔盘的一部分。
制造半导体器件的另一种方法可以包括提供半导体芯片，其中，半导体芯片可以包括器件层部分、与器件层部分的后表面接触的绝缘体层部分、形成在绝缘体层部分的与器件层部分相对的一侧上的粘合层、以及形成在粘合层的与绝缘体层部分相对的一侧上的间隔层。电子元件可以形成在器件层部分中。接触盘形成在器件层部分的接触侧表面上。该方法还可以包括在接触盘与器件端子之间形成电连接。
粘合层可以与绝缘体层部分的与器件层部分相对的表面直接接触。可替选地，半导体芯片可以包括形成在绝缘体层部分上的衬底层，其中，粘合层可以与衬底层的与绝缘体层部分相对的表面直接接触。
形成电连接可以包括导线接合步骤，其中，在接触盘与器件端子之间形成接合导线。
另一实施方式涉及晶圆复合体。晶圆复合体可以包括层堆叠、粘合带和间隔盘。层堆叠包括器件层和绝缘体层，其中，器件层包括电子元件，并且其中，绝缘体层与器件层的后表面接触。粘合带位于层堆叠的与器件层相对的一侧上。间隔盘位于粘合带的与绝缘体层相对的一侧上，其中，间隔盘和层堆叠的横向形状和尺寸可以相同。
间隔盘的厚度小于1mm，例如小于800μm。间隔盘被形成为与层堆叠永久地结构连接。粘合带提供层堆叠与间隔盘之间的永久连接。
器件层的厚度可以至多为100μm，其中，层堆叠的厚度与间隔盘的厚度之和可以至少为100μm。
例如，器件层的厚度可以至多为10μm、1μm、100nm或50nm。层堆叠的厚度和间隔盘的厚度之和可以至少为200μm。
另一个实施方式涉及半导体器件，其可以包括器件层部分、绝缘体层部分、粘合层和间隔层。器件层部分可以包括电子元件和形成在器件层部分的接触侧表面上的接触盘。绝缘体层部分与器件层部分的后表面接触。粘合层位于绝缘体层部分的与器件层部分相对的一侧上。间隔层位于粘合层的与绝缘体层部分相对的一侧上。
粘合层可以与绝缘体层部分的与器件层部分相对的表面直接接触。可替选地，半导体芯片可以包括形成在绝缘体层部分的与器件层部分相对的一侧上的衬底层，其中，粘合层可以与衬底层的与绝缘体层部分相对的表面直接接触。
粘合层可以是含有完全或几乎完全交联的树脂的均匀层。可替选地，粘合层可以包括载带、载带与绝缘体层部分之间的第一粘合层以及载带与间隔层之间的第二粘合层。第一粘合层和第二粘合层可以是包含完全或几乎完全交联的树脂的均匀层。
器件层部分的厚度可以至多为100μm，例如至多为10μm或1μm。器件层部分的厚度、绝缘体层部分的厚度和间隔层的厚度之和可以至少为100μm，例如至少200μm。
半导体器件还可以包括器件端子和接触盘与器件端子之间的布线连接。布线连接提供接触盘与器件端子之间的直接电连接。
图1A至图1C示出了制造具有间隔层的半导体器件的方法。
图1A示出了包括器件层110和绝缘体层120的层堆叠130。
器件层110由单晶半导体材料制成，并且包括电子元件315的掺杂区域。电子元件315包括二极管、双极晶体管、绝缘栅极场效应晶体管、结场效应晶体管和/或绝缘栅极双极晶体管，并且形成栅极驱动器电路、功率因数校正电路、电机控制电路、无线充电电路、高频开关或逻辑电路的元件。
器件层110具有平面前表面111(器件层前表面111)和平面后表面112(器件层后表面112)，电子元件315的至少一些掺杂区域从该平面前表面111延伸至器件层110中。器件层前表面111和器件层后表面112彼此平行运行。在器件层前表面111与器件层后表面112之间的器件层110的厚度th1至多为1μm、至多为100nm或至多为50nm。
绝缘体层120是氧化硅层，其包括热生长的氧化硅层和/或沉积的氧化硅层。绝缘体层120具有平面前表面121(绝缘体层前表面121)和平面后表面122(绝缘体层后表面122)。绝缘体层前表面121和绝缘体层后表面122彼此平行。在绝缘体层前表面121与绝缘体层后表面122之间的绝缘体层120的厚度th2至多为50μm或至多为10μm。绝缘体层后表面122与器件层后表面112直接接触。
在层堆叠130的与器件层110相对的一侧将间隔盘190粘接至绝缘体层前表面121上。
间隔盘190是实心盘。间隔盘190可以是均匀的，或者可以包括两个或多个不同组成和/或内部结构的垂直堆叠层。间隔盘190可以由含金属层组成或可以包括含金属层，可以由半导体材料制成的层组成或可以包括半导体材料制成的层，或者可以由绝缘体层例如玻璃、陶瓷或树脂，例如高耐热塑料组成或可以包括绝缘体层。
间隔盘190是导电或绝缘的，并且除了绝缘或导电之外，间隔盘190没有任何其他电功能。特别地，间隔盘没有有源电子元件。间隔盘190具有与层堆叠130相同的横向形状和横向尺寸。
将间隔盘190粘接至层堆叠130包括将粘合剂150施加至绝缘体层前表面121和/或间隔盘190的安装表面191上，然后使间隔盘190的安装表面191与绝缘体层前表面121上的粘合剂150接触。粘接可以包括固化存在于绝缘体层前表面121与间隔盘190之间的粘合剂150。
图1B示出了通过将间隔盘190粘接至图1A的绝缘体层120的前表面121上而获得的晶圆复合体100。固化的粘合剂150机械地连接层堆叠130与间隔盘190。
晶圆复合体100被分割(切割)成多个单独的半导体芯片900。分割晶圆复合体100可以包括机械锯切、激光锯切、化学蚀刻和/或沿着第一切割道和第二切割道的化学-物理蚀刻，其中，第二切割道垂直于第一切割道延伸。
图1C示出了通过切割图1B的晶圆复合体100而获得的半导体芯片900。
分割工艺将晶圆复合体100切割成多个具有矩形水平横截面的相同半导体芯片900。每个半导体芯片900包括器件层部分910，其包括器件层110的一部分，绝缘体层部分920，其包括绝缘体层120的一部分，粘合层950，其包括固化的粘合剂150的一部分，以及由图1B的间隔盘190的一部分形成的间隔层990。
通过选择间隔盘190的适当厚度，可以调节晶圆复合体100的厚度和半导体芯片900的厚度，以确保晶圆复合体100和半导体芯片900与用于半导体芯片900的进一步加工的常规测试和封装装备的兼容性。
图2A至图2D示出了制造具有间隔层的半导体器件的方法，其中，使用粘合带155在结构上连接层堆叠130和间隔盘190。
如上所述，包括器件层110和绝缘体层120的层堆叠130安装在衬底载体200的顶面上，其中，器件层前表面111朝向衬底载体200。例如，器件层110与器件层前表面111接合至衬底载体200的顶表面上，其中，该接合可以是无胶接合或粘接。可替选地，层堆叠130可以静电或气动地夹持在衬底载体200的顶表面上。
衬底载体200可以在器件层110变薄之前或在形成绝缘体层120之前附接至器件层110。
所示的衬底载体200是由含金属材料、半导体材料或绝缘材料制成的实心均匀圆盘。衬底载体200可以在绝缘体层120的形成期间机械地稳定薄器件层110和/或可以稳定层堆叠130，用于将间隔盘190粘接至层堆叠130的工艺。
图2A示出了包括如上所述安装在衬底载体200的顶表面上的器件层110和绝缘体层120的层堆叠130。衬底载体200可以是具有平面顶表面的板，其中，顶表面的横向延伸大于层堆叠的横向延伸。可替选地，衬底载体可以是卡盘(chuck)的一部分。
粘合带155被施加至远离衬底载体200的绝缘体层120的暴露前表面121上。将粘合带155施加在层堆叠130上包括经过验证和测试的晶圆层压工艺，其中，制备具有层堆叠130的横向尺寸的预制箔片并将其粘接至层堆叠130上。
图2B示出了绝缘体层120的前表面121上的粘合带155。粘合带155可以包括载带、形成在载带的第一侧上的第一粘合层和形成在载带的相对第二侧上的第二粘合层。粘合层可以包含树脂，该树脂可以部分固化至一定程度，使得树脂在25摄氏度下固定在载带上。粘合剂型155的厚度高度均匀。与液体粘合剂不同，粘合带155上的部分交联的树脂固有地以高贴合性施加，允许在粘合带155的两侧上的间隔盘190和层堆叠130的安装表面彼此高度平行而几乎不费力，这改善了与用于组装、测试和包装的现有工具的兼容性。
间隔盘190与粘合带155的暴露侧接触。
图2C示出了附接至中间粘合带155的相对侧的间隔盘190和绝缘体层120。由于粘合带155的厚度非常均匀，在粘合带155的相对侧上的间隔盘190的安装表面191和绝缘体层前表面121基本上彼此平行地对准。
加热固化粘合层中的粘合剂，使得加热后粘合剂的交联程度比之前更大。加热可以完全或几乎完全交联粘合剂，例如树脂。加热可以是单个加热处理，也可以包括几个加热步骤。加热最早可以在间隔盘190与粘合带155接触之后开始，并且可以在装运封装的半导体器件之前完成，例如，在移除衬底载体200之前或者在切割晶圆复合体100之前。
图2D示出了从衬底载体分离晶圆复合体100之后的晶圆复合体100。可替选地，衬底载体200可以在切割工艺中使用，并且仅在将晶圆复合体100分割成单个半导体芯片之后被移除。
晶圆复合体100包括层堆叠130、粘合带155和间隔盘190。层堆叠130包括器件层110和绝缘体层120。电子元件315形成在器件层110中和/或器件层110上。绝缘体层120与器件层110的后表面112接触。粘合带155位于层堆叠130的与器件层110相对的一侧上，其中，粘合带155与绝缘体层120直接接触。粘合带155包含完全或几乎完全交联的粘合剂，例如树脂。间隔盘190位于粘合带155的与绝缘体层120相对的一侧上，其中，间隔盘190和层堆叠130的横向形状和尺寸相同。
器件层100的厚度可以至多为100μm，其中，层堆叠130的厚度th3与间隔盘190的厚度之和至少为100μm。
图3A至图3D示出了制造半导体器件的方法，该半导体器件包括在绝缘体层部分与间隔层之间的衬底层。
图3A中的层堆叠130与图2A中的层堆叠130的不同之处在于，层堆叠130包括形成在绝缘体层前表面121上的另一半导体层140。另一半导体层140可以具有第一导电类型的背景掺杂。具有相反的第二导电性的掺杂区域145可以从朝向绝缘体层前表面121的一侧延伸至另一半导体层140中。第一导电性类型可以是n型，第二导电性类型可以是p型。另一半导体层140的厚度可以小于10μm。
如图3B所示，粘合带155被接合至另一半导体层140的与绝缘体层120相对的一侧。
图3C示出了将间隔盘190粘接至另一半导体层140的粘合带155。
图3D示出了与图2D所示的晶圆复合体100不同的晶圆复合体100，其不同之处在于，层堆叠130包括形成在绝缘体层120的与器件层110相对的一侧上的另一半导体层140，粘合带155与另一半导体层140直接接触，并且间隔盘190粘接至另一半导体层140的与绝缘体层120相对的一侧。
图4A至图4B涉及一种方法，其中，接合设备400向粘合带155中的部分交联的树脂施加压缩应力以固化树脂。
图4A示出了层压在层堆叠130的绝缘体层前表面121上的粘合带155，如参照图2B所述。包括粘合带155、层堆叠130和基板载体200的复合体被放置并可拆卸地固定在接合设备400的第一板410上，例如静电或气动地夹持。间隔盘190被放置并可拆卸地固定在粘合设备400的第二板420上，例如静电或气动地夹持。
第一板410和第二板420彼此对准，使得间隔盘190的安装表面191和绝缘体层前表面121彼此平行，并且间隔盘190被横向调节至层堆叠130。
接合设备400在垂直方向上朝向彼此移动第一板410和/或第二板420，将间隔盘190压至粘合带155上以产生足够的接合力。
图4B示出了第一板410和第二板420处于间隔盘190被压至粘合带155上的位置。接合可以包括在图4B和/或稍后所示的状态下，例如在接合设备400外部加热包括间隔盘190、粘合带155和层堆叠130的晶圆复合体100。
图5A至图5C示出了由晶圆复合体100制造半导体器件800的方法，如前面的图所示。
包括层堆叠130、粘合带155和位于粘合带155的与层堆叠130相对的一侧上的间隔盘190的晶圆复合体100被分割成单独的半导体芯片900，其中，层堆叠130包括与器件层110接触的器件层110和绝缘体层120，其中，电子元件315形成在器件层110中，并且其中，粘合带155形成在层堆叠130的与器件层110相对的一侧上，如图1A所示。
图5A示出了通过切割获得的半导体芯片900之一。半导体芯片900包括器件层部分910、与器件层部分910的后表面912接触的绝缘体层部分920、形成在绝缘体层部分920的与器件层部分910相对的一侧上的粘合层950、以及形成在粘合层950的与绝缘体层部分920相对的一侧上的间隔层990。电子元件315形成在器件层部分910中。接触盘916形成在器件层部分910的接触侧表面911上。
半导体芯片900被放置并接合至引线框架970的安装侧上，例如粘接。通过导线接合在半导体芯片900的接触盘916与引线框架970的器件端子972之间形成布线连接971。
图5B示出了安装在引线框架970上的半导体芯片900，其中，间隔层990朝向引线框架970的安装表面。接合导线将接触盘916与器件端子972电连接。胶水和/或焊料974将半导体芯片900固定在引线框架970的安装部分973上。
模制工艺封装半导体芯片900，并至少部分地将器件端子972彼此分离以形成半导体器件800。
图5C示出了半导体器件800，其包括器件层部分910，绝缘体层部分920、粘合层950和间隔层990。器件层部分910可以包括电子元件315和形成在器件层部分910的接触侧表面911上的接触盘916。绝缘体层部分920与器件层部分910的后表面912接触。粘合层950位于绝缘体层部分920的与器件层部分910相对的一侧上，并且可以与绝缘体层部分920的与器件层部分910相对的表面直接接触。间隔层990位于粘合层950的与绝缘体层部分920相对的一侧上。
粘合层950可以包括粘合带。粘合带可以包括载带、载带与绝缘体层部分920之间的第一粘合层、以及载带与间隔层990之间的第二粘合层。第一粘合层和第二粘合层包括完全或几乎完全交联的树脂。
器件层部分910的厚度可以至多为100μm，例如至多为10μm或1μm。器件层部分910的厚度、绝缘体层部分920的厚度、粘合层950的厚度和间隔层990的厚度之和至少为100μm。
半导体器件800还包括器件端子972和接触盘916与器件端子972之间的布线连接971。模具980封装并密封半导体芯片900和布线连接971，以保护半导体芯片900和布线连接免受物理和化学冲击、外部湿度和污染物的影响。模具980的材料可以是固化树脂。
图6中的半导体器件800与图5C中的半导体器件800的不同之处在于形成在绝缘体层部分920上的半导体衬底层940。衬底层940具有第一导电性类型的背景掺杂。具有相反的第二导电性的掺杂区域945可以从面向绝缘体层部分920的一侧延伸至衬底层940中。第一导电性类型可以是n型，第二导电性类型可以是p型。衬底层940的厚度可以小于10μm。粘合层950与衬底层940的与绝缘体层部分920相对的表面直接接触。

Claims (15)

1.一种制造半导体电路的方法，所述方法包括：
形成包括器件层(110)和绝缘体层(120)的层堆叠(130)，其中，所述器件层(110)包括电子元件(315)，并且其中，所述绝缘体层(120)邻近所述器件层(110)的后表面(112)；
将间隔盘(190)粘接在所述层堆叠(130)的与所述器件层(110)相对的一侧上，其中，所述间隔盘(190)和所述层堆叠(130)形成晶圆复合体(100)；和
将所述晶圆复合体(100)分割成多个单独的半导体芯片(900)，其中，每个半导体芯片(900)包括所述层堆叠(130)的一部分和所述间隔盘(190)的一部分。
2.根据权利要求1所述的方法，
其中，所述器件层(110)的厚度th1至多为100μm，并且其中，所述层堆叠(130)的厚度th3和所述间隔盘(190)的厚度th4之和至少为100μm。
3.根据前述权利要求中任一项所述的方法，
其中，将所述间隔盘(190)粘接在所述层堆叠(130)上包括在与所述器件层(110)相对的一侧上将粘合带(155)施加至所述层堆叠(130)，并且其中，所述粘合带(155)包括部分交联的树脂。
4.根据权利要求3所述的方法，
其中，将所述间隔盘(190)粘接在所述层堆叠(130)上还包括将所述间隔盘(190)附接至所述粘合带(155)的与所述层堆叠(130)相对的一侧上。
5.根据权利要求4所述的方法，其中，所述间隔盘(190)被直接粘接至所述绝缘体层(120)的与所述器件层(110)相对的表面上，以及
其中，将所述间隔盘(190)粘接至所述绝缘体层(120)上还包括在所述绝缘体层(120)上施加所述粘合带后，以及在将所述间隔盘(190)附接至所述粘合带(155)之后，固化所述部分交联的树脂。
6.根据权利要求5所述的方法，
其中，固化所述部分交联的树脂还包括在所述部分交联的树脂上施加压缩应力。
7.根据前述权利要求中任一项所述的方法，
其中，形成所述层堆叠(130)包括在所述器件层(110)中形成所述电子元件(315)之后，在所述器件层(110)的后表面沉积和/或热生长所述绝缘体层(120)。
8.根据权利要求5所述的方法，还包括：
在减薄所述器件层(110)之前或在形成所述绝缘体层(120)之前，将衬底载体(200)附接至所述器件层(110)，并且在将所述间隔盘(190)粘接至所述绝缘体层(120)上之后尽快移除所述衬底载体(200)。
9.一种制造半导体电路的方法，所述方法包括：
提供晶圆复合体(100)，其中，所述晶圆复合体(100)包括层堆叠(130)、粘合带(155)和位于所述粘合带(155)的与所述层堆叠(130)相对的一侧上的间隔盘(190)，其中，所述层堆叠(130)包括至少器件层(110)和与所述器件层(110)接触的绝缘体层(120)，其中，电子元件(315)被形成在所述器件层(110)中，并且其中，所述粘合带(155)位于所述层堆叠(130)的与所述器件层(110)相对的一侧上；和
将所述晶圆复合体(100)切割成多个单独的半导体芯片(900)，其中，每个半导体芯片(900)都包括所述层堆叠(130)的一部分和所述间隔盘(190)的一部分。
10.一种制造半导体器件的方法，所述方法包括：
提供半导体芯片(900)，其中，所述半导体芯片(900)包括器件层部分(910)、与所述器件层部分(910)的后表面(912)接触的绝缘体层部分(920)、形成在所述绝缘体层部分(920)的与所述器件层部分(910)相对的一侧上的粘合层(950)、以及形成在所述粘合层(950)的与所述绝缘体层部分(920)相对的一侧上的间隔层(990)，其中，电子元件(315)被形成在所述器件层部分(910)中，并且其中，接触盘(916)被形成在所述器件层部分(910)的接触侧表面上；和
在所述接触盘(916)与器件端子(972)之间形成电连接。
11.一种晶圆复合体，包括：
包括器件层(110)和绝缘体层(120)的层堆叠(130)，其中，所述器件层(110)包括电子元件(315)，并且其中，所述绝缘体层(120)与所述器件层(110)的后表面(112)接触；
位于所述层堆叠(130)的与所述器件层(110)相对的一侧上的粘合带(155)；以及
位于所述粘合带(155)的与所述绝缘体层(120)相对的一侧上的间隔盘(190)，其中，所述间隔盘(190)与所述层堆叠(130)的横向形状和尺寸相同。
12.根据权利要求11所述的晶圆复合体，
其中，所述器件层(110)的厚度th1至多为100nm，并且其中，所述层堆叠(130)的厚度th3和所述间隔盘(190)的厚度th4之和至少为100μm。
13.一种半导体器件，包括：
器件层部分(910)，其包括电子元件(315)和被形成在所述器件层部分(910)的接触侧表面(911)上的接触盘(916)；
与所述器件层部分(910)的后表面(912)接触的绝缘体层部分(920)；
位于所述绝缘体层部分(920)的与所述器件层部分(910)相对的一侧上的粘合层(950)；以及
位于所述粘合层(950)的与所述绝缘体层部分(920)相对的一侧上的间隔层(990)。
14.根据权利要求13所述的半导体器件，
其中，所述器件层部分(910)的厚度至多为100nm，并且其中，所述器件层部分(910)的厚度、所述绝缘体层部分(920)的厚度和所述间隔层(990)的厚度之和至少为100μm。
15.根据权利要求13或14所述的半导体器件，还包括：
器件端子(972)和在所述接触盘(916)与所述器件端子(972)之间的布线连接(971)。
CN202311221300.8A 2022-09-29 2023-09-21 半导体电路和器件制造方法、晶圆复合体和半导体器件 Pending CN117790417A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP22198708.4 2022-09-29
EP22198708.4A EP4345873A1 (en) 2022-09-29 2022-09-29 Wafer composite, semiconductor device and methods of manufacturing a semiconductor circuit

Publications (1)

Publication Number Publication Date
CN117790417A true CN117790417A (zh) 2024-03-29

Family

ID=83508907

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311221300.8A Pending CN117790417A (zh) 2022-09-29 2023-09-21 半导体电路和器件制造方法、晶圆复合体和半导体器件

Country Status (5)

Country Link
US (1) US20240112956A1 (zh)
EP (1) EP4345873A1 (zh)
JP (1) JP2024050503A (zh)
KR (1) KR20240045129A (zh)
CN (1) CN117790417A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009099191A1 (ja) * 2008-02-07 2009-08-13 Sumitomo Bakelite Company Limited 半導体用フィルム、半導体装置の製造方法および半導体装置
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10529671B2 (en) * 2016-12-13 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10741446B2 (en) * 2017-07-05 2020-08-11 Nxp Usa, Inc. Method of wafer dicing for wafers with backside metallization and packaged dies

Also Published As

Publication number Publication date
JP2024050503A (ja) 2024-04-10
KR20240045129A (ko) 2024-04-05
EP4345873A1 (en) 2024-04-03
US20240112956A1 (en) 2024-04-04

Similar Documents

Publication Publication Date Title
JP5535469B2 (ja) 半導体装置の製造方法
US9054063B2 (en) High power single-die semiconductor package
CN107946258B (zh) 具有延伸到导热电介质片外的导电层的芯片载体
US9202753B2 (en) Semiconductor devices and methods of producing these
US10134636B2 (en) Methods for producing semiconductor devices
CN107078124B (zh) 用于具有半导体芯片的电子系统的封装
US8786111B2 (en) Semiconductor packages and methods of formation thereof
US10707158B2 (en) Package with vertical interconnect between carrier and clip
US20140151866A1 (en) Packaged Semiconductor Device with Tensile Stress and Method of Making a Packaged Semiconductor Device with Tensile Stress
CN103681531A (zh) 集成电路和用于制作集成电路的方法
US9721860B2 (en) Silicon package for embedded semiconductor chip and power converter
US7811862B2 (en) Thermally enhanced electronic package
US10224260B2 (en) Semiconductor package with air gap
CN117790417A (zh) 半导体电路和器件制造方法、晶圆复合体和半导体器件
TW202431542A (zh) 半導體電路和裝置製造方法、晶圓複合體和半導體裝置
TW201013859A (en) Method of manufacturing semiconductor device
US11605572B2 (en) Electronic component with semiconductor die having a low ohmic portion with an active area and a high ohmic portion on a dielectric layer
US12080625B2 (en) Semiconductor package with releasable isolation layer protection
CN118231391A (zh) 半导体封装及半导体封装的制造方法
JPH0992667A (ja) 電子部品封止用樹脂ペレットおよび電子部品封止装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication