CN117769681A - 用于将在衬底上制造的设计图案的倍缩掩模增强技术的方法 - Google Patents

Abstract

用于与可变形状束(VSB)光刻一起使用的倍缩掩模增强技术(RET)的方法包括：输入将在衬底上形成的所要图案；根据所述衬底的所述所要图案确定初始掩模图案；使用VSB曝光系统针对晶圆质量优化所述初始掩模图案；以及输出所述优化的掩模图案。用于使用VSB光刻分割表面上的待曝光图案的方法包括：输入初始图案；用二维网格覆盖所述初始图案，其中一组初始VSB射域由所述初始图案与所述网格上的位置的联合形成；合并该组初始VSB射域中的两个或更多个相邻射域以在一组修改后的VSB射域中产生更大射域；以及输出该组修改后的VSB射域。

Description

用于将在衬底上制造的设计图案的倍缩掩模增强技术的方法

相关申请

本申请要求授予Fujimura的于2021年7月30日提交的标题为“Method forReticle Enhancement Technology of a Design Pattern to be Manufactured on aSubstrate”的美国专利申请No.17/444,140以及授予Fujimura的于2021年7月30日提交的标题为“Method for Reticle Enhancement Technology of a Design Pattern to beManufactured on a Substrate”的美国专利申请No.17/444,142的优先权；所述申请出于所有目的以引用方式特此并入。

背景技术

亚微米制造使用光刻技术在衬底上建立材料层，以产生晶体管、二极管、发光二极管(LEDS)、电容器、电阻器、电感器、传感器、线缆、光缆、微机电系统(MEMS)以及共同产生提供某种功能的装置的其他元件。衬底光刻是一种印刷工艺，其中掩模(有时称为倍缩掩模)用于将图案转印到衬底以产生装置。在装置(诸如集成电路或平板显示器)的生产或制造中，可使用衬底光刻来制造装置。当待产生的装置是集成电路时，衬底通常是硅晶圆。在产生集成电路的过程中，光刻是半导体光刻，对于大批量生产来说，所述半导体光刻通常是衬底光刻。其他衬底可包括平板显示器、液晶面板显示器、用于平板显示器的掩模、纳米印刷母版或其他衬底，甚至是其他掩模。

在半导体光刻中，该掩模或多个掩模可含有电路图案，所述电路图案对应于集成电路的多个图案化工艺中的单个层或一个层的一部分。所述图案可成像到衬底上的某个区域上，所述区域已涂布有称为光致抗蚀剂或抗蚀剂的辐射敏感材料层。一旦图案化层被转印，所述层便可经历各种其他工艺，诸如蚀刻、离子植入(掺杂)、金属化、氧化和抛光。这些工艺用于完成衬底中的单个层。如果需要若干层，则将针对各新层重复整个工艺或其变型。最终，可为集成电路的多个装置的组合将呈现在衬底上。然后可通过切粒或锯切将这些装置彼此分开，然后可安装到单个封装中。

光学光刻可以是193nm光(在具有或不具有浸没的情况下)、或极紫外光(EUV)或X射线光刻、或任何其他频率的光或其任何组合。

使用193nm光波的光学光刻与折射光学器件以及透射光掩模或倍缩掩模一起起作用。掩模选择性地阻挡、部分地阻挡光波或将光波传输到衬底上，所述衬底通常在光刻工艺期间涂布有抗蚀剂以部分地曝光或以曝光衬底的不同部分或衬底上的一些材料。掩模通常是目标衬底尺寸的4倍放大倍率。

极紫外光光刻(EUV)使用大约13.5nm波长的光和反射光学器件。一些实现方式使用在一个维度具有8倍放大倍率且在另一维度具有4倍放大倍率的变形掩模。

一般来讲，更小波长的光能够分辨更精细的几何结构、几何结构之间的更精细空间以及衬底上更高频率(密度)的特征。另外一般来讲，更难以可靠地产生和控制更小波长的光。在经济方面，最佳使用能够分辨装置所需的特征大小、空间和频率的最大波长的光。因此，感兴趣的是利用任何给定波长的光增强衬底上可实现的分辨率。

对于特定分辨率的任何光刻，额外技术(诸如离轴照明、相移掩模和多重图案化)扩展分辨率能力。当使用多重图案化时，单个衬底层被曝光多次，每次都使用不同掩模，其称为掩模层。

存在许多带电粒子束技术。三种常见类型的带电粒子束光刻是可变形状束(VSB)、字符投影(CP)和多束投影。用于前缘掩模产生的最常用系统是VSB。VSB和CP是成形束带电粒子束光刻的子类别，其中电子束(eBeam)由一系列孔口整形并被引导以对抗蚀剂涂布的表面曝光。出于本公开的目的，射域(shot)是某一表面区域在一段时间内的曝光。所述区域可包含多个不连续的更小区域。射域可由多个其他射域构成，所述多个其他射域可以重叠或可以不重叠并且可以同时曝光或可以不同时曝光。射域可包含指定剂量，或者剂量可以是未指定的。射域可使用整形束、未整形束或整形束与未整形束的组合。多束使用多个带电粒子束，而VSB和CP机器通常具有单个束。

对于具有最小特征的掩模层，掩模由电子束光刻产生。在电子束光刻中，电子对涂布掩模表面的光致抗蚀剂的区域或射域进行曝光，所述区域然后被处理以在掩模中产生所要开口。射域中递送的能量称为剂量，按照惯例，在剂量设置为0.0且标称剂量设置为1.0时可能不具有能量。当剂量超过某个阈值时将记录图案，按照惯例，所述阈值通常接近0.5。除其他之外，临界尺寸(CD)变化与抗蚀剂阈值处的剂量曲线的斜率成反比。该反比关系称为边缘斜率或剂量余裕。

难以印刷大小类似于或小于用于光刻的光的波长的特征。业界已应用各种技术来解决在衬底上可靠地印刷所要图案的难点。计算光刻领域已出现使用计算增强衬底光刻，衬底光刻在半导体光刻中也称为晶圆光刻。倍缩掩模增强技术(RET)包括计算方法和系统以设计目标倍缩掩模形状，利用所述目标倍缩掩模形状，跨制造变化更精确地且更可靠地将所要图案投影在衬底上。RET通常使用计算来增强掩模上的图像，以更准确地且更可靠地并且对制造变化具有适应力地印刷所要衬底图案。RET中的两种常见技术是光学近接修正(OPC)和反向光刻技术(ILT)。该两种技术调整定义掩模的参数，直到衬底上的所要图案在一组或一系列条件下处于可接受公差内为止。常规的OPC是基于规则的，即，掩模特征被评估且调整以符合例如与掩模特征的最小宽度、面积和间距以及其他参数有关的一组掩模规则。OPC操纵掩模几何结构且调整目标边缘附近的晶圆图案。

OPC可向掩模图案添加亚分辨率光刻特征，以减少原始物理设计图案(即，设计)与衬底上的最终转印电路图案之间的差异。亚分辨率光刻特征与物理设计中的原始图案并且与彼此相互作用，并且补偿近接效应以改善最终转印电路图案。OPC和ILT两者中用以改善图案转印的一个特征是亚分辨率辅助特征(SRAF)。通常情况下，SRAF的表面制造工艺所需的精度小于意欲印刷在衬底上的图案(通常称为主要特征)所需的精度。当光学光刻的极限正在向亚波长范围远处扩展时，OPC特征必定会变得越来越复杂，以便补偿甚至更微妙的相互作用和效应。当成像系统更加靠近其极限时，产生具有足够精细OPC特征的倍缩掩模的能力变得至关重要。尽管向掩模图案添加OPC特征是有利的，但这也明显增加了掩模图案中的总特征计数。

添加OPC特征是一项非常繁重的任务，需要很多的计算时间，并且导致更昂贵的倍缩掩模。OPC图案不但复杂，而且由于与最小线和空间尺寸相比，光学近接效应是长距离的，因此给定位置中的正确OPC图案在很大程度上取决于附近的其他几何结构。即使目标可能是在晶圆上产生完全相同的形状也是如此。这些轻微但至关重要的变化是重要的并且阻止其他人能够形成倍缩掩模图案。常规的做法是，根据主要特征(即，反映OPC装饰之前的设计的特征；以及OPC特征，其中OPC特征可包括SRAF)来论述待写入倍缩掩模上的OPC装饰图案。为了量化细微变化的含义，邻域之间的OPC装饰的典型细微变化可能是主要特征大小的5％至80％。需注意，为清楚起见，OPC设计中的变化是所引用的内容。制造变化(诸如圆角)也将呈现在实际的表面图案中。当这些OPC变化在晶圆上产生基本上相同的图案时，这意味着晶圆上的几何结构想要在指定误差范围内是相同的，这取决于该几何结构被设计用于执行的功能(例如，晶体管或线缆)的细节。然而，典型的规格是在主要特征范围的2％至50％内。还有许多制造因素会引起变化，但具有该总体误差的OPC组件通常在所列范围内。

OPC形状(诸如亚分辨率辅助特征)受各种设计规则(诸如基于可使用光学光刻转印至晶圆的最小特征的大小的规则)影响。其他设计规则可来自掩模制造工艺，或者如果字符投影带电粒子束写入系统用于在倍缩掩模上形成图案，则其他设计规则可来自模板制造工艺。还需要注意，掩模上SRAF特征的准确度要求可低于掩模上主要特征的准确度要求。随着工艺节点继续收缩，光掩模上的最小SRAF的大小也收缩。例如，在20nm逻辑工艺节点处，在掩模上需要40nm至60nm SRAF以获得最高精度层。

ILT通常涉及迭代优化算法。ILT能够将掩模传输作为像素进行操纵，并且ILT通常模拟整个晶圆图案(即，称为密集模拟的工艺)，而不是像通常在OPC中做的那样仅调整目标边缘附近的形状。ILT的迭代优化算法通常由以下组成：(1)评估提出的解以分配试图被最小化的成本；(2)如果成本低于成本标准，则停止；(3)计算所提出的解的各元素的梯度，这将导致成本降低；(4)根据所计算的梯度调整所提出的解；(5)返回到(1)。成本通常用正值定义，其中零是如在此假设的最佳可能分数。然而，可使用替代的成本定义。

一般来讲，RET意欲在标称(预期)制造条件下以及在围绕标称制造条件的预期制造变化内提高所有所要特征的可印刷性。由于制造工艺不完美，因此设计需要适应某些预期制造变化。更大的工艺窗口意味着对制造变化的更强适应性，特别是通过散焦和剂量变化引起的图案偏差在可接受公差内。为尽可能多的特征提供足够的工艺窗口是RET的目的。在制造之后如指定般起作用的芯片的百分比通常称为良率。许多因素影响良率。本领域技术人员通常认为改善工艺窗口与提高良率相关。

发明内容

在一些实施方案中，一种用于与可变形状束(VSB)光刻一起使用的倍缩掩模增强技术(RET)的方法包括：输入待在衬底上形成的所要图案；根据所述衬底的所述所要图案确定初始掩模图案；使用VSB曝光系统针对晶圆质量优化所述初始掩模图案，由此产生优化掩模图案；以及输出所述优化掩模图案。

在一些实施方案中，一种用于使用可变形状束(VSB)光刻分割表面上的待曝光图案的方法包括：输入初始图案；用二维网格覆盖所述初始图案，其中一组初始VSB射域由所述初始图案与所述网格上的位置的联合形成；合并该组初始VSB射域中的两个或更多个相邻射域以在一组修改后的VSB射域中产生更大射域；以及输出该组修改后的VSB射域。

附图说明

图1是如本领域已知的被加工到晶圆中的芯片设计的框图。

图2A和图2B示出如本领域已知的VSB射域对多束射域的示例。

图3A是如本领域已知的概述ILT步骤的流程图。

图3B是根据一些实施方案的使用掩模晶圆共优化(MWCO)来组合曲线ILT与掩模数据准备(MDP)的流程图。

图4A示出如本领域已知的输出掩模形状的RET。

图4B示出根据一些实施方案的输出一组射域的掩模晶圆共优化(MWCO)。

图5A和图5B示出根据一些实施方案的使用MWCO来组合曲线ILT和基于模型的MDP的流程图。

图6示出根据一些实施方案的基于倍缩掩模目标和曲线掩模图案的光栅化掩模图案。

图7示出根据一些实施方案的来自在100nm下取样的光栅化掩模图案的射域。

图8和图9示出根据一些实施方案的合并轮廓边界上的射域以及冻结内射域。

图10A和图10B示出根据一些实施方案的常规射域对重叠射域。

图11示出根据一些实施方案的用于滤除小微动的频带限制。

图12A和图12B展示根据一些实施方案的用于主要特征的常规射域和用于SRAF的重叠射域在图12B中比在图12A中更少。

图13示出根据一些实施方案的具有掩模工艺修正(MPC)改善的重叠射域。

图14是可在本公开的实施方案中使用的计算硬件系统的实施方案的框图。

图15是可在本公开的实施方案中使用的计算硬件系统(即，计算设计平台(CDP))的另一个实施方案的框图。

具体实施方式

在本公开中，一般来讲，术语晶圆光刻的使用应该是指衬底光刻。即，应以半导体光刻作为示例来描述实施方案以简化理解，但所述实施方案也适用于其他类型的衬底光刻以及整体倍缩掩模增强技术。本公开中的术语“衬底”可指在光刻、硅晶圆、平板显示器、液晶面板显示器中使用的掩模、用于平板显示器、纳米印刷母版或其他衬底的掩模，或其他掩模。

本公开的一些实施方案描述了一种倍缩掩模增强技术(RET)的方法，所述方法可明显提高用于在半导体光刻中将设计图案转印到衬底的掩模的精度、可靠性以及对制造可变性的适应性。使用本公开的方法产生的试验掩模图案可显著地优于使用常规OPC方法产生的掩模图案，而不会常规地增加处置VSB系统上的曲线形状的计算运行时间或写入时间。在本公开的一些实施方案中解决的步骤可并入到或替换与传统半导体制造流程相关联的用于RET、掩模数据准备和掩模工艺修正的常规方法。

常规技术

图1中绘示了传统半导体制造流程100。在步骤110中通过产生晶圆层的复合来完成芯片设计。在步骤120中，晶圆层中的一些被分开为掩模层。该步骤也包括有时被称为着色步骤的步骤，其中晶圆层上的各特征被着色以反映特征分配给特定掩模层。一旦掩模层被单独地识别，各掩模层便经历RET步骤130。掩模数据准备(MDP)步骤140然后准备用于掩模写入器的数据。此步骤可包括将资料“分割”为梯形、矩形或三角形。它还可以包括产生射域或射域列表。掩模工艺修正(MPC)以几何方式修改形状和/或向形状分配剂量，以使掩模上的所得形状更接近所要形状。MPC有时在步骤130中执行，有时在步骤140中执行，有时在步骤150中执行，有时按任何组合执行。在步骤150中制作并验证掩模，步骤150包括诸如如下步骤：掩模写入、掩模检查、计量、掩模缺陷处置、掩模修复以及掩模的晶圆平面检查。在步骤160中，使用在步骤150中制作的掩模的连续集合对晶圆写入。

在图1中的步骤中的各者中，可能存在或可能不存在验证步骤以对该步骤的输出进行彻底验证或完整性检查。在本领域中，图1的步骤中的一些可按不同顺序执行或并行地执行。半导体制造工艺中管线处理的示例是当设计被划分为多个块(例如，相同大小的块的阵列)时，然后对一个块执行第一步骤，并且然后对该块执行第二步骤而无需等待其他块完成第一步骤。例如，RET步骤130和MDP步骤140可被管线化以减少整备时间。在另一个示例中，步骤140的MPC可与步骤150的掩模制作一起被管线化。

在晶圆光刻中，如果向掩模添加太小而无法自行印刷的额外特征，则衬底上所需的特征(在业界称为主要特征)可被发现以更高保真度以及改善的工艺窗口印刷，但仍然有利地影响附近主要特征印刷的方式。这些额外特征称为亚分辨率辅助特征(SRAF)。它们是隔离的形状，不与主要特征附接，并且足够小以至于无法在衬底上印刷。

计算SRAF和主要特征修改是高度计算密集型的，并且结果脆弱。可能印刷混附的额外图案，目标图案可能无法很好地拟合，并且工艺窗口可不必要地受到限制。典型的RET方法具有OPC验证以识别并修正热点。热点是需要理想条件以正确地印刷的区域，并且因此对制造变化不具有适应性，或者在一些情况下将无法正确地印刷，即使在理想条件下也是如此。热点导致差的良率。

ILT通常生成出乎意料的掩模图案，这提供优良的结果。ILT算法自然地产生曲线形状，包括许多SRAF。因此，针对VSB的ILT算法花费大量运行时间以将曲线形状转换为更适合于VSB写入的近似物(通常称为曼哈顿化)，从而例如针对各VSB射域202、204、206、208和210产生矩形。曲线形状已被证明对于具有常规分割的可变形状束(VSB)掩模写入机器是不切实际的，因为需要非常多的VSB射域(诸如射域202至210)以对曲线形状曝光。例如，如图2A所示，图案200是由多个VSB射域(诸如射域202至210)形成的曲线形状。掩模写入时间是关键的商业因素，并且VSB写入时间与需要被印刷的VSB射域数量成比例。

在使用VSB进行常规分割或曼哈顿化的情况下，曲线形状需要更长的时间来写入。图2B示出多束掩模写入系统如何直接在掩模上写入曲线形状而无需花费任何额外时间。多束系统是具有多个可单独控制的小束的带电粒子束系统。在图2B中，图案200的各像素220通过多束写入器的小束曝光。多束使得ILT能够输出曲线形状，而无需曼哈顿化。ILT的剩余问题是对整个设计(具体来说全倍缩掩模大小的设计)的所有掩模层的密集模拟的巨大计算需求，对于半导体制造来说，晶圆尺寸通常约为3.0cm×2.5cm。

图3A示出用于产生将由VSB系统写入的全芯片掩模图案的常规ILT流程300。为了应对对密集模拟的计算需求，在步骤302中将全倍缩掩模设计划分为彼此分开计算的区域。即，全芯片被分为多个分区。在步骤304中，执行理想ILT产生，其中对各分区进行迭代优化算法以调整区域内的掩模特征，直到晶圆上的预测图案处于待制造的可接受公差内。独立地或与步骤304一起，可在步骤306中调整或清理各分区的掩模图案以满足一组掩模规则。为了使用VSB写入掩模，各分区的所清理掩模图案在步骤308中经历曼哈顿化。如在步骤310中所示，可针对分区重新优化曼哈顿图案。在已优化所有分区的曼哈顿图案之后，在步骤312中重新组合图案以形成全芯片设计，并进行任何必要的拼接以确保相邻分区边缘上的图案在待制造的可接受公差内对齐。

无论由ILT输出的掩模形状是使用VSB还是多束进行印刷，掩模可印刷性以及对制造变化的适应性对于所述掩模形状来说是重要的考量因素。例如，太小或彼此太靠近的形状或者形状轮廓的转折部太尖锐的形状使得难以可靠地制作掩模，尤其在存在制造变化时。

由来自电子束机器的电子递送的能量通常近似为点散函数(PSF)。虽然存在影响能量如何散布的许多效应，但在基于电子束的掩模制作中，对于VSB或多束写入，单调连续PSF是能量分布的合理表示。在本公开中，为了易于理解，可使用单一高斯分布作为PSF，但实施方案适用于任何合适的PSF，诸如利用多达三个高斯分布。

当能量在高斯分布中以标称剂量跨足够大的区域递送时，区域内部存在充沛剂量以达到标称剂量。但如果区域较小，则区域内部中的最高剂量不会达到标称剂量。类似地，如果区域之间的间距足够大，则最低剂量达到零。但如果间距较小，则最低剂量不会达到零。当区域或区域之间的间距较小时，剂量分布较浅。掩模制造工艺被设计为向合理的区域和间距(比如说，对于193i光刻的典型前缘掩模，100nm线以标称剂量分开100nm空间)提供充沛剂量余裕。更小的区域和间距在区域的轮廓边缘具有更低的剂量余裕。如果施加的剂量是标称剂量，则区域越小，剂量余裕越差。

由于近接效应，剂量余裕对于典型的掩模写入工艺来说也变得更差。利用电子束(VSB、CP或多束)进行掩模写入具有本领域所熟知的反向散射效应。电子击中抗蚀剂表面，并且由电子释放的二次电子在周围反弹以对在曝光位置周围10微米尺度区域中的抗蚀剂进行曝光。这具有部分地对周围10微米尺度区域中的抗蚀剂进行曝光的效应。反向散射被认为是长程效应。来自给定区域周围的所有曝光的这些部分曝光的聚合足够显著以需要修正。针对反向散射和其他长程效应的基于软件的修正称为近接效应修正(PEC)，并且通常在掩模写入时与掩模写入器一起应用。PEC本质上减少了射域(或在多束情况下，像素)的标称剂量，以补偿来自周围射域(或像素)的聚合预剂量。几乎所有产生掩模都是在机器中开启PEC的情况下写入。当10微米尺度区域的剂量密度为高时，应用的PEC的量也为高。这具有降低曝光的高斯(或PSF)高度的效应，且因此降低该密集区域中轮廓边缘处的剂量余裕。因此，写入高剂量密度区域中的小形状比写入低剂量密度区域中的相同大小的形状具有更差的剂量余裕。

剂量余裕很重要，因为较浅斜率意味着给定百分比剂量变化导致更大的CD差异。由于本领域技术人员已知剂量余裕是大量(如果不是大多数的话)制造变化来源的可靠指标，因此针对剂量变化测量CD变化是对制造变化的适应性的重要量度。

本发明的实施方案的细节

本公开的实施方案描述了用于在具有适应制造条件的变化的情况下与VSB光刻一起使用的倍缩掩模增强技术(RET)的方法，但也可使用这些RET方法改善其他制造方法。本公开增强了可在衬底上实现的分辨率，但并没有为了生产倍缩掩模而显著增加计算时间或运行时间。本公开的实施方案涉及应被称为掩模晶圆共优化(MWCO)的用以解决可帮助彼此成功的以下两个工艺的技术：掩模制造和晶圆产生。对于本公开，MWCO可具有两个目的。第一，晶圆工艺通过利用反向光刻技术(ILT)针对掩模可制造性进行优化来提高掩模质量。这涉及执行ILT以产生初始掩模图案，所述初始掩模图案用于确定一组VSB射域，根据该组VSB射域计算新掩模图案。第二，掩模工艺通过在具有重叠射域的基于模型的MDP期间针对晶圆质量进行优化来提高晶圆质量。在迭代流程中组合这些步骤的结果是优化的掩模图案。因此，本发明的RET方法使用晶圆工艺作为成本来经由ILT改善掩模制造，同时使用掩模工艺来经由基于模型的MDP提高晶圆质量。即，MWCO包括已针对掩模可制造性进行优化的初始掩模图案，并且然后针对晶圆质量优化根据初始掩模图案确定的该组VSB射域。

尽管曲线ILT非常适合于像素域，但其优化可直接驱动降低边缘放置误差(EPE)以满足VSB的光学近接要求。在优化之前，所模拟的晶圆轮廓可能不会击中晶圆目标。在一些实施方案中，在ILT优化之后，调整VSB射域，因此所模拟的晶圆轮廓可与晶圆目标匹配，从而减少或消除EPE。

曲线ILT的一个目的是实现最佳工艺窗口。与OPC相比，ILT具有从-60nm散焦至+60nm散焦以及从93.3％剂量至106.7％剂量变化的更大工艺窗口(在不同焦点和剂量下的工艺条件)。具有常规OPC触点的设计可能无法在晶圆上从阵列中心至阵列边缘均匀地印刷，有些可能具有颈缩问题，或者有些可能甚至根本无法印刷。相比之下，晶圆上的设计优化的ILT图像可针对所有工艺条件和所有触点示出十分一致的印刷，无论它们在阵列中的位置、间距和旋转角度如何。ILT的示例在题为“Modeling of a Design in ReticleEnhancement Technology”的美国专利10,657,213中公开，所述专利归本申请的受让人所有并且以引用方式特此并入。

如图3B所示，根据一些实施方案，本公开使用新颖的MWCO流程320，其组合了曲线ILT与基于模型的MDP的益处以计算优化的掩模图案并且输出优化射域列表以便利用VSB写入器产生掩模。“优化的”掩模图案在ILT最大化工艺窗口的情况下针对掩模可制造性进行优化，并且优化的射域列表利用基于模型的MDP针对晶圆质量进行优化，同时最小化VSB的射域计数，由此增加整备时间。步骤322涉及曲线ILT产生和MDP，并且可包括MPC。即使ILT产生曲线掩模图案，它仍然需要满足掩模规则，因为类似于光刻工艺，掩模工艺受剂量分布以及对比度、抗蚀剂分辨率和蚀刻工艺的限制或影响。在一些实施方案中，步骤322可包括整合到ILT优化中以产生掩模规则检查(MRC)清理掩模图案的一组掩模规则。如步骤324所示，产生用于VSB的一组初始射域，以产生MRC清理掩模。在步骤326中，MWCO流程迭代地优化晶圆EPE和工艺窗口(PW)，同时操纵VSB射域边缘以产生直线目标掩模形状。为了实现这一点，在步骤326中除ILT工艺之外，MWCO还并入掩模-晶圆双重模拟，使得在步骤328中针对VSB写入器的射域计数优化输出。

与常规多边形一样，曲线掩模形状需要掩模数据准备(MDP)和掩模工艺修正(MPC)，使得掩模写入器可产生具有所要形状和尺寸的掩模。全倍缩掩模MDP和MPC(具体来说在基于模型的MPC(EUV所要求的)中)需要很多的运行时间，从而使总流片整备时间更长。

常规地，掩模模型被并入到OPC模型中以便跳过MPC步骤。然而，许多掩模效应(诸如因蚀刻造成的效应)并未在OPC模型中建模。此外，在OPC模型中根本不考量掩模写入中的MDP和剂量调变。在本发明的实施方案中，为了解释诸如因蚀刻造成的常见掩模效应，在步骤322中的MPC可使用具有PSF的简单掩模模型(诸如单个高斯掩模模型)实现并且可包括恒定的蚀刻偏差。替代地，可使用具有多个高斯分布和可变蚀刻偏差的更复杂掩模模型。在一些实施方案中，MDP和剂量调变由粗网格上的第一取样射域来解释。在MWCO流程中进一步调整射域和/或掩模图案，从而导致被优化以产生最佳晶圆图案的掩模。在一些实施方案中，在MWCO计算的一个或多个迭代中调整射域以消除对单独MDP和MPC工艺的需要。

可离线、管线化或与掩模写入器一起执行的MPC可操纵应用于掩模的形状或剂量，以便除了对制造变化的适应性的其他量度之外，还修正线性并且增强临界尺寸一致性(CDU)和线边缘粗糙度(LER)。改善CDU和LER包括增强剂量余裕以及改善掩模中的特征之间的剂量余裕一致性。增强剂量余裕(边缘斜率)在归本申请的受让人所有的题为“Methodand System for Forming High Accuracy Patterns Using Charged Particle BeamLithography”的美国专利8,473,875中公开。对于将利用VSB或CP写入器写入的掩模，CD拆分的减少也可改善CDU。CD拆分是当使用多于一个射域来定义临界尺寸特征的相对边缘时。CD拆分的示例在归本申请的受让人所有的题为“Method and System for Forming HighPrecision Patterns Using Charged Particle Beam Lithography”的美国专利8,745,549中公开。

在典型的半导体制造工艺中，图1中的步骤130的RET产生目标掩模形状。当掩模表示没有自动地满足所有所要掩模约束和特性(诸如允许的透射值、最小特征尺寸、最小间距或足够剂量余裕等)时，对掩模适用性的评估需要引入添加与违反这些约束相关的成本的项。在反问题领域中，引入这些项称为正则化，并且是从一组可能是无限个的解中选择一个解的手段，这个解同等地或类似地很好拟合所要结果，但也具有其他先验的期望性质。对掩模进行逆建模的示例是傅立叶-ILT，如题为“Lithography Mask Design Through MaskFunctional Optimization and Spatial Frequency Analysis”的美国专利No.7,856,612中所公开，所述专利归本公开的受让人所有且特此以引用方式并入。本公开的一些方面扩展到傅里叶-ILT以及其他RET系统和方法。

图4A示出常规半导体制造工艺如何将RET与掩模制造分开。使用OPC，优化所要掩模形状410以便实现最佳晶圆图案结果。OPC GDS/OASIS后文件描述了优化的掩模形状420。掩模被制造成尽可能接近由OPC优化的形状。MPC(基于规则的MPC或基于模型的MPC)在含有优化的掩模形状420的GDS/OASIS文件上运行，从而导致针对制造工艺窗口440校正的掩模形状430。然后将所修正形状(对工艺窗口440进行校正的掩模形状430)分割成一组矩形450，其中各矩形是VSB掩模写入器写入的射域。

图4B示出根据实施方案的MWCO如何组合ILT工艺、重叠射域产生和掩模-晶圆双重模拟，使得可针对射域计数优化掩模形状410作为射域输出425。通过使用双重模拟，晶圆EPE被迭代地优化，同时操纵VSB射域边缘以产生已知可在VSB写入器上写入的直线目标掩模形状，并且具有可接受的射域计数。双重模拟的示例在题为“Method and System forForming a Pattern on a Reticle Using Charged Particle Beam Lithography”的美国专利9,323,140中公开，所述专利归本申请的受让人所有且特此以引用方式并入。MWCO输出一组VSB射域，而不是掩模形状。在掩模制造期间，具有使用详细掩模模型的更准确掩模工艺模型的MPC仍可运行，从而产生具有额外修正445的射域455，但不再需要分割掩模形状。MWCO能够递送VSB掩模写入器可写入的一组VSB射域，从而显著地改善流片整备时间。即，与其中在掩模制造阶段期间需要进一步分割掩模形状的常规方法相比，本发明的方法提供因掩模的该组射域已适合掩模可制造性而减少了计算时间的益处。

图5A和图5B示出根据一些实施方案的MWCO流程500和501如何组合曲线ILT和基于模型的MDP的益处以使用VSB写入器针对掩模图案优化一组射域。在步骤510中输入衬底设计，例如用于半导体芯片的目标晶圆图案。用于目标晶圆图案的衬底设计是将形成在衬底上的所要图案，并且可以是例如半导体芯片的整个掩模层。目标晶圆图案跨越整个设计区域。在步骤512中，曲线ILT用于针对衬底设计产生所要曲线掩模形状。ILT工艺的产物是初始掩模图案514，所述始掩模图案是根据衬底的所要图案来确定的。在步骤516中，使用光学光刻模拟根据初始掩模图案514计算第一衬底图案518。在步骤522中根据初始掩模图案514确定一组VSB射域。在步骤524中，使用简单掩模模型根据在步骤522中确定的该组VSB射域使用带电粒子束模拟计算掩模图案。在步骤524中在模拟工艺中计算出的优化掩模图案525被输出，然后在步骤526中用于使用光学光刻模拟计算第二衬底图案528。在步骤532中使用EPE将第一衬底图案518与第二衬底图案528进行比较。当在步骤534中EPE值在预定公差内时，衬底图案是等同的。当在比较步骤532中确定衬底图案等同时，在步骤522中产生的该组VSB射域被认为足够准确以产生掩模图案，并且在步骤540中输出该组VSB射域以用于掩模制造。

如果第一衬底图案518和第二衬底图案528的EPE值不在预定公差内，则在步骤536中通过移动射域或缩放射域来调整(即，修改)该组VSB射域以最小化EPE。使用步骤524中的简单掩模模型根据来自步骤536的一组修改后的VSB射域来模拟优化的掩模图案。优化的掩模图案525然后用于利用步骤526中的光刻模型来模拟经修订的第二衬底图案528。如步骤532中所示，将第一衬底图案518与经修订的第二衬底图案528进行比较。重复步骤532至步骤534、536并返回到步骤524、525、526、528和532的迭代优化算法，直到针对在步骤528中产生的经修订的第二衬底图案和第一衬底图案518的EPE值在预定公差内为止。当第一衬底图案和经修订的第二衬底图案在预定公差内时，在步骤540中输出该组VSB射域以用于掩模制造。

与图5A相比，图5B示出另一个流程501，其中一组初始VSB射域首先在粗网格上进行取样。在一些实施方案中，图5B中的流程501的步骤520通过在初始掩模图案514的图像上覆盖粗网格来产生用于步骤522的该组初始VSB射域。以确立的间隔(例如，100nm)对网格进行取样，可通过初始掩模图案与网格上的位置的联合来形成该组初始VSB射域。以粗范围确立间隔可以是最小化射域计数的第一步。在步骤524中，该组初始VSB射域可用于计算掩模图案。

在一个实施方案中，步骤522可涉及确定以下各项：重叠射域，以在掩模上产生并未印刷在衬底上的SRAF；以及非重叠射域，以产生具有刚好足够大以产生例如如在步骤512中由曲线ILT所指定的掩模轮廓的射域计数的主要特征。重叠射域进一步减少射域计数。使用图5A的MWCO流程500或图5B的流程501，用于重叠射域的MDP是基于模拟的，其中利用迭代优化来确定产生所要掩模轮廓的一组VSB射域会最小化射域计数且利用掩模工艺中的自然圆角，这在SRAF尺寸中尤为突出。在判断本公开中描述的MWCO流程的有效性的比较研究中，在没有迭代地优化该组VSB射域的情况下，在掩模-晶圆双重模拟之后，所模拟的第二衬底图案在2nm EPE内。由于此工艺首先使用曲线ILT产生目标曲线掩模形状，然后单独地优化VSB射域以击中所要掩模轮廓，因此在射域计数方面的折衷不可避免地导致准确度损失，诸如该2nm EPE。利用迭代MWCO流程修订该组VSB射域可很大程度地改善晶圆结果。当基于掩模-晶圆双重模拟的晶圆EPE移动用于产生掩模轮廓的该组VSB射域时，晶圆EPE在相同位置处从2nm减小至0nm，并且在所有形状中都小于1nm。一旦在新颖MWCO流程中将优化目标从掩模改变为晶圆，则可进一步减少射域计数，因为扫描仪是将滤除掩模上的高频特征的频段受限光学系统。采用这种方法迭代地优化VSB射域边缘，同时优化晶圆EPE，而无需过多改变射域计数或射域配置，会显著地提高将曲线掩模形状作为目标的能力，同时最小化对VSB射域计数的影响。

在实施方案中，用于与可变形状束(VSB)光刻一起使用的倍缩掩模增强技术(RET)的方法包括：输入将在衬底上形成的所要图案(步骤510)；根据所述衬底的所要图案确定初始掩模图案514；使用VSB曝光系统针对晶圆质量优化初始掩模图案(例如，步骤524、525、526、528和532的迭代)；以及(从步骤524)输出优化的掩模图案525。

在一些实施方案中，优化初始掩模图案包括：确定将形成初始掩模图案的一组初始VSB射域(步骤522)；使用带电粒子束模拟根据该组初始VSB射域计算模拟掩模图案(步骤524)；以及调整(步骤536)该组初始VSB射域或初始掩模图案，由此产生优化的掩模图案。在一些实施方案中，对该组初始VSB射域的调整产生一组调整后的VSB射域；并且所述方法进一步包括：输出具有优化的掩模图案的该组调整后的VSB射域(步骤540)。在一些实施方案中，所述方法进一步包括：在MWCO流程500或501之后输入详细的掩模模型；修改该组调整后的VSB射域(在步骤540之后)以产生一组修改后的VSB射域，其中该组修改后的VSB射域符合详细掩模模型；以及输出该组修改后的VSB射域以用于最终制造，其中更进一步的实施方案包括利用该组修改后的VSB射域对倍缩掩模曝光。

在一些实施方案中，对模拟掩模图案的计算(步骤524)使用简单掩模模型。简单掩模模型可以是单个高斯分布和/或可包括恒定蚀刻偏差。

在一些实施方案中，所述方法还可以包括根据初始掩模图案计算第一衬底图案518；以及根据模拟掩模图案计算第二衬底图案528。可使用光刻模拟(步骤516、526)执行计算第一衬底图案和第二衬底图案。在一些实施方案中，优化初始掩模图案还包括：将第一衬底图案与第二衬底图案进行比较(步骤532)；并且优化初始掩模图案还可以包括缩放或移动该组调整后的VSB射域中的一个或多个射域，由此形成一组优化的射域。方法可包括：使用简单掩模模型来使用带电粒子束模拟(步骤526)利用该组优化的射域来计算优化的掩模。

在一些实施方案中，初始掩模图案是曲线的。在一些实施方案中，初始掩模图案是直线的。在一些实施方案中，确定针对掩模可制造性进行优化。在一些实施方案中，确定初始掩模图案还包括反向光刻技术(步骤512)。

针对掩模可制造性进行优化

如图6所示，在本公开的一些实施方案中，基于掩模图案620产生一组VSB射域，所述掩模图案利用曲线ILT针对掩模可制造性以及在粗网格上取样的该组VSB射域进行优化。本公开中的粗网格可定义为100nm网格。在其他实施方案中，粗网格可为80nm至120nm网格，或者大于或小于100nm。例如，网格大小可被设定大小以适应图案中形状的大小。使用曲线ILT优化算法，可根据直线衬底特征610来计算曲线掩模特征620。掩模几何结构630(也示出在视图640中，所述视图是掩模几何结构630的一部分的更近视图)示出曲线掩模图案(诸如图5A和图5B的初始掩模图案514)可如何覆盖在粗网格(诸如100nm网格)上。各掩模图案基于输入衬底设计和光刻模型具有剂量值和特征大小。剂量值由不同的灰色阴影表示。

在步骤524中根据该组初始VSB射域计算模拟掩模图案使用简单掩模模型。简单掩模模型具有PSF(诸如单个高斯分布)并且可包括恒定蚀刻偏差。与利用更复杂的掩模模型相比，利用简单掩模模型进行模拟花费更少时间。根据需要，通过对粗网格上的初始掩模图案进行取样以获得基于网格的掩模几何结构630而从初始掩模图案并且从更近视图640提取轮廓。该基于网格的几何结构用于在图5A和图5B中的步骤520中确立该组初始VSB射域并且步骤536中在未来迭代中修改该组初始VSB射域。

如图7中的示例所示，可在剂量图740上对初始掩模图案(类似于图6的视图640)进行取样以产生100nm网格750，其中剂量图740上的初始掩模图案的各非零剂量变为网格750中的100nm×100nm VSB射域位置，并且射域的剂量对应于所述位置与初始掩模图案相交的剂量值。确定图案边缘上的射域取决于射域的剂量和附近剂量值两者。例如，740中的射域剂量0.7将与射域大小对应，从而在网格750中占据以射域剂量0.7指示的网格位置。

图8示出其中可将共享边缘和相同剂量值的邻近射域852一起合并成更大射域858以减少射域计数的实施方案。未定义掩模轮廓边界的内射域854可被冻结，如区域856所指示。那些被冻结的内射域不需要进一步优化；它们的剂量是固定的并且在优化迭代期间将不会改变。

图9示出本发明的方法可如何通过MDP通过首先在粗网格上取样、冻结内射域956、然后仅优化轮廓定义射域958(如视图960(来自曲线ILT 920的特征端部的特写视图)中所示，其中各步骤减少射域数量)来流线化利用曲线ILT 920对掩模图案的优化。对于窄形状，100nm取样可太粗，并且因此可使用更精细取样，诸如小于100nm。即，可根据形状的大小来调整网格大小，使得例如至少一个网格点与形状相交。

在一些实施方案中，可利用重叠射域进一步减少该组VSB射域中的射域数量。图10B示出使用重叠射域而非如图10A所示不重叠的常规射域可允许以减少的射域计数以及施加在重叠区域中的额外能量写入图案，并且不会损害掩模质量。如图10B所示，仅需要64个重叠射域1020以产生与图10A中的120个常规射域1010相同的具有0晶圆EPE的掩模特征。利用这种方法，在具有相同晶圆EPE的情况下，重叠射域计数的效率几乎是两倍。重叠射域可在更短写入时间内产生更多能量，从而提供比常规射域更佳的工艺余裕以及更佳的CDU。美国专利No.7,754,401也公开剂量调变的使用，其中射域的指定剂量相对于其他射域的剂量变化。术语基于模型的分割用于描述使用美国专利No.7,754,401的技术确定射域的工艺，所述专利特此以引用方式并入。

在一些实施方案中，频段受限扫描仪可用于滤除小微动，如图11所示，使得有效地消除所述微动。在此示例中，平滑轮廓从对射域之间的微动进行滤波而产生。

图12A至图12B示出可平衡写入时间与掩模图案保真度，同时针对印刷在晶圆上的主要特征使用更少常规射域并且针对未印刷在晶圆上的SRAF使用重叠射域。图12A示出在针对VSB利用常规MDP射域的情况下在左侧射域的SRAF 1210以及在右侧射域的主要特征1212。图12B根据一些实施方案采用MDP与重叠射域以产生相同SRAF 1220和主要特征1222。用于任何给定掩模的大部分射域计数来自曲线SRAF。在具有不同密度的接触阵列的案例研究中，需要超过80％的射域以产生曲线SRAF。因为SRAF对晶圆EPE具有相对较小影响，所以可在SRAF上使用重叠射域以明显地减少射域计数。另一方面，主要特征对晶圆EPE具有较大影响；因此，常规射域可用于获得更高精度，如图12B所示。

图13中的结果示出重叠射域与MPC组合可显著地改善曲线掩模图案保真度和弹性。如图13所示，重叠射域是用于减少射域并且改善将由VSB掩模写入器写入的成角度线和曲线特征的剂量余裕的技术。图13示出对于VSB掩模写入器以两种方式分割的典型曲线ILT掩模图案。图案1310使用用于VSB的557个常规MDP射域。图案1320采用MDP与103个重叠射域以产生相同图案。从该示例得出两种观察结果：第一，重叠射域可显著地减少总射域计数；并且第二，在这种情况下(以及在大多数生产设计中)大多数射域用于未印刷的SRAF，而非用于主要特征。如本领域已知，与主要特征相比，SRAF对晶圆边缘放置误差(EPE)具有远远更小的影响。对于接触层中的任何给定的目标主要特征，大量射域在常规分割解决方案中用于SRAF。重叠射域产生SRAF，所述SRAF表现良好，而无需花费大量VSB写入时间来产生它们。当将通过常规方法产生的掩模图案1330(例如，经分割图案1310)与通过重叠射域产生的掩模图案1340(例如，经分割图案1320)进行比较时，利用通过重叠射域产生的图案1340，对目标轮廓的掩模图案保真度更大。

在一些实施方案中，一种用于使用可变形状束(VSB)光刻分割表面上的待曝光图案的方法包括：输入初始图案(步骤510)；用二维网格覆盖所述初始图案(步骤520)，其中一组初始VSB射域由初始图案与网格上的位置(图7)的联合形成；合并该组初始VSB射域中的两个或更多个相邻射域852以在一组修改后的VSB射域中产生更大射域858；以及输出该组修改后的VSB射域(步骤540)。

在一些实施方案中，与该组初始VSB射域相比，合并减少了射域数量。在一些实施方案中，该组初始VSB射域中的射域被分配正常剂量，在此情况下，所述初始图案完全地覆盖用于所述射域(诸如射域854)的网格上的位置；以及被分配小于正常剂量，在此情况下，所述初始图案部分地覆盖所述射域(诸如射域852)的网格上的位置。在一些实施方案中，合并包括将具有相同剂量的射域与相邻射域(射域852)合并，从而在该组修改后的VSB射域中产生更大射域858。

在一些实施方案中，初始图案包含主要特征(例如，主要特征1222)。在一些实施方案中，该组修改后的VSB射域还包含重叠射域；其中所述重叠射域可用于SRAF中。

在一些实施方案中，二维网格包含100nm×100nm区域的阵列。在一些实施方案中，初始图案是曲线的。在一些实施方案中，使用反向光刻技术(ILT)确定初始图案。

在一些实施方案中，表面是倍缩掩模或掩模。所述方法可包括：输入掩模模型；以及使用所述掩模模型利用该组修改后的VSB射域计算表面上的计算出的待曝光图案。掩模模型可包含单个高斯分布或恒定蚀刻偏差。计算可包括带电粒子束模拟。所述方法可包括：根据初始图案计算第一衬底图案518；以及根据表面上的计算出的待曝光图案计算第二衬底图案528。计算第一衬底图案和第二衬底图案可包括光刻模拟(步骤516、526)。方法还可以包括：通过比较(步骤532)第一衬底图案与第二衬底图案来优化该组修改后的VSB射域。在一些实施方案中，所述优化包括缩放或移动该组修改后的VSB射域中的一个或多个射域，由此形成一组调整后的VSB射域。在一些实施方案中，所述方法还包括：使用掩模模型来使用带电粒子束模拟利用该组调整后的VSB射域来计算优化掩模。

计算系统

本公开中描述的计算和处理步骤可使用具有适当计算机软件的通用计算机作为计算装置来实施。多个计算机或处理器核心也可并行使用。在一些实施方案中，单个地或多个地使用的专用硬件装置可用于以与使用通用计算机或处理器核心相比更快的速度执行一个或多个步骤的计算。在某些实施方案中，专用硬件装置可以是图形处理单元(GPU)。在其他实施方案中，其他专用硬件装置可用作共处理器，诸如数字信号处理器(DSP)、张量处理单元(TPU)、现场可编程门阵列(FPGA)或专用集成电路(ASIC)。

图14是可用于执行本公开中描述的计算的计算硬件装置1400的示例的框图。计算硬件装置1400包括附接有主要存储器1404的中央处理单元(CPU)1402。CPU 1402可包含例如八个处理核心，由此增强计算机软件的为多线程的任何部分的性能。主要存储器1404的大小可以是例如64G字节。CPU 1402连接到快速周边组件互连(PCIe)总线1420。图形处理单元(GPU)1414还可以连接到PCIe总线1420。在计算硬件装置1400中，GPU 1414可以或可以不连接到图形输出装置(诸如视频监视器)。如果没有连接到图形输出装置，则GPU 1414可纯粹地用作高速并行计算引擎。与使用CPU 1402进行所有计算相比，计算软件可通过使用GPU1414进行计算中的一部分来获得显著更高的性能。CPU 1402经由PCIe总线1420与GPU 1414通信。在其他实施方案(未示出)中，GPU 1414可与CPU 1402集成，而不是连接到PCIe总线1420。磁盘控制器1408也可附接到PCIe总线1420，其中例如两个磁盘1410连接到磁盘控制器1408。最后，局域网(LAN)控制器1412也可附接到PCIe总线，并且提供与其他计算机的千兆以太网(GbE)连接性。在一些实施方案中，计算机软件和/或设计数据存储在磁盘1410上。在其他实施方案中，可经由GbE以太网或其他连接性解决方案(诸如无限带宽)从其他计算机或文件服务硬件存取计算机程序或设计数据或者计算机程序与设计数据两者。

图15是用于执行本发明的实施方案的计算的系统的另一个实施方案。系统1500也可被称为计算设计平台(CDP)，并且包括主节点1510、可选观察节点1520、可选网络文件系统1530以及GPU使能的节点1540。观察节点1520可不存在或替代地仅具有一个节点，或者可具有其他数量的节点。GPU使能的节点1540可包括一个或多个GPU使能的节点。各GPU使能的节点1540可以是例如GPU、CPU、成对GPU和CPU、用于CPU的多个GPU、或GPU与CPU的其他组合。GPU和/或CPU可位于单个芯片上，所述单个芯片诸如GPU芯片，所述GPU晶片具有由该芯片上的GPU加速的CPU；或CPU芯片，所述CPU芯片具有对CPU加速的GPU。GPU可由其他共处理器替代。

主节点1510和观察节点1520可经由交换机和高速网络(诸如网络1550、1552和1554)连接到网络文件系统1530和GPU使能的节点1540。在示例性实施方案中，网络1550可以是56Gbps网络，网络1552可以是1Gbps网络，并且网络1554可以是管理网络。在各种实施方案中，可存在更少或更大数量的这些网络，并且可存在网络类型(诸如高速和低速)的各种组合。主节点1510控制CDP 1500。外部系统可从外部网络1560连接到主节点1510。在一些实施方案中，作业从外部系统启动。在启动作业之前，用于作业的数据被加载到网络文件系统1530上，并且程序用于分派和监视GPU使能的节点1540上的任务。作业进度可经由图形界面(诸如观察节点1520)或者由使用者在主节点1510上查看。所述任务使用在CPU上运行适当的可执行文件的脚本在CPU上执行。可执行文件连接到GPU，运行各种计算任务，然后与GPU断开连接。主节点1510也可用于禁用任何失效的GPU使能的节点1540，然后操作，就好像该节点不存在一样。

在一些实施方案中，试验掩模图案被划分为多个块，并且计算机处理器还被配置来计算多个块中的各块的成本，对多个块的计算可在分布式过程中执行。

在一般实施方案中，系统是计算机处理器，所述计算机处理器在一些实施方案中可包括用于执行分布式计算(诸如并行处理)的图形处理单元或其他共处理器。在一些实施方案中，图形处理单元或其他共处理器可被配置来相互互连以实现快速通信。

已经详细参考所公开发明的实施方案，所述实施方案的一个或多个示例已在附图中示出。各示例是通过解释本技术的方式提供，而不是对本技术的限制。事实上，尽管已经关于本发明的特定实施方案详细描述了说明书，但将了解，本领域技术人员在获得对前述内容的理解后可容易地想到对这些实施方案的更改、这些实施方案的变化以及等效实施方案。例如，作为一个实施方案的一部分示出或描述的特征可与另一个实施方案一起使用以产生又一个实施方案。因此，预期本标的涵盖在随附权利要求书及其等效物的范围内的所有此类修改和变化。在不背离本发明的范围(其在所附权利要求书中更具体地阐述)的情况下，本领域技术人员可实践本发明的这些以及其他修改和变化。此外，本领域技术人员应当理解，前述描述只是示例性的且不意欲限制本发明。

Claims (37)

1.一种用于与可变形状束(VSB)光刻一起使用的倍缩掩模增强技术(RET)的方法，所述方法包括：

输入将在衬底上形成的所要图案；

根据所述衬底的所述所要图案确定初始掩模图案；

使用VSB曝光系统针对晶圆质量优化所述初始掩模图案，由此产生优化的掩模图案；以及

输出所述优化的掩模图案。

2.如权利要求1所述的方法，其中所述优化包括：

确定将形成所述初始掩模图案的一组初始VSB射域；

使用带电粒子束模拟根据该组初始VSB射域计算模拟掩模图案；以及

调整该组初始VSB射域或所述初始掩模图案，由此产生所述优化的掩模图案。

3.如权利要求2所述的方法，其中所述调整该组初始VSB射域产生一组调整后的VSB射域；并且

所述方法还包括输出该组调整后的VSB射域。

4.如权利要求3所述的方法，所述方法还包括：

输入详细掩模模型；

修改该组调整后的VSB射域以产生一组修改后的VSB射域，其中该组修改后的VSB射域符合所述详细掩模模型；以及

输出该组修改后的VSB射域。

5.如权利要求4所述的方法，所述方法还包括利用该组修改后的VSB射域对倍缩掩模曝光。

6.如权利要求3所述的方法，其中所述计算所述模拟掩模图案使用简单掩模模型。

7.如权利要求6所述的方法，其中所述简单掩模模型包含单个高斯分布。

8.如权利要求6所述的方法，其中所述简单掩模模型包含恒定蚀刻偏差。

9.如权利要求6所述的方法，所述方法还包括：根据所述初始掩模图案计算第一衬底图案；以及根据所述模拟掩模图案计算第二衬底图案。

10.如权利要求9所述的方法，其中计算所述第一衬底图案和所述第二衬底图案包括光刻模拟。

11.如权利要求10所述的方法，其中优化所述初始掩模图案还包括将所述第一衬底图案与所述第二衬底图案进行比较。

12.如权利要求11所述的方法，其中优化所述初始掩模图案还包括缩放或移动该组调整后的VSB射域中的一个或多个射域，由此形成一组优化的射域。

13.如权利要求12所述的方法，所述方法还包括使用所述简单掩模模型来使用带电粒子束模拟利用该组优化的射域计算所述优化的掩模图案。

14.如权利要求1所述的方法，其中所述初始掩模图案是曲线的。

15.如权利要求1所述的方法，其中所述初始掩模图案是直线的。

16.如权利要求1所述的方法，其中所述确定针对掩模可制造性进行优化。

17.如权利要求16所述的方法，其中所述确定还包括反向光刻技术(ILT)。

18.一种用于使用可变形状束(VSB)光刻分割表面上的待曝光图案的方法，所述方法包括：

输入初始图案；

用二维网格覆盖所述初始图案，其中一组初始VSB射域由所述初始图案与所述网格上的位置的联合形成；

合并该组初始VSB射域中的两个或更多个相邻射域以在一组修改后的VSB射域中产生更大射域；以及

输出该组修改后的VSB射域。

19.如权利要求18所述的方法，其中与该组初始VSB射域相比，所述合并减少射域数量。

20.如权利要求18所述的方法，其中该组初始VSB射域中的射域被分配正常剂量，在此情况下，所述初始图案完全地覆盖用于所述射域的所述网格上的位置；以及被分配小于正常剂量，在此情况下，所述初始图案部分地覆盖所述射域的所述网格上的所述位置。

21.如权利要求18所述的方法，其中所述合并包括将具有相同剂量的射域与相邻射域合并，从而在该组修改后的VSB射域中产生所述更大射域。

22.如权利要求18所述的方法，其中所述初始图案包含主要特征。

23.如权利要求18所述的方法，其中该组修改后的VSB射域还包含重叠射域。

24.如权利要求23所述的方法，其中所述重叠射域用于SRAF中。

25.如权利要求18所述的方法，其中所述二维网格包含100nm×100nm区域的阵列。

26.如权利要求18所述的方法，其中所述初始图案是曲线的。

27.如权利要求18所述的方法，其中所述初始图案使用反向光刻技术(ILT)确定。

28.如权利要求18所述的方法，其中所述表面是倍缩掩模或掩模。

29.如权利要求28所述的方法，所述方法还包括：

输入掩模模型；以及

使用所述掩模模型利用该组修改后的VSB射域计算所述表面上的计算出的待曝光图案。

30.如权利要求29所述的方法，其中所述掩模模型包含单个高斯分布。

31.如权利要求29所述的方法，其中所述掩模模型包含恒定蚀刻偏差。

32.如权利要求29所述的方法，其中所述计算包括带电粒子束模拟。

33.如权利要求29所述的方法，所述方法还包括；

根据所述初始图案计算第一衬底图案；以及

根据所述表面上的所述计算出的待曝光图案计算第二衬底图案。

34.如权利要求33所述的方法，其中计算所述第一衬底图案和所述第二衬底图案包括光刻模拟。

35.如权利要求34所述的方法，所述方法还包括通过比较所述第一衬底图案与所述第二衬底图案来优化该组修改后的VSB射域。

36.如权利要求35所述的方法，其中所述优化包括缩放或移动该组修改后的VSB射域中的一个或多个射域，由此形成一组调整后的VSB射域。

37.如权利要求36所述的方法，所述方法还包括使用所述掩模模型来使用带电粒子束模拟利用该组调整后的VSB射域计算优化掩模。