CN117766547A - 阵列基板、显示面板 - Google Patents

Abstract

本申请涉及一种阵列基板、显示面板。该阵列基板包括：衬底和栅极驱动电路；栅极驱动电路位于衬底的一侧，栅极驱动电路包括多级移位寄存器，移位寄存器包括第一输出晶体管、第二输出晶体管和控制模块，第一输出晶体管连接于第一信号线和移位寄存器的输出端之间，第二输出晶体管连接于第二信号线和移位寄存器的输出端之间，第一输出晶体管的栅极和第二输出晶体管的栅极与控制模块电连接，第一输出晶体管和第二输出晶体管在衬底上的正投影位于控制模块在衬底上的正投影的同一侧。可以节省空间，有利于阵列基板的窄边框设计。

Description

阵列基板、显示面板

技术领域

本申请涉及显示技术领域，特别是涉及一种阵列基板、显示面板。

背景技术

随着科技的发展以及显示行业的进步，消费者对于显示产品的边框的要求越来越高，窄边框甚至零边框逐渐成为了潮流和趋势。因此，如何进一步的缩窄显示产品的边框，是目前需要解决的问题。

发明内容

基于此，有必要针对上述技术问题，提供一种能够使得显示产品的边框更窄的阵列基板、显示面板。

本申请实施例第一方面提供一种阵列基板，包括：

衬底；

栅极驱动电路，位于衬底的一侧，栅极驱动电路包括多级移位寄存器，移位寄存器包括第一输出晶体管、第二输出晶体管和控制模块，第一输出晶体管连接于第一信号线和移位寄存器的输出端之间，第二输出晶体管连接于第二信号线和移位寄存器的输出端之间，第一输出晶体管的栅极和第二输出晶体管的栅极与控制模块电连接，第一输出晶体管和第二输出晶体管在衬底上的正投影位于控制模块在衬底上的正投影的同一侧。

在其中一些实施例中，第一输出晶体管和第二输出晶体管在衬底上的正投影，位于控制模块在衬底上的正投影与阵列基板的边缘之间。

在其中一些实施例中，第一信号线和第二信号线中的一者为高压电源线，另一者为低压电源线。

和/或，第一信号线和第二信号线沿第一方向延伸，且沿第二方向排列。

和/或，栅极驱动电路为发光控制驱动电路。

和/或，阵列基板还包括信号输出线，与移位寄存器的输出端电连接，信号输出线沿第二方向延伸，信号输出线与控制模块在衬底上的正投影沿第一方向排列。

在其中一些实施例中，多级移位寄存器沿第一方向排列，第一输出晶体管和第二输出晶体管在衬底上的正投影，位于控制模块在衬底上的正投影沿第二方向相对的两侧中的一侧，第一方向与第二方向相交。

在其中一些实施例中，阵列基板还包括与控制模块电连接的第一时钟信号线、第二时钟信号线和第一电源线，第一时钟信号线、第二时钟信号线和第一电源线同层设置。

在其中一些实施例中，第一时钟信号线在衬底上的正投影与控制模块在衬底上的正投影交叠。

在其中一些实施例中，第二时钟信号线在衬底上的正投影与控制模块在衬底上的正投影交叠。

在其中一些实施例中，第一电源线在衬底上的正投影与控制模块在衬底上的正投影交叠。

在其中一些实施例中，第一时钟信号线、第二时钟信号线和第一电源线沿第一方向延伸，且沿第二方向排列。

在其中一些实施例中，第一信号线在衬底上的正投影与第一输出晶体管和第二输出晶体管在衬底上的正投影交叠。

在其中一些实施例中，第一时钟信号线、第二时钟信号线、第一电源线和第一信号线同层设置。

在其中一些实施例中，第一电源线和第一信号线的电位不同。

在其中一些实施例中，第一电源线和第二信号线的电位相同。

在其中一些实施例中，每个移位寄存器通过两个过孔与第一电源线连接。

在其中一些实施例中，控制模块包括多个第一晶体管，多个第一晶体管的栅极通过第一导电走线电连接，第一导电走线与第一时钟信号线和第二时钟信号线中的一者电连接，

在其中一些实施例中，第一导电走线与多个第一晶体管的栅极同层设置。

和/或，控制模块包括多个第二晶体管，多个第二晶体管的栅极通过第二导电走线电连接，第二导电走线与第一时钟信号线和第二时钟信号线中的另一者电连接，

在其中一些实施例中，第二导电走线与多个第二晶体管的栅极异层设置。

和/或，控制模块包括多个第三晶体管，多个第三晶体管的栅极通过第三导电走线电连接，第三导电走线与第一电源线电连接，

在其中一些实施例中，第三导电走线与多个第三晶体管的栅极同层设置。

在其中一些实施例中，第三导电走线通过第三过孔与第一电源线电连接。

在其中一些实施例中，第2i-1级移位寄存器中的第二晶体管的栅极电连接的第二导电走线和第2i级移位寄存器中的第一晶体管的栅极电连接的第一导电走线电连接。

在其中一些实施例中，第2i-1级移位寄存器中的第一晶体管的栅极和第2i级移位寄存器中的第二晶体管的栅极与第一时钟信号线电连接。

第2i-1级移位寄存器中的第二晶体管的栅极和第2i级移位寄存器中的第一晶体管的栅极与第二时钟信号线电连接。其中，n/2≥i≥1，且i为正整数，n为移位寄存器的个数。

在其中一些实施例中，第一时钟信号线和第二时钟信号线上的时钟信号的频率相同，相位相反。

在其中一些实施例中，控制模块包括第一组晶体管和第二组晶体管，

第2j-1级移位寄存器中的控制模块中的第二组晶体管与第四导电走线电连接，第2j级移位寄存器中的控制模块中与的第一组晶体管与第四导电走线电连接，第四导电走线通过第一过孔与第二时钟信号线电连接。

和/或，第2j级移位寄存器中的控制模块中的第二组晶体管与第五导电走线电连接，第2j+1级移位寄存器中的控制模块中的第一组晶体管与第五导电走线电连接，第五导电走线通过第二过孔与第一时钟信号线电连接。其中，n/2≥j≥1，且j为正整数，n为移位寄存器的个数。

在其中一些实施例中，相邻两级移位寄存器在衬底上的正投影与一个第一过孔在衬底上的正投影交叠。相邻两级移位寄存器在衬底上的正投影与一个第二过孔在衬底上的正投影交叠。

在其中一些实施例中，相邻两个第一过孔之间的间距等于一个移位寄存器沿第一方向的尺寸的2倍。相邻两个第二过孔之间的间距等于一个移位寄存器沿第一方向的尺寸的2倍。

在其中一些实施例中，阵列基板还包括第三电源线，第一输出晶体管和第二输出晶体管在衬底上的正投影，位于控制模块在衬底上的正投影与第三电源线在衬底上的正投影之间。

在其中一些实施例中，阵列基板还包括第四电源线，第一输出晶体管和第二输出晶体管在衬底上的正投影，与第四电源线在衬底上的正投影交叠。第三电源线在衬底上的正投影与第四电源线在衬底上的正投影交叠。第三电源线和第四电源线电连接，第四电源线位于第三电源线远离衬底的一侧。

在其中一些实施例中，第一信号线、第二信号线和第三电源线同层设置。

在其中一些实施例中，阵列基板还包括第四电源线和第五电源线，第三电源线、第四电源线和第五电源线沿远离衬底的方向依次层叠设置，第三电源线、第四电源线和第五电源线电连接。

在其中一些实施例中，控制模块包括：

第五晶体管、第六晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第一电容、第二电容、第三电容中的部分或全部，其中：

第五晶体管的第一端用于接入输入信号，第五晶体管的第二端分别与第六晶体管的栅极、第十晶体管的第一端、第十五晶体管的第一端、第十一晶体管的栅极连接，第五晶体管的栅极用于接入第一时钟信号，第六晶体管的第一端用于接入第一时钟信号，第六晶体管的第二端分别与第八晶体管的第二端、第十七晶体管的第一端连接，第八晶体管的第一端用于接入第一电平信号，第八晶体管的栅极用于接入第一时钟信号，第十七晶体管的栅极用于接入第一电平信号，第十七晶体管的第二端分别与第一电容的第一端、第十六晶体管的第一端、第十四晶体管的栅极连接，第十六晶体管的栅极用于接入第一电平信号，第十六晶体管的第二端与第九晶体管的栅极连接，第九晶体管的第二端与第十晶体管的第二端连接，第九晶体管的第一端用于接入第二电平信号，第一电容的第二端分别与第十四晶体管的第二端、第十三晶体管的第一端连接，第十四晶体管的第一端用于接入第二时钟信号，第十三晶体管的栅极用于接入第二时钟信号，第十三晶体管的第二端分别与第三电容的第一端、第一输出晶体管的栅极、第十一晶体管的第二端连接，第三电容的第二端与第一输出晶体管的第一端连接，第一输出晶体管的第一端与第一信号线电连接，第一输出晶体管的第二端作为移位寄存器的输出端，第十一晶体管的第一端用于接入第二电平信号，第十五晶体管的第二端分别与第二电容的第一端、第二输出晶体管的栅极连接，第十五晶体管的栅极用于接入第一电平信号，第二电容的第二端用于接入第二时钟信号，第二输出晶体管的第一端与第二信号线电连接，第二输出晶体管的第二端作为移位寄存器的输出端。

在其中一些实施例中，第2i-1级移位寄存器中的晶体管接入的第一时钟信号由第一时钟信号线提供，第2i-1级移位寄存器中的晶体管接入的第二时钟信号由第二时钟信号线提供。

第2i级移位寄存器中的晶体管接入的第一时钟信号由第二时钟信号线提供，第2i级移位寄存器中的晶体管接入的第二时钟信号由第一时钟信号线提供。n/2≥i≥1，且i为正整数，n为移位寄存器的个数。

在其中一些实施例中，控制模块中的晶体管接入的第一电平信号由第一电源线提供。

在其中一些实施例中，控制模块中的晶体管接入的第二电平信号由第一信号线提供。

在其中一些实施例中，第八晶体管的第一端通过第四过孔与第一电源线电连接。

本申请实施例第二方面提供一种阵列基板，包括：

衬底；

栅极驱动电路，位于衬底的一侧，栅极驱动电路包括多级移位寄存器，移位寄存器包括第一组晶体管和第二组晶体管，第2j-1级移位寄存器中的第二组晶体管与第四导电走线电连接，第2j级移位寄存器中的第一组晶体管与第四导电走线电连接，第四导电走线通过第一过孔与第二时钟信号线电连接；

和/或，第2j级移位寄存器中的第二组晶体管与第五导电走线电连接，第2j+1级移位寄存器中的第一组晶体管与第五导电走线电连接，第五导电走线通过第二过孔与第一时钟信号线电连接；其中，n/2≥j≥1，且j为正整数，n为移位寄存器的个数。

本申请实施例第三方面提供一种显示面板，包括发光器件层和如前述的阵列基板。发光器件层位于衬底的一侧，发光器件层包括沿远离衬底的方向依次层叠设置的第一电极、发光层和第二电极。

在其中一些实施例中，阵列基板还包括第三电源线，第三电源线与第二电极电连接。

在其中一些实施例中，阵列基板还包括第四电源线和第五电源线，第三电源线、第四电源线和第五电源线沿远离衬底的方向依次层叠设置，第三电源线、第四电源线和第五电源线电连接，第五电源线与第一电极同层设置。

在其中一些实施例中，显示面板还包括触控层，触控层位于发光器件层远离衬底地一侧，第四电源线和第五电源线在衬底上的正投影的交叠区域，与触控层在衬底上的正投影和栅极驱动电路在衬底上的正投影的交叠区域交叠。

上述阵列基板、显示面板。通过设置栅极驱动电路位于衬底的一侧，栅极驱动电路包括多级移位寄存器，移位寄存器包括第一输出晶体管、第二输出晶体管和控制模块，第一输出晶体管连接于第一信号线和移位寄存器的输出端之间，第二输出晶体管连接于第二信号线和移位寄存器的输出端之间，第一输出晶体管的栅极和第二输出晶体管的栅极与控制模块电连接，第一输出晶体管和第二输出晶体管在衬底上的正投影位于控制模块在衬底上的正投影的同一侧。更有利于阵列基板的窄边框设计。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一个实施例中阵列基板的剖面结构示意图；

图2为一个实施例中阵列基板的平面示意图；

图3为一个实施例中栅极驱动电路的电路结构图；

图4为一个实施例中阵列基板的剖面结构示意图之二；

图5为一个实施例中阵列基板的第二导电层的版图；

图6为一个实施例中阵列基板的剖面结构示意图之三；

图7为一个实施例中阵列基板的栅极层的版图；

图8为一个实施例中阵列基板的版图结构的平面示意图；

图9为一个实施例中阵列基板的第一导电层的版图；

图10为一个实施例中阵列基板的剖面结构示意图之四；

图11为一个实施例中阵列基板的有源层的版图；

图12为一个实施例中阵列基板的电容极板层的版图；

图13为一个实施例中阵列基板的版图结构的平面示意图之二；

图14为一个实施例中阵列基板的剖面结构示意图之五；

图15为一个实施例中阵列基板的剖面结构示意图之六；

图16为一个实施例中阵列基板的剖面结构示意图之七。

附图标记说明：

10-衬底，20-移位寄存器，21-第一输出晶体管，22-第二输出晶体管，23-控制模块，100-第一时钟信号线，200-第二时钟信号线，300-第一电源线，400-第一信号线，401-第二信号线，501-第一导电走线，502-第二导电走线，503-第三导电走线，504-第四导电走线，505-第五导电走线，50-第一过孔，51-第二过孔，52-第三过孔，53-第四过孔，31-有源层，32-栅极绝缘层，33-栅极层，34-第一导电层，35-电容极板层，36-第二导电层，52-栅极，53-源极，54-漏极，55-电容，500-第三电源线，600-第四电源线，700-第五电源线，800-信号输出线，60-发光器件层，61-第一电极，62-发光层，63-第二电极，70-封装层，80-触控层，90-像素电路。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

本申请实施例提供的阵列基板可以应用在显示面板中，能够提供一种使得发光控制驱动电路、扫描电路等栅极驱动电路所占的空间更小的版图设计结构，由于发光控制驱动电路、扫描电路等栅极驱动电路所占的空间更小，宽度可以更窄，进而有利于显示面板的窄边框设计。

相关技术中的显示面板，存在显示面板的边框较宽的问题。经发明人研究，该问题的出现是由于相关技术中的显示面板，在边框区域需要布置发光控制驱动电路、扫描电路等栅极驱动电路，但是发光控制驱动电路、扫描电路等栅极驱动电路中的晶体管数量较多，时序信号线也较多，所以电路结构复杂，占据的空间较大，所需的布线空间较大，所以导致显示面板的边框难以缩窄。

基于上述技术问题，发明人研究发现，通过在阵列基板的纵向上进行布线设计，能够在厚度方向上为发光控制驱动电路、扫描电路等栅极驱动电路提供更大的布线空间，从而节省横向的空间。另外，通过复用走线，共用过孔的方式对发光控制驱动电路的版图结构进行重新设计，进一步的减少了发光控制驱动电路、扫描电路等栅极驱动电路所需的空间，从而突破了显示面板窄边框的设计瓶颈。

在一个实施例中，结合图1至图3所示，提供了一种阵列基板，包括：衬底10、栅极驱动电路，其中：

栅极驱动电路位于衬底10的一侧，栅极驱动电路包括多级移位寄存器20，移位寄存器20包括第一输出晶体管21(可为图3中M9)、第二输出晶体管22(可为图3中M10)和控制模块23，第一输出晶体管21连接于第一信号线400(可为图3中M9)和移位寄存器20的输出端之间，第二输出晶体管22连接于第二信号线401和移位寄存器20的输出端之间，第一输出晶体管21的栅极和第二输出晶体管22的栅极与控制模块23电连接，第一输出晶体管21和第二输出晶体管22在衬底10上的正投影位于控制模块23在衬底10上的正投影的同一侧。

在本实施例中，通过设置栅极驱动电路位于衬底的一侧，栅极驱动电路包括多级移位寄存器，移位寄存器包括第一输出晶体管、第二输出晶体管和控制模块，第一输出晶体管连接于第一信号线和移位寄存器的输出端之间，第二输出晶体管连接于第二信号线和移位寄存器的输出端之间，第一输出晶体管的栅极和第二输出晶体管的栅极与控制模块电连接，第一输出晶体管和第二输出晶体管在衬底上的正投影位于控制模块在衬底上的正投影的同一侧。更有利于阵列基板的窄边框设计。

栅极驱动电路可包括多个级联的移位寄存器。相邻两级移位寄存器中，前一级移位寄存器的输出端与后一级移位寄存器的输入端连接。

在一个实施例中，请继续参见图1，第一输出晶体管21和第二输出晶体管22在衬底10上的正投影，位于控制模块23在衬底10上的正投影与阵列基板的边缘之间。

如图2所示，多级移位寄存器20沿第一方向排列，第一输出晶体管21和第二输出晶体管22在衬底10上的正投影，位于控制模块23在衬底10上的正投影沿第二方向相对的两侧中的一侧。第一方向与第二方向相交，例如可垂直。即第一输出晶体管21和第二输出晶体管22可以设置在控制模块23的任意一侧。

在本实施例中，通过将第一输出晶体管21和第二输出晶体管22靠近阵列基板的边缘设置，由于阵列基板的边缘设置有负性电源线ELVSS，所以第一输出晶体管21和第二输出晶体管22靠近负性电源线ELVSS设置。可以利用第一输出晶体管21和第二输出晶体管22上方的导电层(例如第二导电层、阳极层所在导电膜层等)空余空间来布线负性电源线ELVSS，从而拓宽了负性电源线ELVSS的宽度，降低了负性电源线ELVSS的线电阻，降低了电源信号在负性电源线ELVSS上传输时的压降，提高了发光元件的发光效果。

在一个实施例中，如图3所示，控制模块23包括：第五晶体管M1、第六晶体管(第六晶体管可以为双栅晶体管，例如可以包括串联的晶体管M2a和晶体管M2b)、第八晶体管M3、第九晶体管M4、第十晶体管M5、第十一晶体管(第十一晶体管可以为双栅晶体管，例如可以包括串联的晶体管M6a和晶体管M6b)、第十三晶体管M7、第十四晶体管M8、第十五晶体管M11、第十六晶体管M12、第十七晶体管M13、第一电容C1、第二电容C2、第三电容C3中的部分或全部，其中：

第五晶体管M1的第一端用于接入输入信号EIN，第五晶体管M1的第二端经第十五晶体管M11与第二输出晶体管M10的栅极连接，或，第五晶体管M1的第二端与第二输出晶体管M10的栅极直接连接，第五晶体管M1的栅极用于接入第一时钟信号ECK1。

第六晶体管的栅极与第五晶体管M1的第二端连接，第六晶体管的第一端用于接入第一时钟信号ECK1，第六晶体管的第二端与第八晶体管M3的第二端连接。

第八晶体管M3的第一端用于接入第一电平信号PVGL，第八晶体管M3的栅极用于接入第一时钟信号ECK1，第八晶体管M3的第二端经第十七晶体管M13与第十四晶体管M8的栅极连接，或，第八晶体管M3的第二端与第十四晶体管M8的栅极直接连接。

第十七晶体管M13的栅极用于接入第一电平信号PVGL。

第十晶体管M5的第一端与第五晶体管M1的第二端连接，第十晶体管M5的栅极用于接入第二时钟信号ECK2，第十晶体管M5的第二端与第九晶体管M4的第二端连接。

第九晶体管M4的第一端用于接入第二电平信号PVGH，第九晶体管M4的栅极经第十六晶体管M12与第十四晶体管M8的栅极连接，或，第九晶体管M4的栅极与第十四晶体管M8的栅极直接连接。

第十六晶体管M12的栅极用于接入第一电平信号PVGL。

第十四晶体管M8的第一端用于接入第二时钟信号ECK2，第十四晶体管M8的第二端与第十三晶体管M7的第一端连接，第十三晶体管M7的栅极用于接入第二时钟信号ECK2。

第一电容C1的第一端与第十四晶体管M8的栅极连接。第一电容C1的第二端分别与第十四晶体管M8的第二端连接。

第二电容C2的第一端与第二输出晶体管M10的栅极连接，第二电容C2的第二端用于接入第二时钟信号ECK2。

第三电容C3的第二端与第一输出晶体管M9的第一端连接，第三电容C3的第一端与第一输出晶体管M9的栅极连接。

第一输出晶体管M9的第一端与第一信号线400电连接，第一输出晶体管M9的第二端作为移位寄存器的输出端。

第二输出晶体管M10的第一端与第二信号线401电连接，第二输出晶体管M10的第二端作为移位寄存器的输出端。

第五晶体管的第一端用于接入输入信号，第五晶体管的第二端分别与第六晶体管的栅极、第十晶体管的第一端、第十五晶体管的第一端、第十一晶体管的栅极连接，第五晶体管的栅极用于接入第一时钟信号，第六晶体管的第一端用于接入第一时钟信号，第六晶体管的第二端分别与第八晶体管的第二端、第十七晶体管的第一端连接，第八晶体管的第一端用于接入第一电平信号，第八晶体管的栅极用于接入第一时钟信号，第十七晶体管的栅极用于接入第一电平信号，第十七晶体管的第二端分别与第一电容的第一端、第十六晶体管的第一端、第十四晶体管的栅极连接，第十六晶体管的栅极用于接入第一电平信号，第十六晶体管的第二端与第九晶体管的栅极连接，第九晶体管的第二端与第十晶体管的第二端连接，第九晶体管的第一端用于接入第二电平信号，第一电容的第二端分别与第十四晶体管的第二端、第十三晶体管的第一端连接，第十四晶体管的第一端用于接入第二时钟信号，第十三晶体管的栅极用于接入第二时钟信号，第十三晶体管的第二端分别与第三电容的第一端、第一输出晶体管的栅极、第十一晶体管的第二端连接，第三电容的第二端与第一输出晶体管的第一端连接，第一输出晶体管的第一端与第一信号线电连接，第一输出晶体管的第二端作为移位寄存器的输出端，第十一晶体管的第一端用于接入第二电平信号，第十五晶体管的第二端分别与第二电容的第一端、第二输出晶体管的栅极连接，第十五晶体管的栅极用于接入第一电平信号，第二电容的第二端用于接入第二时钟信号，第二输出晶体管的第一端与第二信号线电连接，第二输出晶体管的第二端作为移位寄存器的输出端。

晶体管M1的第一端用于接入输入信号EIN，晶体管M1的第二端分别与晶体管M2a的栅极、晶体管M2b的栅极、晶体管M5的第一端、晶体管M11的第一端、晶体管M6a的栅极、晶体管M6b的栅极连接；晶体管M1的栅极用于接入第一时钟信号ECK1，晶体管M2a的第一端用于接入第一时钟信号ECK1，晶体管M2b的第二端与晶体管M2b的第一端连接，晶体管M2a的第二端分别与晶体管M3的第二端、晶体管M13的第一端连接，晶体管M3的第一端用于接入第一电平信号PVGL，晶体管M3的栅极用于接入第一时钟信号ECK1，晶体管M13的栅极用于接入第一电平信号PVGL、晶体管M13的第二端分别与第一电容C1的第一端、晶体管M12的第一端、晶体管M8的栅极连接，晶体管M12的栅极用于接入第一电平信号PVGL，晶体管M12的第二端与晶体管M4的栅极连接，晶体管M4的第二端与晶体管M5的第二端连接，晶体管M4的第一端用于接入第二电平信号PVGH，第一电容C1的第二端分别与晶体管M8的第二端、晶体管M7的第一端连接，M8的第一端用于接入第二时钟信号ECK2，晶体管M7的栅极用于接入第二时钟信号ECK2，晶体管M7的第二端分别与第三电容C3的第一端、晶体管M9的栅极、晶体管M6a的第二端连接，第三电容C3的第二端与晶体管M9的第一端连接，晶体管M9的第一端用于接入第二电平信号PVGH，晶体管M9的第二端作为移位寄存器20的输出端输出栅极信号，例如发光控制信号EM，晶体管M6a的第一端与晶体管M6b的第二端连接，晶体管M6b的第一端用于接入第二电平信号PVGH，晶体管M11的第二端分别与第二电容C2的第一端、晶体管M10的栅极连接，晶体管M11的栅极用于接入第一电平信号PVGL，第二电容C2的第二端用于接入第二时钟信号ECK2，晶体管M10的第一端用于接入第一电平信号PVGL，晶体管M10的第二端作为移位寄存器20的输出端输出栅极信号，例如发光控制信号EM。该移位寄存器20在输入信号EIN、第一时钟信号ECK1、第二时钟信号ECK2、第一电平信号PVGL、第二电平信号PVGH的配合控制下输出栅极信号，例如发光控制信号EM，至像素电路。其工作原理为本领域技术人员所熟知，在此不再赘述。

在其中一些实施例中，第2i-1级移位寄存器(例如奇数级移位寄存器)中的晶体管接入的第一时钟信号ECK1由第一时钟信号线100提供，第2i-1级移位寄存器中的晶体管接入的第二时钟信号ECK2由第二时钟信号线200提供。

第2i级移位寄存器(例如偶数级移位寄存器)中的晶体管接入的第一时钟信号ECK1由第二时钟信号线200提供，第2i级移位寄存器中的晶体管接入的第二时钟信号ECK2由第一时钟信号线100提供。n/2≥i≥1，且i为正整数，n为移位寄存器的个数。

在其中一些实施例中，控制模块中的晶体管接入的第一电平信号PVGL由第一电源线300提供。

在其中一些实施例中，控制模块中的晶体管接入的第二电平信号PVGH由第一信号线400提供。

在其中一些实施例中，第八晶体管M3的第一端通过第四过孔53与第一电源线300电连接。

在其中一些实施例中，每个移位寄存器通过两个过孔(例如第四过孔53和第三过孔52，可为两个有机过孔，有机过孔贯穿有机平坦化层)与第一电源线300连接。

同一移位寄存器中，第五晶体管M1、第六晶体管(第六晶体管可以为双栅晶体管，例如可以包括串联的晶体管M2a和晶体管M2b)、第八晶体管M3位于第一子区；第九晶体管M4、第十晶体管M5、第十一晶体管(第十一晶体管可以为双栅晶体管，例如可以包括串联的晶体管M6a和晶体管M6b)、第十三晶体管M7、第十四晶体管M8位于第二子区；第十五晶体管M11、第十六晶体管M12、第十七晶体管M13位于第三子区。第一子区和第三子区可沿第一方向排列。第二子区可位于第一子区和第一输出晶体管M9之间。第一子区和第一输出晶体管M9位于第二子区沿第二方向相对的两侧。第二子区可位于第三子区和第二输出晶体管M10之间。第三子区和第二输出晶体管M10位于第二子区沿第二方向相对的两侧。第一输出晶体管M9和第二输出晶体管M10在衬底上的正投影可沿第一方向排列。

相邻两级移位寄存器中，第一子区和第三子区可沿第一方向交替排列。

在一个实施例中，如图4所示，阵列基板还包括与控制模块23电连接的第一时钟信号线100、第二时钟信号线200和第一电源线300。

第一时钟信号线100可用于传输时钟信号，例如作为第2i-1级移位寄存器第一时钟信号ECK1，可作为第2i级移位寄存器第二时钟信号ECK2。第二时钟信号线200可用于传输时钟信号，例如作为第2i-1级移位寄存器第二时钟信号ECK2，可作为第2i级移位寄存器第一时钟信号ECK1。第一电源线300可用于传输第一电平信号PVGL。第一信号线400可用于传输第二电平信号PVGH。第二信号线可用于传输第一电平信号PVGL。

可选的，第一时钟信号线100、第二时钟信号线200和第一电源线300同层设置，例如位于第二导电层。第二时钟信号线200可位于第一时钟信号线100和第一电源线300之间。

在一个实施例中，请继续参见图4，第一时钟信号线100在衬底10上的正投影与控制模块23在衬底10上的正投影交叠。

在本实施例中，通过设计第一时钟信号线100与控制模块23所占据的空间在厚度方向上相交叠，节省了横向的空间，更有利于阵列基板的窄边框设计。

在一个实施例中，请继续参见图4，第二时钟信号线200在衬底10上的正投影与控制模块23在衬底10上的正投影交叠。

在本实施例中，通过设计第二时钟信号线200与控制模块23所占据的空间在厚度方向上相交叠，节省了横向的空间，更有利于阵列基板的窄边框设计。

在一个实施例中，请继续参见图4，第一电源线300在衬底10上的正投影与控制模块23在衬底10上的正投影交叠。

在本实施例中，通过设计第一电源线300与控制模块23所占据的空间在厚度方向上相交叠，节省了横向的空间，更有利于阵列基板的窄边框设计。

第一时钟信号线100可沿第一方向延伸。第二时钟信号线200可沿第一方向延伸。第一电源线300可沿第一方向延伸。

在一个实施例中，如图5所示，第一时钟信号线100、第二时钟信号线200和第一电源线300沿第一方向延伸，且沿第二方向排列。如此设置，节省了横向的空间，更有利于阵列基板的窄边框设计。

可选地，第一信号线400与第二信号线401同层设置，例如可位于第一导电层。

可选地，如图6所示，第一信号线400在衬底10上的正投影与第一输出晶体管21和第二输出晶体管22在衬底10上的正投影交叠。如此设置，节省了横向的空间，更有利于阵列基板的窄边框设计。

可选地，如图6所示，第一时钟信号线100、第二时钟信号线200、第一电源线300和第一信号线400同层设置，例如位于第二导电层(可称为第二源漏极层)。

可选地，第一信号线400与第二信号线401异层设置。如此设置，节省了横向的空间，更有利于阵列基板的窄边框设计。第二信号线401可位于第一导电层。

可选地，第一电源线300和第一信号线400的电位不同。

可选地，第一电源线300和第二信号线401的电位相同。

在一个实施例中，如图7-9所示，控制模块包括多个第一晶体管，多个第一晶体管的栅极通过第一导电走线501电连接，第一导电走线501与第一时钟信号线100和第二时钟信号线200中的一者电连接，图7即为栅极层的版图示意图。

示例性地，以图3所示的电路为例进行举例说明，多个第一晶体管包括接入第一时钟信号ECK1的晶体管：M1、M3。相当于第2i-1级移位寄存器中的多个第一晶体管连接第一时钟信号线100。相当于第2i级移位寄存器中的多个第一晶体管连接第二时钟信号线200。

可选地，第一导电走线501与多个第一晶体管的栅极同层设置，有利于减少过孔数量。第一导电走线501的部分区域可作为第一晶体管的栅极。

和/或，控制模块包括多个第二晶体管，多个第二晶体管的栅极通过第二导电走线502电连接，第二导电走线502与第一时钟信号线100和第二时钟信号线200中的另一者电连接。

示例性地，以图3所示的电路为例进行举例说明，多个第二晶体管包括接入第二时钟信号ECK2的晶体管：M5、M7。相当于第2i-1级移位寄存器中的多个第二晶体管连接第二时钟信号线200。相当于第2i级移位寄存器中的多个第二晶体管连接第一时钟信号线100。

可选地，第二导电走线502与多个第二晶体管的栅极异层设置。例如第二导电走线502位于如图9所示的第一导电层(可为第一源漏极层)，第一导电层上可以设置有多个第二晶体管的源漏极。

和/或，请继续参见图7，控制模块包括多个第三晶体管，多个第三晶体管的栅极通过第三导电走线503电连接，第三导电走线503与第一电源线300电连接。

其中，多个第三晶体管的栅极通过第三导电走线503连接，且第三导电走线503通过第三过孔52与第一电源线300连接。由于各晶体管的栅极均设置在栅极层上，所以同一膜层上的至少两个第三晶体管的栅极可以直接通过第三导电走线503连接在一起，无需打孔，连线方便，然后再通过一个第三过孔52与第一电源线300连接，只需要打一个第三过孔52，即可实现多个第三晶体管的栅极与第一电源线300连接，打孔数量少，多个第三晶体管共用一个第三过孔52，从而可以最大程度减少过孔的数量，进而节省了原本需要打孔的空间。

示例性地，请继续参见图3，第三晶体管可以包括M13、M12、M11中的至少两个，均用于通过栅极接收第一电平信号PVGL。

可选地，第三过孔52位于相邻的两级移位寄存器之间的区域，从而将第三过孔52的设置位置设计在移位寄存器的外侧，在移位寄存器沿第一方向上的一侧设置第三过孔52，从而第三过孔52占据的空间为第一方向上的空间，不会占据第二方向上的空间，所以可以节省第二方向上的空间，而节省了第二方向上的空间即缩窄了阵列基板的边框的宽度，所以有利于阵列基板的窄边框设计。

可选地，第三导电走线503与多个第三晶体管的栅极同层设置，有利于减少过孔数量。第三导电走线503的部分区域可作为第三晶体管的栅极。

可选地，第2i-1级移位寄存器中的第二晶体管的栅极电连接的第二导电走线502和第2i级移位寄存器中的第一晶体管的栅极电连接的第一导电走线501电连接，有利于减少过孔数量。

可选地，第2i-1级移位寄存器中的第一晶体管的栅极和第2i级移位寄存器中的第二晶体管的栅极与第一时钟信号线100电连接。

第2i-1级移位寄存器中的第二晶体管的栅极和第2i级移位寄存器中的第一晶体管的栅极与第二时钟信号线200电连接。其中，n/2≥i≥1，且i为正整数，n为移位寄存器的个数。

可选地，第一时钟信号线100和第二时钟信号线200上的时钟信号的频率相同，相位相反。

具体地，所以对于第2i级移位寄存器和第2i-1级移位寄存器来说，接入的第一时钟信号ECK1和第二时钟信号ECK2是相反的。也就是说相邻的两级移位寄存器接入的第一时钟信号ECK1和第二时钟信号ECK2是相反的，也可以理解为奇数级的移位寄存器接入的第一时钟信号ECK1和第二时钟信号ECK2相同，偶数级的移位寄存器接入的第一时钟信号ECK1和第二时钟信号ECK2相同，而奇数级的移位寄存器接入的时钟信号和偶数级的移位寄存器接入的时钟信号相反。上述这样设计走线的连接关系，可以在减少过孔数量的基础上，继续保持移位寄存器的特性，实现发光控制信号或扫描信号的逐行输出。第2i-1级移位寄存器(相当于奇数级移位寄存器)的第一时钟信号可来自于第一时钟信号线，第2i-1级移位寄存器的第二时钟信号可来自于第二时钟信号线，第2i级移位寄存器(相当于偶数级移位寄存器)的第一时钟信号可来自于第二时钟信号线，第2i级移位寄存器的第二时钟信号可来自于第一时钟信号线。

示例性地，如图8所示，图8为阵列基板的版图结构的平面示意图，图3中的栅极驱动电路的各个器件以及传输第一时钟信号ECK1、第二时钟信号ECK2、第一电平信号PVGL、第二电平信号PVGH的走线均在图8中示出。

其中，图8所示的阵列基板的版图结构的平面示意图即包括了阵列基板中的各个膜层，即有源层31、栅极层33、电容极板层35、第一导电层34、第二导电层36，将这些膜层按照从远离衬底的方向依次为有源层31、栅极层33、电容极板层35、第一导电层34、第二导电层36的顺序层叠起来，即可得到如图8所示的阵列基板的版图结构示意图。在图8中示意性的标出了第一过孔50和第二过孔51的位置。

示例性地，由于电容C2也会接入第二时钟信号ECK2，也就是说第2i-1级移位寄存器的电容C2接入第二时钟信号ECK2，第2i级移位寄存器的电容C2接入第一时钟信号ECK1，所以第一过孔50的位置设计在第2i-1级移位寄存器的电容C2的正上方(第一过孔50的位置在衬底10的正投影位于第2i-1级移位寄存器的电容C2在衬底10的正投影内)，第二过孔51的位置设计在第2i级移位寄存器的电容C2的正上方(第二过孔51的位置在衬底10的正投影位于第2i级移位寄存器的电容C2在衬底10的正投影内)，这样设计可以使得第2i-1级移位寄存器的电容C2也可以通过第一过孔50与第二时钟信号线200连接，第2i级移位寄存器的电容C2也可以通过第二过孔51与第一时钟信号线100连接，且拉线的距离可以尽量的短，节省空间。

一方面，仅设置两条时钟信号线，相邻的两级移位寄存器中需要接收同一时钟信号的晶体管，通过走线连接再通过一个过孔与对应的时钟信号线连接，可以最大程度减少过孔的数量，进而节省了原本需要打孔的空间，有利于阵列基板的窄边框设计，相邻两级移位寄存器可复用同一时钟信号线，从而可以节省时钟信号线的数量，节省空间。另一方面，两条时钟信号线设置在单独的第二导电层上，所以利用了厚度方向上的空间，时钟信号线和栅极驱动电路所占据的空间在厚度方向上可以交叠，节省了横向的空间，更有利于阵列基板的窄边框设计。

可选的，控制模块包括第一组晶体管和第二组晶体管。第一组晶体管可包括一个或多个晶体管。第二组晶体管可包括一个或多个晶体管。

在一个实施例中，如图9所示，图9即为第一金属层的版图示意图，第2j-1级移位寄存器中的控制模块中的第二组晶体管与第四导电走线504电连接，第2j级移位寄存器中的控制模块中的第一组晶体管与第四导电走线504电连接，第四导电走线504通过第一过孔50与第二时钟信号线200电连接。

第四导电走线504在衬底上的正投影与第2j-1级移位寄存器在衬底上的正投影交叠。第四导电走线504在衬底上的正投影与第2j级移位寄存器在衬底上的正投影交叠。

示例性的，第2j级移位寄存器中的控制模块中的第一组晶体管通过第一导电走线501，与第四导电走线504电连接。

其中，以图3所示的控制模块的电路为例进行说明，第2j-1级移位寄存器中的控制模块中的第二组晶体管可以包括M5、M7、M8，第2j级移位寄存器中的控制模块中的第一组晶体管可以包括M1、M3、M2a、M2b。

和/或，第2j级移位寄存器中的控制模块中的第二组晶体管与第五导电走线505电连接，第2j+1级移位寄存器中的控制模块中的第一组晶体管与第五导电走线505电连接，第五导电走线505通过第二过孔51与第一时钟信号线100电连接。其中，n/2≥j≥1，且j为正整数，n为移位寄存器的个数。

第五导电走线505在衬底上的正投影与第2j级移位寄存器在衬底上的正投影交叠。第五导电走线505在衬底上的正投影与第2j+1级移位寄存器在衬底上的正投影交叠。

其中，以图3所示的控制模块的电路为例进行说明，第2j级移位寄存器中的控制模块中的第二组晶体管可以包括M5、M7、M8，第2j+1级移位寄存器中的控制模块中的第一组晶体管可以包括M1、M3、M2a、M2b。

其中，第2i级移位寄存器中的各第一晶体管(参照图3所示的电路，例如M1、M3)通过第一导电走线501连接，第2i-1级移位寄存器中的各第二晶体管(参照图3所示的电路，例如M5、M7)通过第二导电走线502连接，且第一导电走线501和第二导电走线502连接，第二导电走线502通过一个第一过孔50即可与第二时钟信号线200连接。同理，第2i级移位寄存器中的各第二晶体管(例如M5、M7)通过第二导电走线502连接，第2i+1级移位寄存器中的各第一晶体管(例如M1、M3)通过第一导电走线501连接，且第一导电走线501和第二导电走线502连接，然后第二导电走线502通过一个第二过孔51即可与第一时钟信号线100连接。只需要打一个第一过孔50，即可实现第2i级移位寄存器中的各第一晶体管和第2i-1级移位寄存器中的各第二晶体管与第二时钟信号线200的连接，打孔数量减少，第2i级移位寄存器中的各第一晶体管和第2i-1级移位寄存器中的各第二晶体管共用一个第一过孔50，从而可以最大程度减少过孔的数量，进而节省了原本需要打孔的空间。只需要打一个第二过孔51，即可实现第2i级移位寄存器中的各第二晶体管和第2i+1级移位寄存器中的各第一晶体管与第一时钟信号线100的连接，打孔数量减少，第2i级移位寄存器中的各第二晶体管和第2i+1级移位寄存器中的各第一晶体管共用一个第二过孔51，从而可以最大程度减少过孔的数量，进而节省了原本需要打孔的空间。例如i可以等于j。

至少部分第二导电走线502可作为第四导电走线504。至少部分第二导电走线502可作为第五导电走线505。示例性的，部分第二导电走线502可作为第四导电走线504，部分第二导电走线502可作为第五导电走线505。

可选地，相邻两级移位寄存器在衬底10上的正投影与一个第一过孔50在衬底10上的正投影交叠。相邻两级移位寄存器在衬底10上的正投影与一个第二过孔51在衬底10上的正投影交叠。

可选地，相邻两个第一过孔50之间的间距等于一个移位寄存器沿第一方向的尺寸的2倍。相邻两个第二过孔51之间的间距等于一个移位寄存器沿第一方向的尺寸的2倍。

在本实施例中，相邻的两级移位寄存器中需要接收同一时钟信号的晶体管通过走线连接再通过一个过孔与对应的时钟信号线连接，可以最大程度减少过孔的数量，进而节省了原本需要打孔的空间，有利于阵列基板的窄边框设计，相邻两级移位寄存器可复用同一时钟信号线，从而可以节省时钟信号线的数量，节省空间。另一方面，两条时钟信号线设置在单独的第二导电层上，所以利用了厚度方向上的空间，时钟信号线和移位寄存器所占据的空间在厚度方向上可以交叠，节省了横向的空间，更有利于阵列基板的窄边框设计。

在一个实施例中，如图10所示，阵列基板包括依次远离衬底10设置的有源层31、栅极绝缘层32、栅极层33、电容介质层、电容极板层35、层间绝缘层、第一导电层34、有机平坦化层、第二导电层36。第一过孔可为有机过孔，贯穿有机平坦化层。第二过孔可为有机过孔，贯穿有机平坦化层。第三过孔可为有机过孔，贯穿有机平坦化层。第四过孔可为有机过孔，贯穿有机平坦化层。

其中，栅极层33可包括发光控制驱动电路中各晶体管的栅极52。

第一导电层34可包括发光控制驱动电路中至少部分晶体管的源极53和漏极54。

其中，各晶体管的源极53和漏极54通过对应的过孔分别与有源层21的对应的源极区和漏极区连接。示例性地，图10中仅示出了一个晶体管，且走线在图中未示出，走线按照电路的连接方式进行连接即可，图10中也未示出所有的过孔，可以理解的是，图10仅为膜层结构的示意图，用于展现各膜层之间的关系。

示例性地，图11为有源层31的版图，如图3所示的电路中的各晶体管在有源层31上对应的有源区如图11所示。图7为栅极层33的版图，如图3所示的电路中的各晶体管的栅极在栅极层33上对应的位置如图7所示。图9为第一导电层34的版图，如图3所示的电路中的各晶体管的源极和漏极在第一导电层34上对应的位置如图9所示。

电容极板层35设置在栅极层33和第二导电层34之间，电容极板层35包括栅极驱动电路中的多个电容55。

其中，多个电容55分别并通过对应的过孔与对应的晶体管及信号线连接，例如直接在阵列基板的厚度方向上打孔与第一导电层34、栅极层33连接即可。

示例性地，如图12所示，图12为电容极板层35的版图，每个移位寄存器包括电容C1、C2、C3中的部分或全部，可参考图3所示的电路图。

在本实施例中，发光控制驱动层20包括依次远离衬底10设置的有源层31、栅极绝缘层32、栅极层33、电容极板层35、第一导电层34、第二导电层36，从而栅极驱动电路的各器件可以分别设置在对应的膜层上，实现栅极驱动电路的布线。

在一个实施例中，请继续参见图9，第一信号线400和第二信号线中的一者为高压电源线，用于传输第二电平信号PVGH，另一者为低压电源线，用于传输第一电平信号PVGL。

和/或，第一信号线400和第二信号线沿第一方向延伸，且沿第二方向排列。

可选的，栅极驱动电路包括发光控制驱动电路和/或扫描电路。可选的，栅极驱动电路为发光控制驱动电路。

和/或，如图7-8所示，阵列基板还包括信号输出线800，与移位寄存器的输出端电连接，信号输出线800沿第二方向延伸，信号输出线800与控制模块23在衬底10上的正投影沿第一方向排列。信号输出线800可位于栅极层。

在本实施例中，信号输出线与控制模块在衬底10上的正投影沿第一方向排列，从而将信号输出线的位置设计在控制模块的沿第一方向的一侧，所以信号输出线不会占据第二方向上的空间，所以可以节省第二方向上的空间，而节省了第二方向上的空间即缩窄了阵列基板的边框的宽度，所以有利于阵列基板的窄边框设计。

其中，如图13所示，利用第一输出晶体管M9和第二输出晶体管M10上方的空余空间来布线信号线PVGH，利用了厚度方向上的空间，能够将原本利用横向空间布线的信号线PVGH改为使用纵向空间进行布线，节省了阵列基板横向的空间。

在一个实施例中，如图14所示，阵列基板还包括第三电源线500，第一输出晶体管21和第二输出晶体管(图14中未示出，剖视图视角下第二输出晶体管被第一输出晶体管21遮挡)在衬底10上的正投影，位于控制模块23在衬底10上的正投影与第三电源线500在衬底10上的正投影之间。

第三电源线500可位于第一导电层。

可选地，请继续参见图14，阵列基板还包括第四电源线600，第一输出晶体管21和第二输出晶体管在衬底10上的正投影，与第四电源线600在衬底10上的正投影交叠。

可选的，第三电源线500在衬底10上的正投影与第四电源线600在衬底10上的正投影交叠。第三电源线500和第四电源线600电连接，第四电源线600位于第三电源线500远离衬底10的一侧。

第四电源线600可位于第二导电层。

可选地，第一信号线400、第二信号线和第三电源线500同层设置，例如可位于第一导电层。

可选地，请参见图15，阵列基板还包括第四电源线600和第五电源线700，第三电源线500、第四电源线600和第五电源线700沿远离衬底10的方向依次层叠设置，第三电源线500、第四电源线600和第五电源线700电连接。第四电源线600和第五电源线700为阵列基板其他膜层上的电源线，例如可以是其他金属层或者阳极层同层设置等等。第五电源线700与第一电极61可同层设置。

具体地，第三电源线500和/或第四电源线600和/或第五电源线700为显示面板的负性电源线ELVSS，能够为发光元件的阴极提供负性电源信号，而随着边框的宽度做的越来越窄，负性电源信号线ELVSS的布线空间也被压缩了，但是需要保证负性电源信号线ELVSS具有一定的宽度以免线阻过大，在传输电源信号时烧坏。第四电源线600和/或第五电源线700位于到第一输出晶体管和第二输出晶体管上方的空余空间中，相当于拓宽第三电源线500的占据空间，线阻更小。

在本实施例中，通过将第四电源线600和/或第五电源线700设计在第二导电层上，利用第一输出晶体管和第二输出晶体管上方的空余空间来布线第四电源线600和/或第五电源线700，从而降低了传输电压至阴极的线路的线电阻，所以降低了传输至阴极的电压的压降，使得传输至阴极的电压一致。

本发明实施例提供又一种阵列基板。阵列基板包括：

衬底；

栅极驱动电路，位于衬底的一侧，栅极驱动电路包括多级移位寄存器，移位寄存器包括第一组晶体管和第二组晶体管，第2j-1级移位寄存器中的第二组晶体管与第四导电走线电连接，第2j级移位寄存器中的第一组晶体管与第四导电走线电连接，第四导电走线通过第一过孔与第二时钟信号线电连接；

和/或，第2j级移位寄存器中的第二组晶体管与第五导电走线电连接，第2j+1级移位寄存器中的第一组晶体管与第五导电走线电连接，第五导电走线通过第二过孔与第一时钟信号线电连接；其中，n/2≥j≥1，且j为正整数，n为移位寄存器的个数。

在本实施例中，相邻的两级移位寄存器中需要接收同一时钟信号的晶体管通过走线连接，再通过一个过孔与对应的时钟信号线连接，可以最大程度减少过孔的数量，进而节省了原本需要打孔的空间，有利于阵列基板的窄边框设计，相邻两级移位寄存器可复用同一时钟信号线，从而可以节省时钟信号线的数量，节省空间。

本实施例的阵列基板与上述实施例中的阵列基板的对应结构相同或相似，功能和效果相同或相似，此处不再赘述。

可选的，移位寄存器包括一个或多个第一组晶体管。移位寄存器包括一个或多个第二组晶体管。

在一个实施例中，如图16所示，提供了一种显示面板，包括发光器件层60和如前述的阵列基板；发光器件层60位于衬底10的一侧，发光器件层60包括沿远离衬底10的方向依次层叠设置的第一电极61、发光层62和第二电极63。

第一电极61可为阳极。第二电极63可为阴极。

在一个实施例中，请继续参见图16，第三电源线500与第二电极63电连接(图中未示出连接线)。

可选的，阵列基板还包括第四电源线600和/或第五电源线700。第四电源线600和第五电源线700沿远离衬底10的方向依次层叠设置。

可选的，第三电源线500、第四电源线600和第五电源线700沿远离衬底10的方向依次层叠设置。

可选的，第三电源线500、第四电源线600和第五电源线700电连接。

可选的，第五电源线700与第一电极61同层设置。

在本实施例中，在本实施例中，提供了一种包括前述任一实施例中的阵列基板的显示面板，从而该显示面板的边框更窄。

在一个实施例中，请继续参见图16，显示面板还包括触控层80，触控层80位于发光器件层60远离衬底10的一侧，第四电源线600和第五电源线700在衬底10上的正投影的交叠区域，与触控层70在衬底10上的正投影和栅极驱动电路在衬底10上的正投影的交叠区域交叠。触控层80位于第四电源线600和第五电源线700远离衬底的一侧。通过增加第四电源线600和第五电源线700的宽度，且可通过两层屏蔽层(相当于第四电源线600和第五电源线700)屏蔽触控层对栅极驱动电路的干扰。

显示面板包括显示区和非显示区，移位寄存器20设置在非显示区，像素电路90设置在显示区。

可选的，显示面板还包括封装层70，可位于触控层80和发光器件层60之间。

其中，触控层为能够使得显示面板具有触控功能的膜层，其为成熟的现有技术，不再赘述。

在本实施例中，提供了一种包括前述任一实施例中的阵列基板的显示面板，从而该显示面板的边框更窄。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种阵列基板，其特征在于，包括：

衬底；

栅极驱动电路，位于所述衬底的一侧，所述栅极驱动电路包括多级移位寄存器，所述移位寄存器包括第一输出晶体管、第二输出晶体管和控制模块，所述第一输出晶体管连接于第一信号线和所述移位寄存器的输出端之间，所述第二输出晶体管连接于第二信号线和所述移位寄存器的输出端之间，所述第一输出晶体管的栅极和第二输出晶体管的栅极与所述控制模块电连接，所述第一输出晶体管和第二输出晶体管在所述衬底上的正投影位于所述控制模块在所述衬底上的正投影的同一侧。

2.根据权利要求1所述的阵列基板，其特征在于，所述第一输出晶体管和第二输出晶体管在所述衬底上的正投影，位于所述控制模块在所述衬底上的正投影与所述阵列基板的边缘之间；

优选地，所述第一信号线和所述第二信号线中的一者为高压电源线，另一者为低压电源线；

和/或，所述第一信号线和所述第二信号线沿第一方向延伸，且沿第二方向排列；

和/或，所述栅极驱动电路为发光控制驱动电路；

和/或，所述阵列基板还包括信号输出线，与所述移位寄存器的输出端电连接，所述信号输出线沿第二方向延伸，所述信号输出线与所述控制模块在所述衬底上的正投影沿第一方向排列；

优选地，所述多级移位寄存器沿第一方向排列，所述第一输出晶体管和第二输出晶体管在所述衬底上的正投影，位于所述控制模块在所述衬底上的正投影沿第二方向相对的两侧中的一侧，所述第一方向与所述第二方向相交。

3.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括与所述控制模块电连接的第一时钟信号线、第二时钟信号线和第一电源线，所述第一时钟信号线、所述第二时钟信号线和所述第一电源线同层设置；

优选地，所述第一时钟信号线在所述衬底上的正投影与所述控制模块在所述衬底上的正投影交叠；

优选地，所述第二时钟信号线在所述衬底上的正投影与所述控制模块在所述衬底上的正投影交叠；

优选地，所述第一电源线在所述衬底上的正投影与所述控制模块在所述衬底上的正投影交叠；

优选地，所述第一时钟信号线、所述第二时钟信号线和所述第一电源线沿第一方向延伸，且沿第二方向排列；

优选地，所述第一信号线在衬底上的正投影与所述第一输出晶体管和第二输出晶体管在所述衬底上的正投影交叠，

优选地，所述第一时钟信号线、所述第二时钟信号线、所述第一电源线和所述第一信号线同层设置，

优选地，所述第一电源线和所述第一信号线的电位不同；

优选地，所述第一电源线和所述第二信号线的电位相同；

优选地，每个所述移位寄存器通过两个过孔与所述第一电源线连接。

4.根据权利要求1所述的阵列基板，其特征在于，所述控制模块包括多个第一晶体管，所述多个第一晶体管的栅极通过第一导电走线电连接，所述第一导电走线与第一时钟信号线和第二时钟信号线中的一者电连接，

优选地，所述第一导电走线与所述多个第一晶体管的栅极同层设置；

和/或，所述控制模块包括多个第二晶体管，所述多个第二晶体管的栅极通过第二导电走线电连接，所述第二导电走线与第一时钟信号线和第二时钟信号线中的另一者电连接，

优选地，所述第二导电走线与所述多个第二晶体管的栅极异层设置；

和/或，所述控制模块包括多个第三晶体管，所述多个第三晶体管的栅极通过第三导电走线电连接，所述第三导电走线与第一电源线电连接，

优选地，所述第三导电走线与所述多个第三晶体管的栅极同层设置；

优选地，所述第三导电走线通过第三过孔与所述第一电源线电连接；

优选地，第2i-1级所述移位寄存器中的所述第二晶体管的栅极电连接的所述第二导电走线和第2i级所述移位寄存器中的所述第一晶体管的栅极电连接的所述第一导电走线电连接；

优选地，第2i-1级所述移位寄存器中的所述第一晶体管的栅极和第2i级所述移位寄存器中的所述第二晶体管的栅极与第一时钟信号线电连接；

第2i-1级所述移位寄存器中的所述第二晶体管的栅极和第2i级所述移位寄存器中的所述第一晶体管的栅极与第二时钟信号线电连接；其中，n/2≥i≥1，且i为正整数，n为所述移位寄存器的个数；

优选地，所述第一时钟信号线和所述第二时钟信号线上的时钟信号的频率相同，相位相反。

5.根据权利要求1所述的阵列基板，其特征在于，所述控制模块包括第一组晶体管和第二组晶体管，

第2j-1级所述移位寄存器中的所述控制模块中的所述第二组晶体管与第四导电走线电连接，第2j级所述移位寄存器中的所述控制模块中的所述第一组晶体管与所述第四导电走线电连接，所述第四导电走线通过第一过孔与第二时钟信号线电连接；

和/或，第2j级所述移位寄存器中的所述控制模块中的所述第二组晶体管与第五导电走线电连接，第2j+1级所述移位寄存器中的所述控制模块中的所述第一组晶体管与第五导电走线电连接，所述第五导电走线通过第二过孔与第一时钟信号线电连接；其中，n/2≥j≥1，且j为正整数，n为所述移位寄存器的个数；

优选地，相邻两级所述移位寄存器在所述衬底上的正投影与一个所述第一过孔在所述衬底上的正投影交叠；相邻两级所述移位寄存器在所述衬底上的正投影与一个所述第二过孔在所述衬底上的正投影交叠；

优选地，相邻两个所述第一过孔之间的间距等于一个所述移位寄存器沿第一方向的尺寸的2倍；相邻两个所述第二过孔之间的间距等于一个所述移位寄存器沿第一方向的尺寸的2倍。

6.根据权利要求1或2所述的阵列基板，其特征在于，所述阵列基板还包括第三电源线，所述第一输出晶体管和第二输出晶体管在所述衬底上的正投影，位于所述控制模块在所述衬底上的正投影与所述第三电源线在所述衬底上的正投影之间；

优选地，所述阵列基板还包括第四电源线，所述第一输出晶体管和第二输出晶体管在所述衬底上的正投影，与所述第四电源线在所述衬底上的正投影交叠；所述第三电源线在所述衬底上的正投影与所述第四电源线在所述衬底上的正投影交叠；所述第三电源线和所述第四电源线电连接，所述第四电源线位于所述第三电源线远离所述衬底的一侧；

优选地，所述第一信号线、所述第二信号线和所述第三电源线同层设置；

优选地，所述阵列基板还包括第四电源线和第五电源线，所述第三电源线、所述第四电源线和所述第五电源线沿远离所述衬底的方向依次层叠设置，所述第三电源线、所述第四电源线和所述第五电源线电连接。

7.根据权利要求1所述的阵列基板，其特征在于，所述控制模块包括：

第五晶体管、第六晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第一电容、第二电容、第三电容中的部分或全部，其中：

所述第五晶体管的第一端用于接入输入信号，所述第五晶体管的第二端分别与所述第六晶体管的栅极、所述第十晶体管的第一端、所述第十五晶体管的第一端、所述第十一晶体管的栅极连接，所述第五晶体管的栅极用于接入第一时钟信号，所述第六晶体管的第一端用于接入第一时钟信号，所述第六晶体管的第二端分别与所述第八晶体管的第二端、所述第十七晶体管的第一端连接，所述第八晶体管的第一端用于接入第一电平信号，所述第八晶体管的栅极用于接入第一时钟信号，所述第十七晶体管的栅极用于接入第一电平信号，所述第十七晶体管的第二端分别与所述第一电容的第一端、所述第十六晶体管的第一端、所述第十四晶体管的栅极连接，所述第十六晶体管的栅极用于接入第一电平信号，所述第十六晶体管的第二端与所述第九晶体管的栅极连接，所述第九晶体管的第二端与所述第十晶体管的第二端连接，所述第九晶体管的第一端用于接入第二电平信号，所述第一电容的第二端分别与所述第十四晶体管的第二端、所述第十三晶体管的第一端连接，所述第十四晶体管的第一端用于接入第二时钟信号，所述第十三晶体管的栅极用于接入所述第二时钟信号，所述第十三晶体管的第二端分别与所述第三电容的第一端、所述第一输出晶体管的栅极、所述第十一晶体管的第二端连接，所述第三电容的第二端与所述第一输出晶体管的第一端连接，所述第一输出晶体管的第一端与所述第一信号线电连接，所述第一输出晶体管的第二端作为移位寄存器的输出端，所述第十一晶体管的第一端用于接入第二电平信号，所述第十五晶体管的第二端分别与所述第二电容的第一端、所述第二输出晶体管的栅极连接，所述第十五晶体管的栅极用于接入第一电平信号，所述第二电容的第二端用于接入所述第二时钟信号，所述第二输出晶体管的第一端与所述第二信号线电连接，所述第二输出晶体管的第二端作为所述移位寄存器的输出端；

优选的，第2i-1级所述移位寄存器中的晶体管接入的所述第一时钟信号由第一时钟信号线提供，第2i-1级所述移位寄存器中的晶体管接入的所述第二时钟信号由第二时钟信号线提供；

第2i级所述移位寄存器中的晶体管接入的所述第一时钟信号由所述第二时钟信号线提供，第2i级所述移位寄存器中的晶体管接入的所述第二时钟信号由所述第一时钟信号线提供；n/2≥i≥1，且i为正整数，n为所述移位寄存器的个数；

优选的，所述控制模块中的晶体管接入的所述第一电平信号由第一电源线提供；

优选的，所述控制模块中的晶体管接入的所述第二电平信号由第一信号线提供；

优选的，所述第八晶体管的第一端通过第四过孔与所述第一电源线电连接。

8.一种阵列基板，其特征在于，包括：

衬底；

栅极驱动电路，位于所述衬底的一侧，所述栅极驱动电路包括多级移位寄存器，所述移位寄存器包括第一组晶体管和第二组晶体管，第2j-1级所述移位寄存器中的所述第二组晶体管与第四导电走线电连接，第2j级所述移位寄存器中的所述第一组晶体管与所述第四导电走线电连接，所述第四导电走线通过第一过孔与第二时钟信号线电连接；

和/或，第2j级所述移位寄存器中的所述第二组晶体管与第五导电走线电连接，第2j+1级所述移位寄存器中的所述第一组晶体管与第五导电走线电连接，所述第五导电走线通过第二过孔与第一时钟信号线电连接；其中，n/2≥j≥1，且j为正整数，n为所述移位寄存器的个数。

9.一种显示面板，其特征在于，包括发光器件层和如权利要求1-8任一项所述的阵列基板；所述发光器件层位于所述衬底的一侧，所述发光器件层包括沿远离所述衬底的方向依次层叠设置的第一电极、发光层和第二电极。

10.根据权利要求9所述的显示面板，其特征在于，所述阵列基板还包括第三电源线，所述第三电源线与所述第二电极电连接；

优选地，所述阵列基板还包括第四电源线和第五电源线，所述第三电源线、所述第四电源线和所述第五电源线沿远离所述衬底的方向依次层叠设置，所述第三电源线、所述第四电源线和所述第五电源线电连接，所述第五电源线与所述第一电极同层设置；

优选地，所述显示面板还包括触控层，所述触控层位于所述发光器件层远离所述衬底的一侧，所述第四电源线和所述第五电源线在所述衬底上的正投影的交叠区域，与所述触控层在所述衬底上的正投影和所述栅极驱动电路在所述衬底上的正投影的交叠区域交叠。