CN117765995A - 存储位元以及mram - Google Patents
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Abstract
本申请提供了一种存储位元以及MRAM，该存储位元包括MOS器件、第一底层金属线、第一顶层金属线、MTJ单元和第二底层金属线，其中，第一底层金属线位于MOS器件的一侧，第一底层金属线的一端与MOS器件的漏端电连接，第一顶层金属线于第一底层金属线的远离MOS器件的一侧，第一顶层金属线与第一底层金属线的另一端电连接，MTJ单元位于第一顶层金属线以及MOS器件之间，MTJ单元的第一端与第一顶层金属线电连接，第二底层金属线位于MTJ单元与MOS器件之间，第二底层金属线与MTJ单元的第二端电连接，第二底层金属线与第一底层金属线不连接。本申请避免了因MTJ刻蚀引起的PID效应对MOS器件造成的等离子体损伤。
Description
技术领域
本申请涉及信息存储领域，具体而言，涉及一种存储位元以及MRAM。
背景技术
基于自旋转移矩的磁性随机存储器(Spin Transfer Torque-BasedMagnetoresistive RAM，STT-MRAM)具有非易失性、可无限擦写和快速写入等优点，而有望成为下一代低功耗通用存储器。STT-MRAM基本存储单元包括MOS(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应管)器件以及磁隧道结(Magnetic Tunnel Junctions，简称为MTJ)。
MTJ的制备是在MOS器件后段Cu和Al制程之间，后段制程会不可避免地引入刻蚀等相关的等离子体电荷，尤其是MTJ刻蚀一般为IBE(Ion beam etching，离子束刻蚀)，其原理为使用轰击性粒子进行轰击，会引入等离子体电荷，即PID(plasma induced damage，电势诱导衰减)效应，对MOS器件造成损伤，从而影响MRAM位元中MTJ和MOS器件的电性参数。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种存储位元以及MRAM，以解决现有技术中因MTJ刻蚀引起的PID效应对MOS器件造成损伤的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种存储位元，包括MOS器件、第一底层金属线、第一顶层金属线、MTJ单元和第二底层金属线，其中，所述第一底层金属线位于所述MOS器件的一侧，所述第一底层金属线的一端与所述MOS器件的漏端电连接；所述第一顶层金属线位于所述第一底层金属线的远离所述MOS器件的一侧，所述第一顶层金属线与所述第一底层金属线的另一端电连接；所述MTJ单元位于所述第一顶层金属线以及所述MOS器件之间，所述MTJ单元的第一端与所述第一顶层金属线电连接；所述第二底层金属线位于所述MTJ单元与所述MOS器件之间，所述第二底层金属线与所述MTJ单元的第二端电连接，所述第二底层金属线与所述第一底层金属线不连接。
可选地，所述第一顶层金属线用于电连接位线，所述MOS器件的源端用于电连接源极线，所述MOS器件的栅极用于电连接字线。
可选地，所述存储位元还包括第一通孔、第二通孔、第三通孔及第四通孔，其中，所述第一底层金属线的一端通过所述第一通孔与所述MOS器件的漏端电连接；所述第一顶层金属线通过所述第二通孔与所述第一底层金属线的另一端电连接；所述MTJ单元的第一端通过所述第三通孔与所述第一顶层金属线电连接；所述第二底层金属线通过所述第四通孔与所述MTJ单元的第二端电连接。
可选地，所述存储位元还包括第二顶层金属线，其中，所述第二顶层金属线位于所述第二底层金属线的远离所述MOS器件的一侧，且与所述第二底层金属线电连接，所述第二顶层金属线与所述第一顶层金属线不连接。
可选地，所述第二顶层金属线用于电连接位线，所述MOS器件的源端用于电连接源极线，所述MOS器件的栅极用于电连接字线。
可选地，所述存储位元还包括第五通孔，其中，所述第二顶层金属线通过所述第五通孔与所述第二底层金属线电连接，和/或，所述第一底层金属线与所述第二底层金属线位于同一结构层上；所述第一顶层金属线与所述第二顶层金属线位于同一结构层上。
可选地，所述MOS器件为SOI(Silicon on buried oxide，绝缘硅)-MOS器件。
可选地，所述MTJ单元包括依次叠置的参考层、隧穿层以及自由层，其中，所述自由层的远离所述隧穿层的表面为所述MTJ单元的第一端，所述参考层的远离所述隧穿层的表面为所述MTJ单元的第二端。
可选地，所述MTJ单元为面内磁各向异性MTJ或者垂直磁各向异性MTJ。
根据本申请的另一方面，还提供了一种MRAM，所述MRAM包括任意一种所述的存储位元。
应用本申请的技术方案，采用第一顶层金属线连接MTJ单元的第一段与第一底层金属线，通过第一底层金属线与MOS器件的漏端电连接，MTJ单元的第二段与第二底层金属线电连接，第二底层金属线与第一底层金属线不连接，使连接MTJ的第二底层金属线与连接MOS器件的第一底层金属线分开，从而保证了MOS器件的底层金属线不直接连接MTJ，避免了因MTJ刻蚀对MOS器件造成的等离子体损伤，提高了产品的工艺质量和良率。进而解决了现有技术中因MTJ刻蚀引起的PID效应对MOS器件造成损伤的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例的存储位元结构示意图；
图2示出了根据本申请的另一种实施例的存储位元结构示意图；
图3示出了根据本申请的实施例的MTJ的基本结构示意图；
图4示出了根据本申请的实施例的存储位元的基本结构示意图。
其中，上述附图包括以下附图标记：
10、MOS器件；11、源端；12、栅极；13、漏端；14、顶层硅；15、埋氧层；20、MTJ单元；21、第一底层金属线；22、第二底层金属线；23、第一顶层金属线；24、第二顶层金属线；30、第一通孔；31、第二通孔；32、第三通孔；33、第四通孔；34、第五通孔。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中MTJ刻蚀会引起PID效应，从而对MOS器件造成损伤，为了解决如上问题，本申请提供了一种存储位元以及MRAM。
根据本申请的一种典型的实施例，提供了一种存储位元，如图1所示，上述存储位元包括MOS器件10、第一底层金属线21、第一顶层金属线23、MTJ单元20和第二底层金属线22，其中，上述第一底层金属线21位于上述MOS器件10的一侧，上述第一底层金属线21的一端与上述MOS器件10的漏端13电连接；上述第一顶层金属线23位于上述第一底层金属线21的远离上述MOS器件10的一侧，上述第一顶层金属线23与上述第一底层金属线21的另一端电连接；上述MTJ单元20位于上述第一顶层金属线23以及上述MOS器件10之间，上述MTJ单元20的第一端与上述第一顶层金属线23电连接；上述第二底层金属线22位于上述MTJ单元20与上述MOS器件10之间，上述第二底层金属线22与上述MTJ单元20的第二端电连接，上述第二底层金属线22与上述第一底层金属线21不连接。
上述存储位元采用第一顶层金属线连接MTJ单元的第一端与第一底层金属线，通过第一底层金属线与MOS器件的漏端电连接，MTJ单元的第二端与第二底层金属线电连接，第二底层金属线与第一底层金属线不连接，使连接MTJ的第二底层金属线与连接MOS器件的第一底层金属线分开，从而保证了MOS器件的底层金属线不直接连接MTJ，避免了因MTJ刻蚀对MOS器件造成的等离子体损伤，消除了PID效应对存储位元中MTJ和MOS器件的电性参数的影响，提高了产品的工艺质量和良率，有效地解决了现有技术中因MTJ刻蚀引起的PID效应对MOS器件造成损伤的问题。
并且，如图4所示，现有技术中的传统存储位元直接将MOS器件与MTJ单元电连接，其中，MOS的栅极电连接字线，源端电连接位线，传统存储位元的结构使刻蚀MTJ引起的电势诱导衰减，离子迁移，组件性能衰减对MOS器件造成很大的损伤。
现有技术中为解决MTJ刻蚀对MOS器件造成等离子体损伤，会在位元中增加保护二极管等泄放电荷的通路，这样会相对增大位元的体积，采用上述存储位元结构会使位元面积相对缩小，实现位元的微小化。
根据本申请的一种具体的实施例，如图1所示，上述第一顶层金属线23用于电连接位线，上述MOS器件10的源端11用于电连接源极线，上述MOS器件10的栅极12用于电连接字线。本申请中，MOS器件的底层金属线(即第一底层金属线)不直接连接MTJ单元，而是先跳线至第一顶层金属线，再从第一顶层金属线会连到第二底层金属线，进一步地避免了MTJ刻蚀对MOS器件造成的等离子体损伤，提高了产品的工艺质量和良率。
另一实施例中，如图1所示，上述存储位元还包括第一通孔30、第二通孔31、第三通孔32及第四通孔33，其中，上述第一底层金属线21的一端通过上述第一通孔30与上述MOS器件10的漏端13电连接；上述第一顶层金属线23通过上述第二通孔31与上述第一底层金属线21的另一端电连接；上述MTJ单元20的第一端通过上述第三通孔32与上述第一顶层金属线23电连接；上述第二底层金属线22通过上述第四通孔33与上述MTJ单元20的第二端电连接。这样可以很好地实现各个组件的电连接，进一步保证了MOS器件的底层金属线不直接连接MTJ单元。
在实际生产中，由于位元的制作是一层一层结构层制作的，先制作底部结构层，再往上一层一层制作，所以先制作的是MOS器件所在的结构层，再制作第一通孔所在的结构层，再制作第一底层金属线与第二底层金属线所在的结构层，再制作第二通孔、第三通孔、第四通孔与MTJ单元所在的结构层，最后再制作第一顶层金属线所在的结构层。所以，即使整个存储位元的结构是MTJ单元的第一端通过第三通孔与第一顶层金属线电连接，第一顶层金属线又通过第二通孔与第一底层金属线电连接，第一底层金属线又通过第一通孔与MOS器件电连接，但是在实际生产过程中，制作MTJ单元时并没有通过第一顶层金属线和第一底层金属线与MOS器件电连接，所以制作MTJ单元时产生的PID效应并不会通过第一顶层金属线和第一底层金属线对MOS器件产生影响。
为了进一步地消除等离子体对整个器件的影响，具体的一种实施例中，如图2所示，上述存储位元还包括第二顶层金属线24，上述第二顶层金属线24位于上述第二底层金属线22的远离上述MOS器件10的一侧，且与上述第二底层金属线22电连接，上述第二顶层金属线24与上述第一顶层金属线23不连接。本实施例中，MTJ也通过向上跳线法，从第二底层金属线向上连接到第二顶层金属线，进一步地避免了MTJ制作过程中产生的等离子对器件的损伤。
具体地，如图2所示，上述第二顶层金属线24用于电连接位线，上述MOS器件10的源端11用于电连接源极线，上述MOS器件10的栅极12用于电连接字线。
根据本申请的再一种具体的实施例，上述存储位元还包括如图2所示的第五通孔34，其中，上述第二顶层金属线24通过上述第五通孔34与上述第二底层金属线22电连接。
另外，在实际的制作上述存储位元的过程中，为了保证其制作工艺较为简单，较为容易地得到上述的存储位元结构，示例性地，上述第一底层金属线21与上述第二底层金属线22位于同一结构层上；上述第一顶层金属线23与上述第二顶层金属线24位于同一结构层上。
在实际生产中，由于位元的制作是一层一层结构层制作的，先制作底部结构层，再往上一层一层制作，所以先制作的是MOS器件所在的结构层，再制作第一通孔所在的结构层，再制作第一底层金属线与第二底层金属线所在的结构层，再制作第二通孔、第三通孔、第四通孔、第五通孔与MTJ单元所在的结构层，最后再制作第一顶层金属线与第二顶层金属线所在的结构层。所以，设置第二顶层金属线可以很好地避免在刻蚀MTJ单元时产生的PID效应对位线产生影响，进一步避免了对后续工艺产生影响。
上述的MOS器件可以为Bulk CMOS，对于Bulk MOS器件来说，MTJ制作工艺过程中的对Bulk CMOS的影响主要集中在对栅氧的损伤，其源漏端则可作为电荷泄放通路。通过本申请的上述存储位元结构，进一步地避免了MTJ制作过程中的PID效应对Bulk CMOS的栅氧的损伤。
当然，本申请上述的MOS器件并不限于上述的Bulk CMOS器件，另一具体的实施例中，上述MOS器件为Silicon on buried oxide MOS(SOI-MOS)器件。相比于Bulk(纳米块状硅)CMOS器件，SOI-MOS器件由于具有极低的静态功耗和较小的阈值电压变化，被应用到射频RF(Radio Frequency)，低功耗芯片中。而对于SOI-MOS器件，工艺中源漏端引入的电荷富集无法泄放至衬底，从而也会影响SOI-MOS器件的阈值电压，饱和电流，漏电流等参数发生变化，且使得分布特性(Variation)变差。对于SOI-MOS器件，在MTJ制作过程中，栅极和源、漏端均会引入等离子体损伤，并且绝缘层和顶层硅界面处的固定电荷或陷阱电荷，会导致器件参数发生漂移。通过使用本申请的上述存储位元结构，SOI-MOS器件的第一底层金属线不直接连接MTJ，而是先从第一通孔跳线至第一顶层金属线，再从第一顶层金属线通过第二通孔回连至MTJ和第二底层金属线，由于第一底层金属线与第二底层金属线间隔设置，两者不连接，避免了PID效应对SOI-MOS器件的等离子体损伤，同时避免了由于等离子体损伤造成的对SOI-MOS器件的电性参数的影响。
具体地，如图1所示，SOI-MOS器件包括源端11、栅极12、漏端13、顶层硅14和埋氧层15，其具体位置关系如图1所示。上述埋氧层15将MOS器件10的主体与衬底隔开。
一种具体的实施例中，如图3所示，上述MTJ单元包括依次叠置的参考层、隧穿层以及自由层，其中，上述自由层的远离上述隧穿层的表面为上述MTJ单元的第一端，上述参考层的远离上述隧穿层的表面为上述MTJ单元的第二端。
示例性地，上述MTJ单元可以选择为面内磁各向异性MTJ或者选择为垂直磁各向异性MTJ。上述面内磁各向异性是指在某个平面或者界面内的磁各向异性，是指物质的磁性随方向而边的现象。主要表现为软磁体的磁化率及铁磁体的磁化曲线随磁化方向而变。面内磁各向异性效应具有方向性，其大小和正负与距离和方向有关。上述垂直磁各向异性应用于垂直磁各向异性随机存储器，上述垂直磁各向异性材料拥有更低的临界翻转电流密度以及较高的热稳定性，这些优异性能能使垂直磁各向异性材料在高密度自旋转矩型中具有潜在的应用价值。
根据本申请的另一种典型的实施例，还提供了一种MRAM，上述MRAM包括任意一种上述的存储位元。
本申请的上述MRAM，采用第一顶层金属线连接MTJ单元的第一段与第一底层金属线，通过第一底层金属线与MOS器件的漏端电连接，MTJ单元的第二段与第二底层金属线电连接，第二底层金属线与第一底层金属线不连接，使连接MTJ的第二底层金属线与连接MOS器件的第一底层金属线分开，从而保证了MOS器件的底层金属线不直接连接MTJ，避免了现有技术中因MTJ刻蚀引起的PID效应对SOI MOS器件参数产生的影响，进而避免了因MTJ刻蚀对MOS器件造成的等离子体损伤，提高了产品的工艺质量和良率。
另一种实施例中，上述MRAM的存储位元中，MOS器件采用的SOI-MOS器件，由于MRAM工艺可完全兼容SOI-CMOS的工艺，不需要增加额外的光罩，从而降低了制作成本。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的上述存储位元，采用第一顶层金属线连接MTJ单元的第一端与第一底层金属线，通过第一底层金属线与MOS器件的漏端电连接，MTJ单元的第二端与第二底层金属线电连接，第二底层金属线与第一底层金属线不连接，使连接MTJ的第二底层金属线与连接MOS器件的第一底层金属线分开，从而保证了MOS器件的底层金属线不直接连接MTJ，避免了因MTJ刻蚀对MOS器件造成的等离子体损伤，消除了PID效应对存储位元中MTJ和MOS器件的电性参数的影响，提高了产品的工艺质量和良率，有效地解决了现有技术中因MTJ刻蚀引起的PID效应对MOS器件造成损伤的问题。
2)本申请的上述MRAM，采用第一顶层金属线连接MTJ单元的第一段与第一底层金属线，通过第一底层金属线与MOS器件的漏端电连接，MTJ单元的第二段与第二底层金属线电连接，第二底层金属线与第一底层金属线不连接，使连接MTJ的第二底层金属线与连接MOS器件的第一底层金属线分开，从而保证了MOS器件的底层金属线不直接连接MTJ，避免了现有技术中因MTJ刻蚀引起的PID效应对SOI MOS器件参数产生的影响，进而避免了因MTJ刻蚀对MOS器件造成的等离子体损伤，提高了产品的工艺质量和良率。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种存储位元，其特征在于，包括：
MOS器件；
第一底层金属线，位于所述MOS器件的一侧，所述第一底层金属线的一端与所述MOS器件的漏端电连接；
第一顶层金属线，位于所述第一底层金属线的远离所述MOS器件的一侧，所述第一顶层金属线与所述第一底层金属线的另一端电连接；
MTJ单元，位于所述第一顶层金属线以及所述MOS器件之间，所述MTJ单元的第一端与所述第一顶层金属线电连接；
第二底层金属线，位于所述MTJ单元与所述MOS器件之间，所述第二底层金属线与所述MTJ单元的第二端电连接，所述第二底层金属线与所述第一底层金属线不连接。
2.根据权利要求1所述的存储位元，其特征在于，所述第一顶层金属线用于电连接位线，所述MOS器件的源端用于电连接源极线，所述MOS器件的栅极用于电连接字线。
3.根据权利要求1所述的存储位元，其特征在于，所述存储位元还包括：
第一通孔，所述第一底层金属线的一端通过所述第一通孔与所述MOS器件的漏端电连接；
第二通孔，所述第一顶层金属线通过所述第二通孔与所述第一底层金属线的另一端电连接；
第三通孔，所述MTJ单元的第一端通过所述第三通孔与所述第一顶层金属线电连接；
第四通孔，所述第二底层金属线通过所述第四通孔与所述MTJ单元的第二端电连接。
4.根据权利要求1所述的存储位元，其特征在于，所述存储位元还包括：
第二顶层金属线，位于所述第二底层金属线的远离所述MOS器件的一侧，且与所述第二底层金属线电连接，所述第二顶层金属线与所述第一顶层金属线不连接。
5.根据权利要求4所述的存储位元，其特征在于，所述第二顶层金属线用于电连接位线，所述MOS器件的源端用于电连接源极线，所述MOS器件的栅极用于电连接字线。
6.根据权利要求4所述的存储位元，其特征在于，
所述存储位元还包括：第五通孔，所述第二顶层金属线通过所述第五通孔与所述第二底层金属线电连接，
和/或，
所述第一底层金属线与所述第二底层金属线位于同一结构层上；
所述第一顶层金属线与所述第二顶层金属线位于同一结构层上。
7.根据权利要求1至6中任一项所述的存储位元，其特征在于，所述MOS器件为SOI-MOS器件。
8.根据权利要求1至6中任一项所述的存储位元，其特征在于，所述MTJ单元包括依次叠置的参考层、隧穿层以及自由层，其中，所述自由层的远离所述隧穿层的表面为所述MTJ单元的第一端，所述参考层的远离所述隧穿层的表面为所述MTJ单元的第二端。
9.根据权利要求1至6中任一项所述的存储位元，其特征在于，所述MTJ单元为面内磁各向异性MTJ或者垂直磁各向异性MTJ。
10.一种MRAM，其特征在于，包括：权利要求1至9中任一项所述的存储位元。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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