CN1177413C - 能够检测其故障的用于双工系统的互通装置和互通方法 - Google Patents

Abstract

0侧20的奇偶发生电路201在各条信号线上接收输入信号s21，并在输入信号s21的基础上，产生一个奇偶位p20。并行/串行转换电路203参照定时信号t20，把并行信号S22(或输入信号s21)和奇偶位p20复用为串行信号s23。1侧21中的串行/并行转换电路211再生并行信号s24和奇偶信号p21，并产生奇偶校验定时信号t21。奇偶校验电路212利用奇偶信号p21，检验并行信号s24的奇偶性。如果正常，则状态保持电路213保持奇偶校验电路212的输出s25作为状态信号。如果异常，则状态保持电路213保持的内容被清除。

Description

能够检测其故障的用于双工系统的互通装置和互通方法

技术领域

本发明涉及一种双工系统的互通装置，具体说，是涉及一种能够检测双处理器装置中处理器板之间互通信息的异常的互通装置和互通方法。

背景技术

在一个用两个处理器单元作为配合(即激活和备用处理器系统)的双处理器装置(或系统)中，处理器单元之间相互交换各种各样的信息信号，以便有可能在激活处理器系统发生故障时从一个处理器单元切换至另一个。

目前，其上分别安装有处理器单元的处理器板都有互通部分，它们通过电缆或总线相互连接，构成一个互通装置，以发送和接收信息信号。

信息信号必须在互通部分之间无故障地发送和接收。因此，当前的互通装置设计为检测互通部分之间电缆的断线。

但是，现有的互通装置存在一个问题，即除了电缆断线之外，它无法处理其它的故障。

发明内容

因此，本发明的一个目的是提供能够处理其故障的互通装置。

本发明的其它目的将随着进一步的说明而变得清晰。

通过描述本发明中一个方面的要点，就可能会理解，互通装置从一个双处理器装置的第一处理器单元发送多个彼此并行的互通信号到第二处理器单元。

根据本发明的该方面，互通装置包括一个连接到第一处理器单元的输出驱动器，它以具有冗余数据结构的串行信号形式发送从第一处理器单元供给的互通信号。一个输入驱动器连接到输出驱动器与第二处理器单元，并接收从输出驱动器发送的串行信号，以便再生并行信号形式的互通信号，且将再生后的互通信号提供给第二处理器单元。

在互通装置中，输出驱动器包括一个编码电路，以产生一个检错码信号作为串行信号。输入驱动器包括一个解码电路，对检错码信号解码以检测检错码信号上的错误。当检测到错误时，解码电路停止将再生后的互通信号提供给第二处理器单元。

此外，编码电路还包括一个连接到第一处理器单元的冗余位发生电路，用来在互通信号的基础上，产生至少一个冗余位。冗余位发生电路还接有一个复用电路，用来以一个预定的周期把互通信号与冗余位复用在一起，从而产生串行信号。解码电路包括一个连接到复用电路上的解复用电路，用来把串行信号解复用为收到的互通信号和收到的冗余位。一个检错电路连接到解复用电路上，用来利用接收到的冗余位检测接收到的互通信号中的错误。一个信号保持电路连接到检错电路和所述的第二处理器单元。该信号保持电路保持接收到的互通信号，以将该接收到的互通信号作为再生后的互通信号提供给第二处理器单元。

根据本发明的另一个方面，从一个双处理器装置的第一处理器单元发送多个彼此并行的互通信号到第二处理器单元的方法包括以下步骤：把从第一处理器单元供给的互通信号改变为具有冗余数据结构的串行信号，由该串行信号再生并行信号形式的互通信号，以及把再生后的互通信号提供给第二处理器单元。

在上述方法中，串行信号包含一个检错码信号。该方法还包括以下步骤：检测所述的检错码信号中的错误，以及当检测到错误时停止将再生后的互通信号提供给第二处理器单元。

特别地，在上述方法中，改变步骤包括以下步骤：在互通信号的基础上，产生至少一个冗余位；以一个预先设定的周期把互通信号与冗余位复用在一起以产生串行信号。再生步骤包括以下步骤：将串行信号解复用为收到的互通信号和收到的冗余位；利用收到的冗余位检测收到的互通信号中的错误；以及在信号保持电路中保持接收到的互通信号，以将该接收到的互通信号作为再生后的互通信号提供给第二处理器单元。

附图说明

附图1是现有互通装置的方块图；

附图2是根据本发明的一个优选实施例的一种互通装置的方块图；

附图3是附图2的互通装置中所用的互通部分的方块图；

附图4是用来描述附图2中互通装置的运行的时序图；以及

附图5是根据本发明的另一个实施例的另一种互通装置的方块图。

具体实施方式

为了更好地理解本发明，首先参照附图1描述现有的一种互通装置。

在附图1中，现有的互通装置包括互通部分0侧10和1侧11。互通部分10和11各自位于其上安装有处理器单元的处理器板上。这些处理器板连接到一块公共的背面连线板(未示出)或一块公共的印刷线路板(未示出)上，形成一个双处理器装置。因此，互通部分10与11是通过多个附接到背面连线板上或在印刷线路板上形成的电缆或总线而相互连接的。

互通部分10和11具有总线驱动器，用来发送和接收运行模式信号s10和s11，以准备在双处理器装置的激活系统和备用系统之间切换。在附图1所示的互通装置中，互通部分10的总线驱动器包含一个脉冲发生器100，而互通部分11的总线驱动器则包含一个数据接收器110。运行模式信号s10包含有，例如，一个ACTN信号，表示是一个激活系统，一个SYCN信号，表示是双工操作，以及一个RUNN信号，表示处理器正在执行。

虽然在附图1中，仅仅示出了从互通部分10到互通部分11发送运行模式信号s10和s11的结构，但互通装置还包括附加的总线驱动器(未示出)，用来发送和接收从互通部分11到互通部分10的其它运行模式信号。不过，为了简化对本发明的说明，对附加的总线驱动器的解释在此略去。

在上述的双处理器装置中，要求当互通装置中发生故障时，不会引起异常操作。对于总线部分地或完全从互通部分10和/或11断开这要成立。

在现有的互通装置中，运行模式信号s10和s11是通过总线作为单独的信号s1来发送和接收的。因此，会有这样的一种情况：当总线部分地或完全从互通部分10和/或11断开时，一个或一个以上的运行模式信号没有从互通部分10和11中的某一部分传出或没有被互通部分10和11中的某一部分接收到。在这种情况下，在双处理器装置中就有可能产生异常操作。双处理器装置在这样的情况下也应当能执行正常的操作。

例如，为满足这样的要求，日本未审查的专利公布(A)第S59-172836号建议检测连接互通部分的电缆的断线，从而防止在双处理器装置中出现状态异常。

然而，上述现有技术文件中所公开的方法并不能检测和处理电缆断线之外的其它故障，比如互通装置故障或背后连线板(印刷线路板)的故障。

这样，如果该故障引起麻烦，使得在互通部分之间的电缆上，某一个运行模式信号固定为高电平或低电平，则处理器单元的接收测就会引起对于双处理器装置的、其操作中的状态异常。比如，不确定哪个处理器单元应是激活系统，而且在双处理器装置中正常的双工操作将无法执行。

此外，在接收侧是备用系统的情况下，将无法为切换成激活系统而准备初始条件。即，在这种情况下，正常的双工操作无法执行。

进一步讲，在现有的方法中，在上述情况下激活系统并不确定。因此，不可能只用一个系统来起动双处理器装置(像单工处理器装置一样)。这有可能会引起系统停机。

再进一步讲，假设一种情况，在象单工处理器装置一样执行正常操作的模块上插入一块附加处理器板，组成双处理器装置。在这种情况下，如果附加处理器板发生故障，使得从其上安装的互通部分中的提供的一个或一个以上的运行模式信号固定为高电平或低电平，则在双处理器装置中也可能会引起系统停机。

参照附图2-4，继续描述根据本发明的优选实施例的互通装置。

附图2是表示根据本发明的优选实施例的互通装置的方块图。

在附图2中，互通装置包括互通部分0侧20(以下也称为“0系统”)和1侧21(以下也称为“1系统”)以及把互通部分20和21彼此相连接的总线或线路。互通部分0侧20和1侧21分别对应于双处理器装置的0系统单元(或0系统处理器板)(未示出)和1系统单元(或1系统处理器板)(未示出)。通常互通部分20和21各自安装在处理器板上。总线通常附接到背面连线板上，在该背面连线板上安装有用来接纳处理器板的连接器。总线也可以做在能够与处理器板连接且不同于背面连线板的印刷线路板上。

互通部分0侧20具有一个发送侧(或输出)驱动器，它包括作为冗余位发生电路的奇偶发生电路201，定时发生电路202以及作为复用电路的并行/串行转换电路203。输出驱动器充当编码电路。奇偶发生电路201、定时发生电路202和并行/串行转换电路203可以形成在单个芯片中。在这种情况下，简化了互通部分20的制造，同时避免了各部分之间连接不好而引起的异常操作。

另一方面，互通部分1侧21具有接收侧(或输入)驱动器，它包括作为解复用电路的串行/并行转换电路211，作为检错电路的奇偶校验电路212，以及状态保持电路213，用来保持作为配合系统的0系统的运行状态信息。输入驱动器充当解码电路。串行/并行转换电路211和状态保持电路213可以形成在单个芯片中。在这种情况下，简化了互通部分213的制造，同时避免了各部分之间连接不好而引起的异常操作。

虽然在附图2中仅仅示出了从0系统20到1系统21传输信号的电路，但互通部分20和21还包括类似的电路，用来从1系统21传输另一信号到0系统20。即互通部分20的构造如附图3所示，而互通部分21与互通部分20相似。

如附图3所示，互通部分20除了具有如附图2所示的发送侧驱动器之外，还有一个附加的接收侧驱动器，包括串行/并行转换电路204，奇偶校验电路205，以及状态保持电路206。

为方便起见，下面对本实施例的结构和运行的说明参照附图2所示的结构进行。

参照附图2，在互通部分0侧20中，奇偶发生电路201被供给各条信号线上的互通信号s21，比如运行模式信号。这些运行模式信号用来在双处理器装置中确定激活系统和备用系统。换句话说，运行模式信号确定双处理器装置中每一处理器板的运行。在附图2的实施例中，运行模式信号包括代表激活系统的信号ACTN(低电平表示激活系统)，代表双工操作状态的信号SYNC(低电平表示双工操作)，以及代表正在执行的信号RUNN(低电平表示正在执行)。

奇偶发生电路201在信号s21的基础上，产生一个奇偶位p20作为冗余位。例如，确定奇偶位p20使得信号s21中高电平的数目等于一个奇数。奇偶发生电路201把信号s22作为并行信号s21，与奇偶位p20一起，提供给并行/串行转换电路203。

定时发生电路202以预定的周期(帧周期)产生定时信号t20。

并行/串行转换电路203被供给来自奇偶发生电路201的并行信号s22和奇偶位p20，并且以定时信号t20的定时将并行信号s22与奇偶位p20复用在一起，以产生串行信号s23作为检错码信号。串行信号s23被传递到作为一个配合系统的互通部分1侧21。

在互通部分1侧21，串行/并行转换电路211被供给来自作为配合系统的互通部分0侧20的串行信号s23。串行/并行转换电路211产生收到的并行信号s24，收到的奇偶信号p21，以及通过再生配合系统(0侧)的定时信号t20而获得的奇偶校验定时信号t21。

奇偶校验电路212利用收到的奇偶信号p21，以奇偶校验定时信号t21的定时校验收到的并行信号s24的奇偶性。当收到的并行信号s24的奇偶性有效时，奇偶校验电路212使状态保持电路213保持校验过的并行信号s25作为运行状态信息，该信号与接收的并行信号s24相同。另一方面，一旦收到的并行信号s24的奇偶性出现错误，则奇偶校验电路212产生一个清除信号c21，以清除状态保持电路213所保持的内容。

只要收到的并行信号s24的奇偶性为有效，则状态保持电路213就持续保持校验过的并行信号s25，s25响应于奇偶校验定时信号t21而被更新。此外，状态保持电路213还产生s26作为配合状态输出信号(或再生后的互通信号)，那些信号代表配合系统的状态。

当奇偶性错误等被检测到时，状态保持电路213响应来自奇偶校验电路212的清除信号c21，不断言(de-assert)输出信号。换句话说，当配合状态输出信号s26被清除信号c21清除掉时，状态保持电路213产生高电平的s26。这是因为包括ACTN、SYCN、RUNN的运行模式信号s21具有负逻辑。但是，如果接收侧驱动器处于备用系统中，则状态保持电路213可以维持在奇偶校验定时信号p21的最后定时处更新过的保持内容。

此外，附图1所示的奇偶发生电路201、定时发生电路202、并行/串行转换电路203、串行/并行转换电路211、奇偶校验电路212，以及状态保持电路213，对本技术领域的技术人员来说是熟知的，并且与本发明无直接关系。因此，对其构造的详细说明在此省略。

接下来，将结合附图2中，运行模式信号从0系统20传输到1系统21的情况，参照附图4所示的运行定时的时序图，对本实施例中的双重互通装置的运行加以说明。

在互通部分0侧(0系统)20中，并行/串行转换电路203，以具有预定帧周期的定时信号t20的定时对并行信号s22(即ACTN、SYCN、RUNN)和奇偶位p20进行采样。并行/串行转换电路203在定时信号t20的每一个开始边缘(t1，t3)产生一个起始位，然后在采样后的并行信号s22和采样后的奇偶位p20的基础上，连续产生一个ACTN位、一个SYCN位、一个RUNN位和奇偶位，并把这些位组装为单个帧，以便产生为串行信号s23。串行信号s23被传输到作为配合系统的互通部分1侧(1系统)21。其中，所产生的定时信号t20的周期不小于串行信号s23的单个帧(或上述位的总的位宽)。

另一方面，在1系统21中，串行/并行转换电路211被供给串行信号s23，并检测开始位以获得定时(t1，t3)。该定时(t1，t3)不仅用来从串行信号s23中检测并行信号s24和奇偶信号p21，还用来在定时(t1，t3)起一段预定时间之后，确定奇偶校验定时(t2，t4)。串行/并行转换电路211再生包括ACTN、SYCN和RUNN的并行信号s24和奇偶信号，并产生奇偶校验定时信号t21。

奇偶校验电路212与奇偶校验定时信号t21同步地执行奇偶校验操作。如果没有奇偶性错误，则状态保持电路213的存储器内容在奇偶校验定时信号t21的定时(t2，t4)被更新。如果出现奇偶性错误，则状态保持电路213中所保持的内容被清除信号c21清除掉，并且状态保持电路213的输出信号s26具有高电平，但这样的情况在附图4中并未示出。

当处理器板接收到具有高电平的输出信号s26时，它运行在一个无配合的系统中。

上述的运行只是针对如附图2所示的从0系统到1系统的传输。但是，因为这是互通装置中的电路，所以在其它的电路中，还执行类似的操作，把信号从1系统发送到0系统。

本实施例用作双处理器装置的互通装置是很有利的，在这样的双处理器装置中，在运行中的激活系统的运行模式被记忆在备用系统的状态保持电路中，一旦从备用系统切换为激活系统，系统的运行立即起动到与所记忆的内容一样的运行模式。即，根据本实施例，可靠地执行从备用系统切换到激活系统的控制是有可能的。

进一步讲，在本实施例的每一个互通部分中，奇偶性错误都如前所述得以应用。用这种方式，有可能确定代表是激活系统的信号是否异常，从而可能避免异常使得激活系统不确定。

此外，根据本实施例，有可能检查各个配合系统之间的互通部分的正常性，从而在激活系统与备用系统之间进行平滑的切换。

在由于印刷线路板或背面连线板的故障而导致信号线固定为高电平状态或低电平状态的情况下，配合系统之间的互通信号的正常性将通过冗余位来检查。因此，可能避免由于双处理器板的运行模式异常而引起的问题，即无法识别激活系统，无法进行状态设定，以及无法确定起始系统。如果无法确定起始系统，双处理器装置即被置为系统停机状态。根据本实施例，有可能缩短双处理器装置的系统停机的间隔。

特别地，在双处理器装置中，假设将一块处理器板插入一个模块，从而把系统结构由单工运行转换为双重结构。在这种情况下，可能减少由于处理器板提供的互通信号中发生高电平堆栈或低电平堆栈时引起系统结构的异常而导致的系统停机。

在本实施例中，配合系统之间的互通信号被复用为串行信号，从而减少了信号的数量。因此，产生产品缺陷的点的数量也就减少了。

而且，由于信号数量的减少，驱动器组件数量也就减少了。在背面连线板上信号数量的减少，导致背面连线板层数的减少。这样，本结构也可以有效地降低系统成本。

参照附图5，对根据本发明另一实施例的另一种互通装置加以说明。

在附图5中，1系统21还包括一个计时器电路214，在时钟端子c1与一个时钟发生器(未示出)相连，在复位端子R与串行/并行转换电路211相连，还与状态保持电路213相连。计时器电路214通过时钟端子c1被提供给来自时钟发生器的时钟信号(CLK)，通过复位端子R被提供给来自串行/并行转换电路214的奇偶校验定时信号t21。计时器电路214对时钟信号的脉冲进行计数，以产生计数值，该计数值由奇偶校验定时信号t21复位。而且，定时器电路214还把计数值与先前设定在计时器电路214中的预定值相比较。该预定值设为，由它所表示的时间间隔比奇偶校验定时信号t21的周期要长。因此，只要双处理器装置和互通装置执行正常的操作，则计数值不会达到预定的值。当在预定值所代表的时间间隔内，未产生奇偶校验定时信号t21时，则计数值达到预定值。当计数值等于预定值时，计时器电路214产生一个超时信号c22，以清除状态保持电路213所保持的内容。

这样，在产生奇偶校验定时信号t21时发生运行错误的情况下，双处理器装置的异常操作就可以避免。该运行错误是由比如配合系统的处理器板断线引起的。

尽管本发明至此已经结合其中的几个实施例进行了说明，但在本领域的技术人员可能会很容易地用其它各种方式将本发明付诸实施。例如，冗余位发生电路可以采用一个纠错码或循环冗余检验(CRC)码以便校正串行信号s23上的错误。

而且，除运行模式信号之外，互通信号s21还可以包括防止双处理器装置系统停机的信号和/或减少双处理器装置中系统停机间隔的信号。例如，信号s21包括一个确定紧急操作的信号。

Claims (12)

1.用来从一个双处理器装置的第一处理器单元发送多个彼此并行的互通信号到第二处理器单元的互通装置，所述的互通装置包括：

连接到所述的第一处理器单元的输出驱动器，用来以具有冗余数据结构的串行信号形式发送从所述的第一处理器单元供给的所述的互通信号；以及

连接到所述的输出驱动器与所述的第二处理器单元的输入驱动器，用来接收从所述的输出驱动器发送的所述的串行信号，以便再生所述并行信号形式的互通信号，并把再生后的互通信号提供给所述的第二处理器单元，

其特征在于，

所述的输出驱动器包括一个编码电路，用来产生一个检错码信号作为所述的串行信号，所述的输入驱动器包括一个解码电路，用来解码所述的检错码信号，以检测所述的检错码信号上的错误，当检测到所述的错误时，所述的解码电路停止把所述的再生后的互通信号提供给所述的第二处理器单元。

2.如权利要求1所要求的互通装置，其中所述的编码电路包括：

连接到所述的第一处理器单元的冗余位发生电路，用来在所述的互通信号的基础上，产生至少一个冗余位；以及

连接到所述的冗余位发生电路的复用电路，用来以预定的周期把所述的互通信号和所述的冗余位复用在一起，从而产生所述的串行信号；

所述的解码电路包括：

连接到所述的复用电路的解复用电路，用来把所述的串行信号解复用为收到的互通信号和收到的冗余位，

连接到所述的解复用电路的检错电路，用来利用所述的收到的冗余位检测所述的收到的互通信号中的错误，以及

连接到所述的检错电路和所述的第二处理器单元的信号保持电路，用来保持所述的收到的互通信号，以便把所述的收到的互通信号作为所述的再生后的互通信号提供给所述的第二处理器单元，

其中所述的检错电路在检测到所述的错误时，清除在所述的信号保持电路中保持的内容，以停止向所述的第二处理器单元提供所述的再生后的互通信号。

3.如权利要求2所要求的互通装置，所述的冗余位发生电路包括一个奇偶发生电路，用来产生一个奇偶位作为所述的冗余位。

4.如权利要求2所要求的互通装置，所述的冗余位发生电路采用一个纠错码或循环冗余检验码来产生所述的冗余位。

5.如权利要求2所要求的互通装置，所述的编码电路还包括连接到所述的复用电路的定时发生电路，用来产生定时信号，以确定所述的预定周期。

6.如权利要求2所要求的互通装置，所述的解码电路还包括连接到解复用电路和所述的信号保持电路的计时器电路，用来当所述的解复用电路在预定的时间间隔内未收到所述的串行信号时，清除在所述的信号保持电路中保持的内容，以便停止向第二处理器单元供给所述的再生后的互通信号。

7.一种从双处理器装置的第一处理器单元发送多个彼此并行的互通信号到第二处理器单元的方法，所述的方法包括以下步骤：

把从第一处理器单元供给的互通信号改变为具有冗余数据结构的串行信号；

由所述的串行信号再生所述的并行信号形式的互通信号；以及

把再生后的互通信号提供给所述的第二处理器单元，

其中所述的串行信号包括一个检错码信号，其特征在于，所述的方法还包括以下步骤：

检测所述的检错码信号中的错误，以及

当检测到所述的错误时，停止向所述的第二处理器单元供给所述的再生后的互通信号。

8.如权利要求7所要求的方法，其中所述的改变步骤包括以下步骤：

在所述的互通信号的基础上，产生至少一个冗余位，以及

以预定的周期把所述的互通信号和所述的冗余位复用在一起，以产生所述的串行信号，

所述的再生步骤包括以下步骤：

把所述的串行信号解复用为收到的互通信号和收到的冗余位，

利用所述的收到的冗余位检测所述的收到的互通信号中的错误，以及

在信号保持电路中保持所述的收到的互通信号，以便把所述的收到的互通信号作为所述的再生后的互通信号提供给所述的第二处理器单元，

其中，所述的再生步骤还包括以下步骤：

当检测到所述的错误时，清除在所述的信号保持电路中保持的内容，以停止向第二处理器单元供给所述的再生后的互通信号。

9.如权利要求8所要求的方法，其中所述的冗余位包括一个奇偶位。

10.如权利要求8所要求的方法，其中所述的冗余位通过利用纠错码或循环冗余检验码生成。

11.如权利要求8所要求的方法，其中所述的改变步骤还包括以下步骤：

产生一个定时信号，以便确定所述的预定周期。

12.如权利要求8所要求的方法，其中所述的再生步骤还包括以下步骤：

当在预定的时间间隔内未收到所述的串行信号时，清除在所述的信号保持电路中保持的内容，以便停止向第二处理器单元供给所述的再生后的互通信号。

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