CN117707864A - 用于测试仪系统的处理器测试模式的生成和应用 - Google Patents

Abstract

本申请公开了用于测试仪系统的处理器测试模式的生成和应用。测试仪系统包括：测试计算机系统，用于协调和控制对多个被测器件(DUT)的测试；以及硬件接口模块，耦合到测试计算机系统，并由测试计算机系统控制，硬件接口模块可操作以对多个DUT应用测试输入信号，并且可操作以接收来自多个DUT的测试输出信号。硬件接口模块包括用于存储指令和数据的存储器、耦合到存储器的高性能处理器，该高性能处理器可操作以高速执行测试功能，以用于将测试信号应用到多个被测器件，该高性能处理器可可操作以在存储器和测试计算机系统的控制下执行测试功能。

Description

用于测试仪系统的处理器测试模式的生成和应用

相关申请的交叉引用

本申请要求De La Puente等人于2022年9月15日提交的申请号为63/407,081的美国临时专利申请(代理人案卷ATSY-0110-00.00US)的权益及优先权。本申请要求De LaPuente等人于2023年1月23日提交的申请号为63/440,607的美国临时专利申请(代理人案卷ATSY-0110-01.01US)的权益及优先权。本申请与2013年2月21日提交的申请号为13/773,569的美国专利申请(现美国专利10,162,007)相关。本申请还与2018年3月7日提交的申请号为15/914,553的美国专利申请(现美国专利11,009,550)相关。此外，本申请与2018年5月17日提交的申请号为15/982,910的美国专利申请(现美国专利10,288,681)相关。本申请还与2020年12月28日提交的申请号为17/135,731以及申请号为17/135,790的美国专利申请相关。所有这些申请的全部内容通过引用并入本文。

技术领域

本发明的实施例涉及电子产品的制造和测试领域。更具体而言，本发明的实施例涉及用于针对测试仪系统的处理器测试模式的生成和应用的系统和方法。

背景技术

自动测试设备(Automated test equipment，ATE)可以是对半导体器件或电子组件执行测试的任何测试组件。ATE组件可以用于执行自动测试，该自动测试快速执行测量并生成测试结果，这些测试结果然后可以被分析。ATE组件可以包括复杂的自动测试组件，该自动测试组件可以包括定制的专用计算机控制系统和许多不同的测试仪器，这些仪器能够自动测试电子部件和/或能够进行半导体晶圆测试，例如片上系统(system-on-chip，SOC)测试、集成电路测试、网络接口和/或固态驱动器(solid state drives，SSD)。ATE系统既能减少对设备进行测试的时间以确保设备按照设计运行，又能作为诊断工具以在给定设备到达消费者手中之前确定其是否存在故障组件。

对被测器件(DUT)的测试通常包括发送一系列测试模式或“向量”来刺激设备，并且收集设备的响应。对于复杂的组件，例如网络接口、通用串行总线(USB)适配器和/或SSD，这种测试模式可以采用高级指令的形式，例如“读”或“写”、扇区地址、以及“数据”。在常规技术的情况下，通过使用算法模式生成器(Algorithmic Pattern Generator，APG)和硬件加速器，在硬件中生成了用于对设备进行测试的模式和工作负载。例如，基于硬件的APG将生成数据模式，向例如SSD发送指令，以将数据写入特定地址或地址范围，以及读回数据。APG通常会收集关于事务(transaction)的性能数据，并且将写入的数据与接收到的数据进行比较，以检测错误。这允许测试系统以DUT的最大速度生成数据，其中测试仪不会成为瓶颈。

此外，在常规技术的情况下，许多DUT在标准“外围”接口上运行，例如串行连接SCSI(SAS)、串行AT连接(SATA)、串行外围接口(SPI)、集成电路(I2C)、通用串行总线(USB)等。这些接口通常需要来自诸如外围组件快速互连(PCIe)之类的更通用的“主”或“处理器”总线的转换电子设备。

这些设计通常在现场可编程门阵列(FPGA)中实现，以实现更快的上市时间和设计灵活性。

随着性能的提高，越来越多的计算机外围设备正在放弃专用总线接口，而采用“主”总线接口，例如PCIe。例如，高性能SSD正从串行AT附件(serial AT attachment，SATA)接口迁移到“M.2”PCIe接口。常规技术测试仪中使用的FPGA无法跟上测试此类新兴设备所需的更高数据速率，并且FPGA在实现主总线协议(例如，PCIe“第5代”和/或PCIe CXL)方面面临进一步挑战。

发明内容

因此，我们需要的是用于测试仪系统的处理器测试模式生成和应用的系统和方法。此外，还需要的是测试仪系统和测试方法，这些系统和方法用于处理器测试模式的生成和应用，能够测试大容量和高带宽设备。对于能够测试连接到主总线的设备的测试系统，还需要处理器测试模式的生成和应用。此外，还需要用于测试仪系统的处理器测试模式生成和应用的系统和方法，这些系统和方法与现有的电子设备测试系统和方法兼容并互补。

根据本发明的实施例，处理器经由软件生成测试模式，并将此类测试模式应用于被测器件(DUT)。在一些实施例中，测试模式可经由直接存储器访问(DMA)传送到DUT。

根据本发明的实施例利用高性能CPU。根据本发明的实施例可以利用HCC处理器(作为一个示例)代替传统系统使用的ASIC或FPGA设备来生成高速模式，从而提供同等水平的性能。本发明提供了典型ATE硬件目前无法实现的功率和性能可扩展性，还可利用现有硬件实现其他ATE功能。HCC是一种高性能处理器。与基于硬件的设计(例如，ASIC或FPGA设计)相比，本发明的其他优势在于CPU不受硬件限制。中央处理器提供了FPGA或ASIC所无法提供的更高灵活性和定制性。

根据本发明的一个实施例，一种测试仪系统，包括：测试计算机系统，用于协调和控制对多个被测器件(DUT)的测试；以及硬件接口板，耦合到测试计算机系统，并且由测试计算机系统控制，硬件接口板可操作以对多个DUT应用测试输入信号，并且可操作以接收来自多个DUT的测试输出信号，硬件接口板包括：用于存储指令和数据的存储器；耦合到存储器的高核心数(HCC)处理器，HCC处理器可操作以自动生成自动测试模式生成(ATPG)测试向量，以应用于多个DUT，HCC处理器可操作以在来自存储器的指令和数据的控制下以及在来自测试计算机系统的软件命令的控制下自动生成ATPG测试向量，其中，在程序控制下，HCC处理器的ATPG的生成是能够通过软件重新编程的；以及驱动硬件，用于接收测试向量，以及用于将测试输入信号驱动至多个DUT。

实施例包括上述内容，并进一步包括：其中，高性能处理器是高核心数(HCC)处理器。

实施例包括上述内容，并进一步包括：其中，HCC处理器包括16至32个核心。

实施例包括上述内容，并进一步包括：其中，HCC处理器支持PCIe协议，并且其中，硬件接口板使用PCIe与多个DUT通信。

实施例包括上述内容，并进一步包括：其中，HCC处理器包括N个核心，并且其中，N是基于规定的测试性能可扩展的。

实施例包括上述内容，并进一步包括：其中，存储在存储器中的指令可由测试计算机系统编程，并且其中，进一步地，指令控制高性能处理器的操作。

根据本发明的另一实施例，一种测试仪系统，包括：测试计算机系统，用于协调和控制对多个被测器件(DUT)的测试；以及硬件接口板，耦合到测试计算机系统，并且由测试计算机系统控制，硬件接口板可操作以对多个DUT应用测试输入信号，并且可操作以接收来自多个DUT的测试输出信号，硬件接口板包括：用于存储指令和数据的存储器；耦合到存储器的第一高性能中央处理单元(CPU)，第一高性能CPU可操作以自动生成自动测试模式生成(ATPG)测试向量，以应用于第一多个DUT，第一高性能CPU可操作以在来自存储器的指令和数据的控制下以及在来自测试计算机系统的软件命令的控制下自动生成ATPG测试向量，其中，在程序控制下，第一高性能CPU的ATPG的生成是能够通过软件重新编程的；耦合到存储器的第二高性能中央处理单元(CPU)，第二高性能CPU可操作以自动生成自动测试模式生成(ATPG)测试向量，以应用于第二多个DUT，第二高性能CPU可操作以在来自存储器的指令和数据的控制下以及在来自测试计算机系统的软件命令的控制下自动生成ATPG测试向量，其中，在程序控制下，第二高性能CPU的ATPG的生成是能够通过软件重新编程的；以及驱动硬件，用于接收来自第一高性能CPU和第二高性能CPU的测试向量，并且将测试输入信号驱动至多个DUT。

实施例包括上述内容，并进一步包括：其中，存储在存储器中的指令能够由测试计算机系统编程，并且其中，进一步地，指令控制第一高性能CPU和第二高性能CPU的操作。

实施例包括上述内容，并进一步包括：其中，第一高性能CPU包括高核心数(HCC)CPU，而且其中，进一步地，第二高性能CPU包括HCC CPU。

实施例包括上述内容，并进一步包括：其中，第一高性能CPU包括16至32个核心，并且其中，进一步地，第二高性能CPU包括16至32个核心。

实施例包括上述内容，并进一步包括：其中，HCC处理器包括N个核心，并且其中，N是基于规定的测试性能可扩展的。

实施例包括上述内容，并进一步包括：其中，HCC处理器支持PCIe协议，并且其中，硬件接口板使用PCIe与多个DUT通信。

实施例包括上述内容，并进一步包括：其中，多个DUT是存储设备。

根据本发明的方法实施例，一种为测试仪系统生成和应用测试模式的方法，该方法包括：经由在处理器上运行的软件为被测器件(DUT)生成测试模式；将测试模式存储至附接到处理器的存储器中；以及从存储器向DUT发送测试模式。

实施例包括上述内容，并进一步包括：其中，DUT连接到PCIe总线。

实施例包括上述内容，并进一步包括：其中，处理器是高核心数(HCC)处理器。

实施例包括上述内容，并进一步包括：其中，HCC处理器包括16至32个核心。

实施例包括上述内容，并进一步包括：其中，HCC处理器包括N个核心，并且其中，N是基于规定的测试性能可扩展的。

实施例包括上述内容，并进一步包括：其中，发送包括来自存储器的直接存储器访问(DMA)传输。

实施例包括上述内容，并进一步包括：其中，软件被存储在存储器中。

实施例包括上述内容，并进一步包括：其中，存储器被配置为独立于系统总线(例如，PCIe)与处理器通信。

根据本发明的实施例，一种非暂时性计算机可读介质，其上存储有指令，指令响应于电子系统的执行，使电子系统在低功率模式下执行测试多个被测器件(DUT)的操作，操作包括：经由在处理器上运行的软件为被测器件(DUT)生成测试模式；将测试模式存储至附接到处理器的存储器中；以及从存储器向DUT发送测试模式。

附图说明

并入本说明书中并构成本说明书的一部分的附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。除非另有说明，否则附图可能未按比例绘制。

图1示出了根据本发明的实施例的用于无低功率模式的高性能处理器的低功率环境的示例性系统的示例性框图。

图2示出了根据本发明的实施例的用于无低功率模式的高性能处理器的低功率环境的示例性系统的框图。

图3示出了根据本发明的实施例的用于测试仪系统的处理器测试模式的生成和应用的示例性方法。

图4示出了示例性电子系统的框图，该示例性电子系统可以用作要实现的平台和/或可以用作本发明的实施例的控制系统。

具体实施方式

现在将详细介绍本发明的各种实施例，附图中示出了这些实施例的示例。虽然本发明将结合这些实施例进行描述，但可以理解的是，这些实施例无意将本发明限制在这些实施例中。相反，本发明旨在涵盖替代方案、修改方案和等同方案，这些方案可包含在所附权利要求所定义的本发明的精神和范围内。此外，在下文对本发明的详细描述中，为了使人们对本发明有一个全面的了解，阐述了许多具体细节。然而，本领域的普通技术人员将认识到，本发明可以在没有这些具体细节的情况下实施。在其他情况下，没有详细描述众所周知的方法、程序、元件和电路，以免不必要地模糊本发明的方面。

接下来的详细描述(例如，方法300)的某些部分以可在计算机存储器上执行的、对数据位进行操作以下方式呈现：程序、步骤、逻辑块、处理以及其他符号表示。这些描述和表示是数据处理领域的技术人员用来向本领域的其他技术人员最有效地传达其工作内容的手段。程序、计算机执行步骤、逻辑块、流程等一般而言在此处被认为是一连串自洽的、导致所需的结果步骤或指令。这些步骤是需要对物理量进行物理操作的步骤。通常情况下，尽管不是必须的，但是这些量所采取的形式是能够在计算机系统中存储、传输、组合、比较和以其他方式操作的电信号或磁电信号。事实证明，主要出于通用的原因，有时将这些信号称为比特、数值、元素、符号、字符、术语、数字、数据等是方便的。

但应注意的是，所有这些术语和类似术语都将与适当的物理量相关联，并且仅仅是被应用于这些量的方便标签。除非在下面的讨论中另有明确说明，否则在整个本发明中，对术语(例如，“应用”或“控制”或“产生”或“测试”或“加热”或“带来”或“捕获”或“存储”或“读取”或“分析”或“解析”或“接受”或“选择”或“显示”或“呈现”或“计算”或“发送”或“接收”或“减少”或“检测”或“设置”或“访问”或“放置”或“形成”或“安装”或“移除”或“停止”或“涂布”或“处理”或“执行”或“调整”或“创建”或“执行”或“继续”或“索引”或“翻译”或“计算”或“测量”或“收集”或“运行”等)的使用是指计算机系统或类似电子计算设备的动作和过程或者是指在其控制下，其中所述计算机系统或类似电子计算设备操纵在计算机系统的寄存器和存储器内的、以物理(电子)量表示的数据，并将该数据转换为：在计算机系统存储器或寄存器或其他此类信息存储、传输或显示设备内的、类似地以物理量表示的其他数据。

“非暂时性计算机可读介质”的含义应被解释为仅排除那些被认定不属于35U.S.C.§101in In re Nuijten,500F.3d 1346,1356-57(Fed.Cir.2007)所规定的可专利主题范围的临时计算机可读介质类型。该术语的使用应理解为仅从权利要求范围中移除传播短暂信号本身，而并不放弃对所有不仅仅传播短暂信号本身的标准计算机可读介质的权利。

在以下描述中，根据本发明的实施例的各种元素和/或特征被单独呈现，以便更好地说明这些特征，并且不会不必要地模糊本发明的各个方面。然而，应该理解的是，这些特征，例如，在第一张附图中所公开的特征，可以与其他附图中公开的其他特征以各种组合方式相结合。所有这些实施例都是预期和考虑的，并且可以代表符合本发明的实施例。

根据本发明的示例性实施例在此通常被描述为与外围组件快速互连(PCIe)计算机扩展总线标准有关。应当理解的是，根据本发明的实施例并不局限于图示的PCIe实施例。相反，根据本发明的实施例非常适合与其他各种众所周知的计算机扩展总线一起使用，包括例如计算高速链路(CXL)、InfiniBand、RapidIO、HyperTransport、英特尔QuickPath互连、VMEbus(ANSI/IEEE1014-1987)和/或移动工业处理器接口(MIPI)，并且这些实施例被视为在本发明的范围内。

用于测试仪系统的处理器测试模式的生成和应用

图1示出了根据本发明实施例的用于无低功率模式的高性能处理器的低功率环境的示例性系统100的示例性框图。测试系统100包括测试控制器110，该测试控制器110例如可以是具有针对测试应用的特殊编程的通用计算机系统。测试系统100还包括CPU 130。在一些实施例中，CPU 130可以包括：总线(例如，PCIe)、支持组件(包括附加集成电路器件)。CPU 130可以被称作或称为“服务器”、“工作站”、“高核心数(High Core Count，HCC)”和/或“企业”处理器。这种处理器的一个示例是“Sapphire Rapids”系列处理器。在一些实施例中，CPU 130可以包括16至32个核心。在一些实施例中，CPU 130可以包括超过32个核心。例如，目前可提供包含56个核心的处理器。在一些实施例中，CPU 130中的核心数量可以基于规定的测试性能进行扩展或选择。

CPU 130耦合到存储器132。在一些实施例中，存储器132可以包括高带宽存储器(HBM)。存储器132可以以任何公知的方式耦合到CPU 130。例如，存储器132可以直接耦合到CPU 130，存储器132可以通过“芯片组”耦合到CPU 130，和/或存储器132可以通过总线135耦合到CPU 130。

CPU 130在功能上耦合到PCIe总线135。在一些实施例中，CPU 130或其他相关联的总线控制组件可以生成信号REFCLK。在一些实施例中，REFCLK可以由其他源(例如，时钟模块)提供，这对于各种PCIe实施例都已知的。

PCIe标准规定了100MHz的时钟(REFCLK)，其中对于第一代、第二代、第三代和第四代，频率稳定性至少为±300ppm，对于第五代，频率稳定性至少为±100ppm。下文将进一步讨论REFCLK在PCIe低功率模式中的重要作用。

CPU 130经由PCIe总线135耦合到多个重定时器，例如重定时器140、160。图示的重定时器的数量是示例性的。一般来说，PCIe重定时器是主动参与PCIe协议的信号调节设备，以促进根复合体(例如，PCIe总线135)与端点(例如，PCIe总线145)之间的通信。通过在系统中提供经改进的信号完整性，重定时器增加了最大允许的PCIe跟踪长度，并且使系统设计更加灵活。示例性的重定时器包括PT5161L PCIRetimer，该重定时器可从美国加利福尼亚州圣克拉拉市的Astera Labs购买。

重定时器140产生PCIe总线145，其在功能上与PCIe总线135类似。例如，耦合到PCIe总线145的设备在功能上耦合到PCIe总线135上的设备，例如CPU 130。类似地，重定时器160产生PCIe总线165，该总线在功能上与PCIe总线135类似。

多个被测器件(DUT)(例如，DUT 150A至DUT 150N)耦合到PCIe总线145。类似地，被测器件(DUT)(例如，DUT 150A至DUT 150N)耦合到PCIe总线165。在一些实施例中，八个DUT可以耦合到单个CPU，例如CPU 130。在一些实施例中，附加的CPU可以以如图1所示的类似方式耦合到附加重定时器和附加DUT。例如，在两个CPU的实施例中，可以有四个重定时器(例如，每个CPU两个)和16个DUT(例如，每个CPU八个)。

CPU 130被配置为例如经由软件来测试被测器件(例如，DUT 150A)的电气和功能性能和特性。例如，CPU生成要发送到DUT的数据和命令，并从DUT接收结果。

在示例性固态驱动器(SSD)DUT实施例中，CPU 130可以经由PCIe总线135向SSDDUT发出“写”命令。CPU 130可以向SSD发送或写入大量将由SSD保存的数据。在一些实施例中，CPU 130可以经由在CPU 130上运行的算法或算法模式生成器(APG)软件来生成数据。在一些实施例中，CPU 130可以从耦合到CPU 130的计算机可读介质(例如，DRAM)访问数据。CPU 130通常会向SSD发出“读取”命令，以读回先前写入的数据。在一些实施例中，CPU 130可以例如经由直接存储器访问(DMA)将数据直接从存储器发送到DUT和/或将数据从DUT接收到存储器。CPU 130可以将发送到SSD的数据与从SSD接收的数据进行比较，，以确认操作正确和/或确定SSD操作错误。

在一些实施例中，测试系统100还可以对多个DUT执行电气、电源和/或环境测试。这些测试在MPT3000ARC测试系统中是已知的，该系统可从美国加利福尼亚州圣何塞市的Advantest America公司购买。

测试系统100非常适合测试任何适于在主总线(例如，PCIe总线)上运行的设备。此类示例设备可以包括：SSD、DRAM模块、旋转介质接口(例如，光驱和磁性硬盘驱动器(HDD))、RAID(独立磁盘冗余阵列)控制器、网络接口卡(NIC)(包括LAN(例如WIFI)、广域网(WAN))、和/或光纤互连、图形卡、声卡、调制解调器、扫描仪、视频采集卡、USB接口、安全数字(SD)卡接口、TV调谐器等。

第5代PCIe已在其功率控制机制中实现了所谓的或被称为“L1子状态”的功能。PCIe引脚“CLKREQ#”增加了一个新功能，以提供信令协议。这允许PCIe收发器关闭其高速电路，并依靠新的信令再次唤醒它们。定义了两个新的子状态：L1.1和L1.2提供了各自的功率与退出时延权衡选择。L1.1子状态的恢复时间约为20微秒(比L1状态允许的时间长5到10倍)，而L1.2子状态的恢复时间约为100微秒(比L1状态允许的时间长50倍)。L1.1和L1.2两者允许PCIe收发器关闭其锁相环(PLL)及其接收器和发射器，而L1.2允许关闭共模保持电路。

为了实现L1.1和/或L1.2低功率状态，“上游”和“下游”端口都可以监视CLKREQ#信号的逻辑状态。可以理解的是，CPU 130不支持L1低功率子状态(L1.1、L1.2)。CPU 130未被示出为访问CLKREQ#信号/引脚。因此，CPU 130本机不能支持L1.1和/或L1.2低功率模式。然而，许多计算机外围设备都希望利用L1低功率子状态。例如，这些设备用于功率非常重要的系统中，例如膝上型计算机系统。为了测试这些模式，测试系统100包括低功率模式控制逻辑120。

在一些实施例中，低功率模式控制逻辑120与CPU 130分开存在，并且可以由测试控制器110控制。低功率模式控制逻辑120用于响应于CLKREQ#信号来控制参考时钟REFCLK。低功率模式控制逻辑120包括存储位置(例如，寄存器位)，以指示是否启用L1子状态。如果L1.1状态已启用，而L1.2状态未启用，则低功率模式控制逻辑120将通过禁用REFCLK和禁用电气空闲检测电路来响应CLKREQ#信号的断言失败(deassertion)。PCIe总线上的任何设备(例如，重定时器140和/或DUT150A)可以通过使CLKREQ#断言失败来请求L1子状态低功率模式。在一些实施例中，测试控制器110可以通过使CLKREQ#断言失败来命令低功率模式控制逻辑120进入L1子状态低功率模式。响应于CLKREQ#的断言失败，低功率模式控制逻辑120将使信号122和124REFCLK断言失败，这将关断栅极126，从而不允许REFCLK信号传播到设备(例如，重定时器140和/或DUT 150A)。在一些实施例中，栅极126可以是三态缓冲器。

如果L1.2使能位被设置，则响应于CLKREQ#信号的断言失败而进入L1.2子状态。

测试系统100可以执行与DUT进入和退出低功率模式相关的各种测试和/或测量。例如，测试系统100可以在DUT处于低功率模式时测量功率。测试系统100还可以测量DUT从(一个或多个)低功率模式退出的延迟时间，直到DUT部分和/或完全正常工作。可以理解的是，CPU 130在测试多个DUT时可以不实现和/或不执行各种低功率模式。例如，CPU 130可能需要在DUT处于低功率模式时执行指令和/或执行其他操作。

在常规技术的情况下，DUT连接到硬件总线适配器插座，该硬件总线适配器插座将主计算机扩展总线(例如，PCIe)转换为DUT使用的更专业的外围总线(例如，通用串行总线(USB)、串行连接SCSI(SAS)和/或串行AT连接(SATA)等)。根据本发明的实施例，DUT耦合到主计算机扩展总线，例如PCIe。

图2示出了根据本发明实施例的用于无低功率模式的高性能处理器的低功率环境的示例性系统200的框图。在一些实施例中，系统200与系统100相似，并且在功能上可能等同。系统200包括测试仪电路板210。测试仪电路板210包括两个处理器CPU1 212和CPU2214。在一些实施例中，CPU1 212和CPU2 214可以类似或等同于CPU 130(图1)。测试仪电路板210经由多个PCIe总线耦合到站点模块220。如图2所示，每个CPU1 212和CPU2 214通过32位和16位宽的通道耦合到站点模块220。

站点模块220访问PCIe通道，以为多个DUT生成32个高速(HS)通道。站点模块220可以利用多个重定时器(例如，重定时器140、160，如图1所述)来生成高速通道。

如图所示，系统200被配置为测试多达16个DUT，例如每个CPU多达8个DUT，每个站点模块220多达16个DUT。测试仪系统可以利用多达8个站点模块(对应于16个CPU)以同时测试多达128个总线附接的DUT。

根据本发明的实施例，CPU 130(图1)和/或CPU1 212和CPU2 214在软件控制下生成测试模式(例如，包括命令和测试数据)，以测试DUT，例如DUT 150A(图1)。在一些实施例中，测试模式可以经由直接存储器访问(DMA)发送到DUT。根据本发明的实施例的数据量和数据传输速率显著快于常规技术下所能实现的。

在实施例中，经由PCIe总线访问DUT。更具体地说，DUT不经由专门的“外围”接口进行访问，例如串行附加SCSI(SAS)、串行AT附加(SATA)、串行外围接口(SPI)、集成电路(I2C)、通用串行总线(USB)或类似接口。有利的是，PCIe总线与此类专用“外围”接口之间不存在或不需要接口电路。这种接口电路(例如，PCIe到SATA的接口电路)会严重限制测试环境的硬件灵活性。例如，USB设备无法在SATA接口上进行测试。此外，由于接口电路硬件的能力和/或专用“外围”接口本身的限制，这种接口电路通常会限制测试的带宽。

图3示出了根据本发明实施例的用于测试系统的处理器测试模式的生成和应用的示例性方法300。在310中，经由在处理器上运行的软件生成被测器件(DUT)的测试模式。

在320中，将测试模式存储到存储器中，该存储器附接到处理器。在330中，将测试模式从存储器发送到DUT。

图4示出了示例性电子系统400的框图，如图1所述，该示例性电子系统可用作本发明实施例的实现平台和/或控制系统，例如系统控制器110和/或CPU 130。在一些实施例中，电子系统400可以是“服务器”计算机系统。电子系统400包括：用于传送信息的地址/数据总线450、在功能上与总线耦合的用于处理信息和指令的中央处理器复合体405。例如，总线450可以包括：外围组件快速互连(PCIe)计算机扩展总线、工业标准体系结构(ISA)、扩展ISA(EISA)、微通道、多总线、IEEE 796、IEEE 1196、IEEE 1496、PCI、计算机自动测量和控制(CAMAC)、MBus、跑道总线、计算快速链路(CXL)等。

在一些实施例中，中央处理器复合体405可以包括单个处理器或多个处理器，例如，多核处理器，或多个独立的处理器。中央处理器复合体405可以以任意组合的方式包括各种类型的公知处理器，例如包括数字信号处理器(DSP)、图形处理器(GPU)、复杂指令集(CISC)处理器、精简指令集(RISC)处理器和/或超长字指令集(VLIW)处理器。在一些实施例中，示例性中央处理器复合体405可以包括有限状态机(例如，在一个或多个现场可编程门阵列(FPGA)中实现的有限状态机)，该有限状态机可以与其他类型的处理器一起运行和/或取代其他类型的处理器，以控制根据本发明的实施例。

电子系统400还可以包括：与总线450耦合的易失性存储器415(例如，随机存取存储器RAM)，用于存储中央处理器复合体405的信息和指令；以及与总线450耦合的非易失性存储器410(例如，只读存储器ROM)，用于存储处理器复合体405的静态信息和指令。电子系统400还可选地包括可更换的非易失性存储器420(例如，NOR闪存)，用于存储中央处理器复合体405的信息和指令，这些信息和指令可在系统400生产后进行更新。在一些实施例中，可能只存在ROM 410或闪存420中的一者。

图4中的电子系统400还包括可选的输入设备430。输入设备430可以将信息和命令选择传送给中央处理器400。输入设备430可以是用于向电子系统400传送信息和/或命令的任何合适的设备。例如，输入设备430可以是键盘、按钮、操纵杆、轨迹球、音频传感器(例如，麦克风)、触摸敏感数字板、眼球扫描仪和/或类似设备。

电子系统400可以包括显示单元425。显示单元425可以包括：液晶显示(LCD)装置、阴极射线管(CRT)、场发射装置(FED，也称为平板CRT)、发光二极管(LED)、等离子显示装置、电致发光显示器、电子纸、电子墨水(e-ink)或其他适合创建用户可识别的图形图像和/或字母数字字符的显示装置。在一些实施例中，显示单元425可以具有相关的照明设备。

电子系统400还可选地包括与总线450耦合的扩展接口435。扩展接口435可以实现许多公知的标准扩展接口，包括但不限于安全数字卡接口、通用串行总线(USB)接口、紧凑型闪存、个人计算机(PC)卡接口、CardBus、外围组件互连(PCI)接口、外围组件快速互连(PCI Express)、迷你PCI接口、IEEE 1394、小型计算机系统接口(SCSI)、个人计算机存储卡国际协会(PCMCIA)接口、工业标准架构(ISA)接口、RS-232接口和/或类似接口。在本发明的一些实施例中，扩展接口435可以包括与总线450信号基本一致的信号。

各种公知的设备可以经由总线450和/或扩展接口435附接到电子系统400。这些设备的示例包括但不限于旋转磁存储设备、闪存设备、数码相机、无线通信模块、数字音频播放器和全球定位系统(GPS)设备。

系统400还可选地包括通信端口440。通信端口440可以作为扩展接口435的一部分来实现。当作为独立接口实现时，通信端口440通常可用于经由面向通信的数据传输协议与其他设备交换信息。通信端口的示例包括但不限于RS-232端口、通用异步接收发送器(UART)、USB端口、红外光收发器、以太网端口、IEEE 1394和同步端口。

系统400可选地包括网络接口460，其可实现有线或无线网络接口。在一些实施例中，电子系统400可包括附加的软件和/或硬件功能(未显示)。

系统400的各种模块可访问计算机可读介质，并且该术语已知或理解为包括可移动介质，例如安全数字(“SD”)卡、CD和/或DVDROM、软盘等，以及不可移动的或内部的介质，例如硬盘、固态硬盘(SSD)、RAM、ROM、闪存等。

根据本发明的实施例提供了用于测试仪系统的处理器测试模式的生成和应用的系统和方法。此外，根据本发明的实施例提供了用于测试仪系统的测试模式的生成和应用的系统和方法处理器，这些系统和方法能够测试大容量和高带宽设备。本发明的其他实施例提供了用于测试仪系统的处理器测试模式的生成和应用的系统和方法，这些系统和方法能够测试连接到主总线的设备。此外，根据本发明的实施例提供了用于测试仪系统的测试模式的生成和应用的系统和方法处理器，这些系统和方法能够测试与现有电子设备测试系统和方法兼容和互补的电子设备。

尽管本发明已就某一示例性实施例或多个实施例进行了展示和描述，但本领域的其他技术人员在阅读和理解本说明书及所附附图后，仍会对本发明进行等效的更改和修改。特别是关于上述部件(组件、设备等)执行的各种功能，除非另有说明，否则用于描述这些部件的术语(包括对“装置”的引用)旨在对应于执行所述部件的指定功能的任何部件(例如，功能等效的部件)，即使在结构上不等同于在本发明示例性实施例中执行该功能的公开结构。此外，虽然本发明的某一特定特征可能仅针对若干实施例中的一个实施例进行了公开，但该特征可与其他实施例中的一个或多个特征相结合，这对于任何给定或特定应用可能是期望的和有利的。

由此描述了本发明的各种实施例。虽然本发明已在特定的实施例中进行了描述，但应理解的是，本发明不应被解释为受这些实施例的限制，而应根据以下权利要求进行解释。

Claims (20)

1.一种测试仪系统，包括：

测试计算机系统，用于协调和控制对多个被测器件(DUT)的测试；以及

硬件接口板，耦合到所述测试计算机系统，并且由所述测试计算机系统控制，所述硬件接口板可操作以对所述多个DUT应用测试输入信号，并且可操作以接收来自所述多个DUT的测试输出信号，所述硬件接口板包括：

存储器，用于存储指令和数据；

高核心数(HCC)处理器，耦合到所述存储器，所述HCC处理器可操作以自动生成自动测试模式生成(ATPG)测试向量，以应用于所述多个DUT，所述HCC处理器可操作以在来自所述存储器的指令和数据的控制下以及在来自所述测试计算机系统的软件命令的控制下自动生成所述ATPG测试向量，其中，在程序控制下，所述HCC处理器的ATPG的生成是能够通过软件重新编程的；以及

驱动硬件，用于接收所述测试向量，以及用于将所述测试输入信号驱动至所述多个DUT。

2.根据权利要求1所述的测试仪系统，其中，所述HCC处理器包括16至32个核心。

3.根据权利要求1所述的测试仪系统，其中，所述HCC处理器支持PCIe协议，并且其中，所述硬件接口板使用PCIe与所述多个DUT通信。

4.根据权利要求1所述的测试仪系统，其中，所述HCC处理器包括N个核心，并且其中，N是基于规定的测试性能可扩展的。

5.根据权利要求1所述的测试仪系统，其中，存储在所述存储器中的所述指令能够由所述测试计算机系统编程，并且其中，进一步地，所述指令控制所述HCC处理器的操作。

6.一种测试仪系统，包括：

测试计算机系统，用于协调和控制对多个被测器件(DUT)的测试；以及

硬件接口板，耦合到所述测试计算机系统，并且由所述测试计算机系统控制，所述硬件接口板可操作以对所述多个DUT应用测试输入信号，并且可操作以接收来自所述多个DUT的测试输出信号，所述硬件接口板包括：

存储器，用于存储指令和数据；

第一高性能中央处理单元(CPU)，耦合到所述存储器，所述第一高性能CPU可操作以自动生成自动测试模式生成(ATPG)测试向量，以应用于第一多个DUT，所述第一高性能CPU可操作以在来自所述存储器的指令和数据的控制下以及在来自所述测试计算机系统的软件命令的控制下自动生成所述ATPG测试向量，其中，在程序控制下，所述第一高性能CPU的ATPG的生成是能够通过软件重新编程的；

第二高性能中央处理单元(CPU)，耦合到所述存储器，所述第二高性能CPU可操作以自动生成自动测试模式生成(ATPG)测试向量，以应用于第二多个DUT，所述第二高性能CPU可操作以在来自所述存储器的指令和数据的控制下以及在来自所述测试计算机系统的软件命令的控制下自动生成所述ATPG测试向量，其中，在程序控制下，所述第二高性能CPU的ATPG的生成是能够通过软件重新编程的；以及

驱动硬件，用于接收来自所述第一高性能CPU和第二高性能CPU的所述测试向量，并且将所述测试输入信号驱动至所述多个DUT。

7.根据权利要求6所述的测试仪系统，其中，存储在所述存储器中的所述指令能够由所述测试计算机系统编程，并且其中，进一步地，所述指令控制所述第一高性能CPU和第二高性能CPU的操作。

8.根据权利要求6所述的测试仪系统，其中，所述第一高性能CPU包括高核心数(HCC)CPU，而且其中，进一步地，所述第二高性能CPU包括HCC CPU。

9.根据权利要求8所述的测试仪系统，其中，所述第一高性能CPU包括16至32个核心，并且其中，进一步地，所述第二高性能CPU包括16至32个核心。

10.根据权利要求8所述的测试仪系统，其中，所述第一高性能CPU包括N个核心，并且其中，进一步地，所述第二高性能CPU包括N个核心，其中，N是基于规定的测试性能可扩展的。

11.根据权利要求8所述的测试仪系统，其中，所述HCC处理器支持PCIe协议，并且其中，所述硬件接口板使用PCIe与所述多个DUT通信。

12.一种为测试仪系统生成和应用测试模式的方法，所述方法包括：

经由在处理器上运行的软件为被测器件(DUT)生成测试模式；

将所述测试模式存储至附接到所述处理器的存储器中；以及

从所述存储器向所述DUT发送测试模式。

13.根据权利要求12所述的方法，其中，所述DUT附接到PCIe总线。

14.根据权利要求12所述的方法，其中，所述处理器是高核心数(HCC)处理器。

15.根据权利要求14所述的方法，其中，所述HCC处理器包括16至32个核心。

16.根据权利要求14所述的方法，其中，所述HCC处理器包括N个核心，并且其中，N是基于规定的测试性能可扩展的。

17.根据权利要求14所述的方法，其中，所述发送包括来自所述存储器的直接存储器访问(DMA)传输。

18.根据权利要求12所述的方法，其中，所述软件被存储在所述存储器中。

19.根据权利要求12所述的方法，其中，所述存储器被配置为独立于系统总线与所述处理器通信。

20.一种非暂时性计算机可读介质，其上存储有指令，所述指令响应于电子系统的执行，使所述电子系统在低功率模式下执行测试多个被测器件(DUT)的操作，所述操作包括：

经由在处理器上运行的软件为被测器件(DUT)生成测试模式；

将所述测试模式存储至附接到所述处理器的存储器中；以及

从所述存储器向所述DUT发送测试模式。