CN117707863A

CN117707863A - 不具有低功率模式的高性能处理器的低功率环境

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Publication number: CN117707863A
Application number: CN202311179589.1A
Authority: CN
Inventors: 埃德蒙多·德·拉·普恩特; 林登·许; 梅-梅·苏; 玛丽莲·库什尼克
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2022-09-15
Filing date: 2023-09-13
Publication date: 2024-03-15

Abstract

本公开涉及不具有低功率模式的高性能处理器的低功率环境。一种测试器系统，包括：测试计算机系统，用于协调和控制对多个被测设备(DUT)的测试；以及硬件接口模块，可操作以将测试输入信号施加到多个DUT，并且可操作来从多个DUT接收测试输出信号。该硬件接口模块包括高性能处理器，高性能处理器可操作来以高速执行测试功能，以将测试信号施加到多个DUT，其中，高性能处理器不能在本地够进行低功率模式操作。测试系统还包括低功率模块，该低功率模块被耦合到高性能处理器并且在高性能处理器的外部，高性能处理器用于指示低功率模块将多个DUT配置到至少一个低功率模式中，并且还用于使用命令和数据以低功率测试多个DUT。

Description

不具有低功率模式的高性能处理器的低功率环境

相关申请

本申请要求De La Puente等人于2022年9月15日提交的第63/407,074号(代理人案卷号：ATSY-0109-00.00US)美国临时专利申请的权益和优先权。本申请要求De LaPuente等人于2023年1月23日提交的第63/440,597号(代理人案卷号：ATSY-0109-01.01US)美国临时专利申请的权益和优先权。本申请涉及于2013年2月21日提交的第13/773,569号美国专利申请，现为美国专利10,162,007。本申请还涉及于2018年3月7日提交的第15/914,553号美国专利申请，现为美国专利11,009,550。此外，本申请涉及于2018年5月17日提交的第15/982,910号美国专利申请，现为美国专利10,288,681。本申请还涉及于2020年12月28日提交的第17/135,731号和第17/135,790号美国专利申请。所有这些申请在此通过引用被整体并入本文中。

技术领域

本发明的实施例涉及电子设备的制造和测试领域。更具体地，本发明的实施例涉及用于不支持低功率模式的高性能处理器的低功率环境的系统和方法。

背景技术

自动测试装备(ATE)可以是对半导体设备或电子部件执行测试的任何测试部件。ATE部件可以用于执行自动化测试，该自动化测试快速执行测量并且生成测试结果，然后这些测试结果可以被分析。ATE部件可以包括复杂的自动测试部件，其可以包括自定义的、专用的计算机控制系统和许多不同的测试仪器，这些测试仪器能够自动测试电子部件和/或进行半导体晶圆测试，例如，片上系统(SOC)测试、集成电路测试、网络接口和/或固态驱动器(SSD)测试。ATE系统既减少了测试设备以确保设备功能符合设计所花费的时间量，又充当了诊断工具以在到达消费者之前确定给定设备是否存在故障组件。

对被测设备(DUT)的测试一般包括发送一系列测试模式或“向量”以激励设备，以及采集设备的响应。对于复杂部件(例如，网络接口、通用串行总线(USB)适配器、和/或SSD)，这样的测试模式可以采取高级指令的形式，例如“读取”或“写入”、扇区地址和“数据”。在传统技术中，已经使用算法模式生成器(Algorithmic Pattern Generator，APG)和硬件加速器在硬件中生成了用于测试设备的模式和工作负载。例如，基于硬件的APG将生成数据模式，向例如SSD发送指令以将数据写入到特定地址或一系列地址，并且读回数据。APG通常收集关于事务处理的性能数据，并且将所写入的数据和所接收的数据进行比较以检测错误。这允许测试系统在测试器未成为瓶颈的情况下以DUT的最大速度生成数据。

另外，在传统技术下，许多DUT在标准“外围”接口上操作，例如，串行附接SCSI(SAS)、串行AT附接(SATA)、串行外围接口(SPI)、集成电路总线(I2C)、通用串行总线(USB)等。这样的接口通常需要来自更通用的“主”或“处理器”总线(例如，快速外围组件互连(PCIe))的转换电子设备。

这些设计通常在现场可编程门阵列(FPGA)中实现，以实现更快的上市时间和设计灵活性。

与其日益增长的性能相称，更多的计算机外围设备正在放弃专用总线接口并且在采用“主”总线接口，例如PCIe。例如，高性能SSD正在从串行AT附接(SATA)接口迁移到“M.2”PCIe接口。在传统技术的测试器中使用的FPGA不能跟上测试这种新兴设备所需的日益增长的数据速率，并且FPGA被进一步挑战以实现主总线协议，例如PCIe“第5代”和/或PCIe CXL。

较新的ATE系统可以采用(一个或多个)高性能处理器来代替上述FPGA，以生成用于测试DUT的模式、指令和/或工作负载。这样的高性能处理器可以著称为或被称为“服务器”、“工作站”、“高核心计数(HCC)”、和/或“企业”处理器。这样的处理器的一个示例是 “Sapphire Rapids”系列处理器。实现测试多个高端被测设备(DUT)所需的数据生成和数据传递速率一般需要这样的高性能处理器。不幸的是，这样的高性能处理器一般缺乏对“主”总线接口(例如PCIe)的低功率模式的支持。例如，高性能处理器的目标系统是针对性能而优化的，并且一般不实现低功率模式。然而，对于实现低功率模式的DUT，对这样的低功率模式进行测试是非常重要的。

发明内容

因此，需要的是测试器中用于不支持低功率模式的高性能处理器的低功率环境的系统和方法。另外需要的是用于不支持低功率模式的高性能处理器的低功率环境的测试器系统和测试方法，其中该测试器系统和测试方法对能够对实现低功率模式的设备进行。还需要用于针对缺乏对低功率模式的支持的高性能处理器的低功率环境的系统和方法，其中该系统和方法与用于测试电子设备的现有系统和方法兼容且互补。

根据本发明的实施例，一种测试器系统包括：测试计算机系统，用于协调和控制对多个被测设备(DUT)的测试；硬件接口模块，被耦合到测试计算机系统并且由测试计算机系统控制，该硬件接口模块可操作以将测试输入信号施加到多个DUT，并且可操作以从多个DUT接收测试输出信号。该硬件接口模块包括用于存储指令和数据的存储器和高性能处理器，高性能处理器被耦合到存储器，高性能处理器可操作来以高速执行测试功能，以将测试信号施加到多个DUT，高性能处理器可操作来在来自存储器的指令和数据的控制下以及在来自测试计算机系统的软件命令的控制下执行测试功能，其中进一步地，高性能处理器不能在本地进行低功率模式操作。测试系统还包括低功率模块，该低功率模块被耦合到高性能处理器并且在高性能处理器的外部，低功率模块能够在至少一个低功率模式中操作，高性能处理器用于指示低功率模块将多个DUT配置到至少一个低功率模式中，并且还用于使用命令和数据以低功率测试多个DUT。测试系统还包括驱动器硬件，该驱动器硬件用于以低功率将命令和数据施加到多个DUT，多个DUT被配置为在测试期间进行低功率操作。

实施例包括上述内容，并且还包括：其中，高性能处理器是高核心计数(HCC)处理器。

实施例包括上述内容，并且还包括：其中，HCC处理器包括16到32个核心。

实施例包括上述内容，并且还包括：其中，HCC处理器包括N个核心，并且其中，N基于所规定的测试性能是可缩放的。

实施例包括上述内容，并且还包括：其中，存储在存储器中的指令可由计算机系统编程，并且其中进一步地，指令控制高性能处理器的操作。

根据本发明的方法实施例，一种在低功率模式时测试多个被测设备(DUT)的方法包括：使用计算机系统协调和控制对多个被测设备(DUT)的测试，将多个DUT配置到低功率模式中，将低功率测试信号施加到多个DUT，以及从多个DUT接收低功率输出测试信号。配置、施加和接收由硬件接口模块执行并且还包括：使用与计算机系统通信的高性能处理器自动生成用于测试多个DUT的测试向量，其中，测试向量是在计算机系统的控制下生成的，并且其中进一步地，高性能处理器不能在本地进行低功率模式操作；以及使用在高性能处理器的外部并且被耦合在高性能处理器和多个DUT之间的低功率模块，将多个DUT配置到低功率模式中，将低功率测试信号提供给多个DUT，以及从多个DUT接收低功率输出测试信号，以在低功率模式中对多个DUT进行测试。

实施例包括上述内容，并且还包括：其中，多个DUT是ASIC设备。

实施例包括上述内容，并且还包括：其中，多个DUT是存储器设备。

附图说明

被并入到本说明书中并且形成本说明书的一部分的附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。除非另外指出，否则附图可以不按比例绘制。

图1示出了根据本发明的实施例的用于不具有低功率模式的高性能处理器的低功率环境的示例性系统的示例性框图。

图2示出了根据本发明的实施例的测试系统的示例性L1.1和L2.2启用条件。

图3示出了根据本发明的实施例的L1.1退出的示例性时序。

图4示出了根据本发明的实施例的对进入和离开L1子状态的时钟信号REFCLK的示例性控制。

图5示出了根据本发明的实施例的示例性低功率模式控制逻辑。

图6示出了根据本发明的实施例的在低功率模式时测试多个被测设备(DUT)的示例性方法。

图7示出了示例性电子系统的框图，其可以用作实现本发明实施例的平台和/或用作本发明实施例的控制系统。

具体实施方式

现在将详细参考本发明的各种实施例，其示例在附图中示出。虽然将结合这些实施例来描述本发明，但是应当理解，它们并不旨在将本发明限制于这些实施例。相反，本发明旨在覆盖可以被包括在由所附权利要求限定的本发明的精神和范围内的替换、修改和等同物。此外，在本发明的以下详细描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，本领域的普通技术人员应认识到，可以在没有这些具体细节的情况下实践本发明。在其他情况下，尚未详细地描述众所周知的方法、程序、组件和电路，以免不必要地模糊本发明的各方面。

以下详细描述的一些部分(例如，方法600)以程序、步骤、逻辑块、处理和可以在计算机存储器上执行的对数据位的操作的其他符号表示来呈现。这些描述和表示是数据处理领域的技术人员用来最有效地将其工作的实质传达给本领域的其他技术人员的手段。程序、计算机执行的步骤、逻辑块、进程等在本文一般被设想为导致期望结果的步骤或指令的自洽序列。这些步骤是要求对物理量进行物理操纵的步骤。通常，尽管不是必须的，但是这些量采取能够在计算机系统中存储、传递、组合、比较和以其他方式操纵的电或磁信号的形式。主要为了一般使用的原因，将这些信号称作位、值、元素、符号、字符、项、编号、数据等，已经证明有时是便利的。

然而，应该记住的是，所有这些和类似的术语将与适当的物理量相关联并且仅仅是应用于这些量的方便标签。除非另有具体说明，否则从下文的讨论中显而易见地看出，可以理解，在本发明全文中，使用诸如“施加”或“控制”或“生成”或“测试”或“加热”或“带来”或“捕获”或“存储”或“读取”或“分析”或“解析”或“接受”或“选择”或“确定”或“显示”或“呈现”或“计算”或“发送”或“接收”或“减少”“检测”或“设置”或“访问”或“放置”或“形成”或“安装”或“移除”或“停止”或“涂覆”或“处理”或“进行”或“调节”或“创建”或“执行”或“继续”或“索引”或“转换”或“计算”或“测量”或“聚集”或“运行”等术语的讨论，指的是计算机系统或类似的电子计算设备的动作和进程，或在计算机系统或类似的电子计算设备的控制下，该计算机系统或类似电子计算设备操纵在该计算机系统的寄存器和存储器内表示为物理(电子)量的数据并将其转换成在该计算机系统存储器或寄存器或其他此类信息存储、传输或显示设备内类似地表示为物理量的其他数据。

“非暂态计算机可读介质”的含义应被解释为仅排除那些被发现为落入In reNuijten,500F.3d 1346,1356-57(Fed.Cir.2007)中的35U.S.C.§101之下的专利主题的范围之外的暂态计算机可读介质。该术语的使用应被理解为从权利要求的范围中移除仅传播暂态信号本身，并且不放弃对并非仅传播暂态信号本身的所有标准计算机可读介质的权利。

在下面的描述中，单独地呈现了根据本发明的实施例的各个元件和/或特征，以便更好地说明这些特征并且不会不必要地模糊本发明的各方面。然而，可以理解，例如关于第一附图所公开的这样的特征可以与其他附图中所公开的其他特征以各种组合进行组合。所有这些实施例是预期和考虑的，并且可以表示根据本发明的实施例。

根据本发明的示例性实施例在本文中一般被呈现为涉及快速外围组件互连(PCIe)计算机扩展总线标准。可以理解，根据本发明的实施例不限于所示的PCIe实施例。更确切地说，根据本发明的实施例非常适合于与广泛的其他众所周知的计算机扩展总线一起使用，包括例如计算快速链路(CXL)、无限带宽、快速传输、超传输、英特尔快速路径互连、VMEbus(ANSI/IEEE 1014-1987)和/或移动工业处理器接口(MIPI)，并且这样的实施例被认为在本发明的范围内。

不具有低功率模式的高性能处理器的低功率环境

图1示出了根据本发明的实施例的用于不具有低功率模式的高性能处理器的低功率环境的示例性系统100的示例性框图。测试系统100包括测试控制器110，其例如可以是具有用于测试应用的特殊编程的通用计算机系统。测试系统100还包括CPU 130。在一些实施例中，CPU 130可以包括总线(例如，PCIe、支持组件)，该总线包括附加的集成电路设备。CPU130可以著称为或被称为“服务器”、“工作站”、“高核心计数(HCC)”和/或“企业”处理器。这样的处理器的一个示例是 “Sapphire Rapids”系列处理器。在一些实施例中，CPU 130可以包括16至32个核心。在一些实施例中，CPU 130可以包括多于32个核心。例如，当前可获得包括56个核心的处理器。在一些实施例中，CPU 130中的核心的数量可以是可缩放的，或基于所规定的测试性能来选择。

CPU 130被耦合到存储器132。在一些实施例中，存储器132可以包括高带宽存储器(HBM)。存储器132可以以任何众所周知的方式被耦合到CPU 130。例如，存储器132可以直接被耦合到CPU 130，存储器132可以经由“芯片组”被耦合到CPU130，和/或存储器132可以经由总线135被耦合到CPU 130。

CPU 130在功能上被耦合到PCIe总线135。在一些实施例中，CPU130或其他相关联的总线控制组件可以生成信号REFCLK。在一些实施例中，REFCLK可以由如各种PCIe实施例已知的其他源(例如，时钟模块)提供。

PCIe标准在发送设备和接收设备处指定对于第1、2、3和4代具有至少±300ppm频率稳定性以及对于第5代具有至少±100ppm频率稳定性的100MHz时钟(REFCLK)。如下面将进一步讨论的，REFCLK在PCIe低功率模式中起重要作用。

CPU 130经由PCIe总线135被耦合到多个重定时器，例如，重定时器140、重定时器160。所示的重定时器的数量是示例性的。通常，PCIe重定时器是信号调节设备，其主动参与PCIe协议以促进根复合体(例如，PCIe总线135)和端点(例如，PCIe总线145)之间的通信。通过在系统中提供改进的信号完整性，重定时器增加了最大可允许的PCIe轨迹长度并且在系统设计中允许更多灵活性。示例性的重定时器可以包括PT5161LPCI重定时器，可以从美国加利福尼亚州圣克拉拉的Astera Labs购得该PT5161L PCI/>重定时器。

重定时器140产生PCIe总线145，其在功能上与PCIe总线135相似。例如，被耦合到PCIe总线145的设备在功能上被耦合到PCIe总线135上的设备，例如，CPU 130。类似地，重定时器160产生PCIe总线165，其在功能上与PCIe总线135相似。

多个被测设备(DUT)(例如，DUT 150A至DUT 150N)被耦合到PCIe总线145。类似地，被测设备(DUT)(例如，DUT 170A至DUT 170N)被耦合到PCIe总线165。在一些实施例中，八个DUT可以被耦合到单个CPU，例如，CPU 130。在一些实施例中，附加CPU可以以与图1所示类似的方式被耦合到附加重定时器和附加DUT。例如，在两个CPU的实施例中，可以有四个重定时器(例如，每个CPU两个)和16个DUT(例如，每个CPU八个)。

CPU 130(例如，经由软件)被配置为测试被测设备(例如，DUT 150A)的电的和功能性的性能和特征。例如，CPU生成要被发送到DUT的数据和命令，并且从DUT接收结果。

在示例性固态驱动器(SSD)DUT的实施例中，CPU 130可以经由PCIe总线135向SSDDUT发出“写入”命令。CPU 130可以向SSD发送或写入要由SSD保存的大量数据。在一些实施例中，CPU 130可以经由在CPU 130上操作的算法或算法模式生成器(APG)软件来生成数据。在一些实施例中，CPU 130可以从被耦合到CPU 130的计算机可读介质(例如，DRAM)访问数据。CPU 130通常将向SSD发出“读取”命令以读回先前写入的数据。在一些实施例中，CPU130可以例如经由直接内存访问(DMA)使数据直接从存储器发送到DUT和/或直接从DUT接收数据。CPU 130可以将发送到SSD的数据与从SSD接收的数据进行比较以确认SSD的正确操作和/或确定SSD的错误操作。

在一些实施例中，测试系统100还可以对多个DUT执行电测试、功率测试和/或环境测试。这种测试在MPT3000ARC测试系统中是已知的，可以从美国加利福尼亚州圣何塞市的Advantest America公司购得该MPT3000ARC测试系统。

测试系统100非常适合于测试适用于主总线(例如，PCIe总线)上操作的任何设备。这样的示例性设备可以包括例如SSD、DRAM模块、到旋转介质的接口(例如，光学驱动器和磁性硬盘驱动器(HDD))、RAID(独立盘的冗余阵列)控制器、网络接口卡(NIC)(包括LAN(例如，WIFI)、广域网(WAN)和/或光纤互连)、图形卡、声卡、调制解调器、扫描仪、视频捕获卡、USB接口、安全数字(SD)卡接口、TV调谐器等。

PCIe第5代已经对其功率控制方式实现了著称为或被称为“L1子状态”的状态。将新功能添加到PCIe引脚“CLKREQ#”以提供信令协议。这允许PCIe收发器关闭它们的高速电路并且依赖于新的信令来再次唤醒它们。定义了两个新的子状态：L1.1和L1.2，提供它们自己的功率相对于退出时延的折衷选择。L1.1子状态用于20微秒量级的恢复时间(比L1状态所允许的长5到10倍)，而L1.2子状态以100微秒量级的时间为目标(比针对L1所允许的长多达50倍)。L1.1和L1.2都允许PCIe收发器关闭它们的锁相环(PLL)以及它们的接收器和发射器，而L1.2允许关闭共模保持器电路。

为了实现L1.1和/或L1.2的低功率状态，“上游”和“下游”端口都可以监视CLKREQ#信号的逻辑状态。可以理解，CPU 130不支持L1低功率子状态(L1.1、L1.2)。CPU 130没有被示为访问CLKREQ#信号/引脚。因此，CPU 130不能在本地支持L1.1和/或L1.2低功率模式。然而，广泛的计算机外围设备希望利用L1低功率子状态。例如，这样的设备旨在用于功耗对其而言很重要的系统中，例如，膝上型计算机系统中。为了测试这些模式，测试系统100包括低功率模式控制逻辑120。

在一些实施例中，低功率模式控制逻辑120与CPU 130单独存在，并且可以由测试控制器110控制。低功率模式控制逻辑120作用于响应于CLKREQ#信号来控制参考时钟REFCLK。低功率模式控制逻辑120包括存储位置(例如，寄存器位)以指示L1子状态是否被启用。下面参考图5进一步描述这些寄存器。如果L1.1状态被启用而L1.2状态未被启用，则低功率模式控制逻辑120将通过禁用REFCLK使用和通过禁用电空闲检测电路来对CLKREQ#信号的解除断言作出响应。PCIe总线上的任何设备(例如，重定时器140和/或DUT 150A)可以通过对CLKREQ#解除断言来请求L1子状态低功率模式。在一些实施例中，测试控制器110可以命令低功率模式控制逻辑120通过对CLKREQ#解除断言来进入L1子状态低功率模式。响应于对CLKREQ#的解除断言，低功率模式控制逻辑120将对信号122和124REFCLK启用解除断言，这将关闭门控126，并且不允许REFCLK信号传播到设备(例如，重定时器140和/或DUT150A)。在一些实施例中，门控126可以是三态缓冲器。

如果L1.2启用位被置位，则响应于对CLKREQ#信号的解除断言而进入L1.2子状态。

测试系统100可以执行与DUT进入和退出低功率模式相关的各种测试和/或测量。例如，测试系统100可以在DUT处于低功率模式的同时测量功耗。测试系统100还可以测量DUT离开(一个或多个)低功率模式直到DUT部分和/或完全工作为止的时延。可以理解，当测试多个DUT时，CPU 130可以不实现和/或执行各种低功率模式。例如，DUT在低功率模式时，CPU 130可能需要执行指令和/或执行其他操作。

在传统技术下，DUT被耦合到硬件总线适配器插座，其将主计算机扩展总线(例如，PCIe)转换成DUT所使用的更专用的外围总线，例如，通用串行总线(USB)、串行附接SCSI(SAS)、和/或串行AT附接(SATA)等。根据本发明的实施例，DUT被耦合到主计算机扩展总线，例如，PCIe。

图2示出了根据本发明的实施例的测试系统100的示例性L1.1和L2.2启用条件。如PCIe标准所设想的，L1.1和L1.2启用位不被包括在CPU 130内。相反，根据本发明的实施例，这些位被包括在低功率模式控制逻辑120内。

当Ll PM子状态处于L1.0并且LTSSM(链路训练状态机)通过PCI-PM兼容功率管理进入L1时，链路被认为是在PCI-PM(PCI总线功率管理接口规范)L1.0中。当Ll PM子状态处于L1.0并且LTSSM通过ASPM进入L1时，链路被认为处于ASPM(活动状态功率管理)状态L1.0。

以下规则定义了如何进入L1.1和L1.2子状态：

·上游和下游端口都可以监视CLKREQ#信号的逻辑状态。

●当处于PCI-PM Ll.0并且PCI-PM Ll.2启用位被置位时，可以在CLKREQ#被解除断言时进入L1.2子状态。

●当处于PCI-PM Ll.0并且PCI-PM Ll.l启用位被置位时，可以在CLKREQ#被解除断言并且PCI-PM Ll.2启用位被清除时进入L1.1子状态。

●当处于ASPM Ll.0并且ASPM Ll.2启用位被置位时，可以在CLKREQ#被解除断言并且以下所有条件都为真时进入L1.2子状态：

o由该端口最后发送或接收的所报告的监听到的LTR值大于或等于由LTR_Ll.2_THRESHOLD值和缩放字段所设置的值，或者不存在监听服务时延要求。

o由该端口最后发送或接收的所报告的非监听到的LTR值大于或等于由LTR_Ll.2_THRESHOLD值和缩放字段所设置的值，或者不存在非监听服务时延要求。

·当处于ASPM Ll.0并且ASPM Ll.l启用位被置位时，可以在CLKREC#被解除断言并且不满足用于进入L1.2子状态的条件时进入L1.1子状态。

当满足L1.2的进入条件时，以下规则适用：

·上游和下游端口都可以监视CLKREQ#输入信号的逻辑状态。

·上游端口不能对CLKREQ#解除断言，直到链路已经进入L1.0。

·允许任一端口对CLKREQ#断言以防止链路进入L1.2。

·旨在阻止进入L1.2的下游端口可以在链路进入L1之前对CLKREQ#断言。

·当CLKREQ#被解除断言时，端口进入L1.2的Ll.2.Entry子状态。

·

图3示出了根据本发明的实施例的L1.1退出的示例性时序。如果上游或下游端口需要发起从L1.1的退出，则它可以对CLKREQ#进行断言，直到链路退出恢复(Recovery)。上游端口可以关于进入到恢复对CLKREQ#进行断言，并且可以继续对CLKREQ#断言，直到下一次进入，或者进入允许对CLKREQ#解除断言的其他状态。

·如果CLKREQ#被断言，则下一状态是L1.0(L1)。

οREFCLK最终将如PCI快速迷你CEM规范中所定义的那样被接通，这可以根据由上游端口所通告的LTR而被延迟。

图4示出了根据本发明的实施例的对进入和离开L1子状态的时钟信号REFCLK的示例性控制。每当上行链路进入L1链路状态时，它应当允许通过对CLKREQ#解除断言来关闭它的参考时钟。为了退出，设备可以对CLKREQ#进行断言以重新启用REFCLK。

图5示出了根据本发明的实施例的示例性低功率模式控制逻辑510。在一些实施例中，低功率模式控制逻辑510可以等效于低功率模式控制逻辑(图1)。在一些实施例中，图5还示出了低功率模式控制逻辑510之外的附加电路599。

低功率模式控制逻辑510允许来自DUT(例如，如图1中所述的DUT 150A)的CLKREQ启用/禁用时钟信号REFCLK。低功率模式控制逻辑510还使得CLKREQ_OEN能够迫使DUT进入到低功率状态中。

图6示出了根据本发明的实施例的在低功率模式时测试多个被测设备(DUT)的示例性方法600。在610中，使用计算机系统协调和控制对多个被测设备(DUT)的测试。

在620中，多个DUT被配置为进入到低功率模式中，低功率测试信号被施加到多个DUT，以及从多个DUT接收低功率输出测试信号。所述配置、施加和接收由硬件接口模块执行。

在630中，与计算机系统通信的高性能处理器自动生成用于测试多个DUT的测试向量。测试向量在计算机系统的控制下生成，并且其中进一步地，高性能处理器不能在本地进行低功率模式操作。

在640中，使用低功率模块将多个DUT配置为到低功率模式中，该低功率模块在高性能处理器的外部并且被耦合在高性能处理器和多个DUT之间。低功率模块将低功率测试信号提供给多个DUT，并且从多个DUT接收低功率输出测试信号，以在低功率模式中对多个DUT进行测试。

图7示出了示例性电子系统700的框图，其可以用作实现本发明实施例的平台和/或用作本发明实施例的控制系统(例如，如图1所述的系统控制器110和/或CPU 130)。在一些实施例中，电子系统700可以是“服务器”计算机系统。电子系统700包括：用于传送信息的地址/数据总线750和在功能上与总线耦合以用于处理信息和指令的中央处理器复合体705。总线750可以包括例如快速外围组件互连(PCIe)计算机扩展总线、工业标准架构(ISA)、扩展ISA(EISA)、微通道、多总线、IEEE 796、IEEE 1196、IEEE 1496、PCI、计算机自动测量和控制(CAMAC)、MBus、跑道总线、计算快速链路(CXL)等。

在一些实施例中，中央处理器复合体705可以包括单个处理器或多个处理器，例如，多核心处理器或多个单独的处理器。中央处理器复合体705可以包括任意组合的各种类型的众所周知的处理器，包括例如数字信号处理器(DSP)、图形处理器(GPU)、复杂指令集(CISC)处理器、精简指令集(RISC)处理器、和/或超长字指令集(VLIW)处理器。在一些实施例中，示例性中央处理器复合体705可以包括有限状态机，该有限状态机例如在一个或多个现场可编程门阵列(FPGA)中实现，其可以与其他类型的处理器结合操作和/或代替其他类型的处理器以控制根据本发明的实施例。

电子系统700还可以包括易失性存储器715(例如，随机存取存储器RAM)和非易失性存储器710(例如，只读存储器ROM)，易失性存储器715与总线750耦合，用于为中央处理器复合体705存储信息和指令，非易失性存储器710与总线750耦合，用于为中央处理器复合体705存储静态信息和指令。电子系统700还可选地包括可改变的非易失性存储器720(例如，NOR闪存)，用于为中央处理器复合体705存储可以在系统700被制造之后更新的信息和指令。在一些实施例中，ROM 710或闪存720中仅一者可以存在。

图7的电子系统700中还包括可选的输入设备730。设备730可以向中央处理器700传送信息和命令选择。输入设备730可以是用于向电子系统700传送信息和/或命令的任何合适的设备。例如，输入设备730可以采取键盘、按钮、操纵杆、跟踪球、音讯变换器(例如，麦克风)、触敏数字化面板，眼球扫描仪等的形式。

电子系统700可以包括显示单元725。显示单元725可以包括液晶显示(LCD)设备、阴极射线管(CRT)、场发射设备(FED，也称为平板CRT)、发光二极管(LED)、等离子体显示设备、电发光显示器、电子纸、电子墨水(e-ink)或适合于创建用户可识别的图形图像和/或字母数字字符的其他显示设备。在一些实施例中，显示单元725可以具有相关联的照明设备。

电子系统700还可选地包括与总线750耦合的扩展接口735。扩展接口735可以实现许多众所周知的标准扩展接口，包括但不限于安全数字卡接口、通用串行总线(USB)接口、压缩闪存、个人计算机(PC)卡接口、卡总线、外围组件互连(PCI)接口、快速外围组件互连(PCI Express)、迷你PCI接口、IEEE 1394、小型计算机系统接口(SCSI)、个人计算机存储卡国际协会(PCMCIA)接口、工业标准架构(ISA)接口、RS-232接口等。在本发明的一些实施例中，扩展接口735可以包括基本上符合总线750的信号的信号。

各种众所周知的设备可以经由总线750和/或扩展接口735附接到电子系统700。这样的设备的示例包括但不限于旋转磁性存储器设备、闪存设备、数码相机、无线通信模块、数字音频播放器和全球定位系统(GPS)设备。

系统700还可选地包括通信端口740。通信端口740可以被实现为扩展接口735的一部分。当被实现为单独的接口时，通信端口740通常可以用于经由面向通信的数据传输协议与其他设备交换信息。通信端口的示例包括但不限于RS-232端口、通用异步接收发送器(UART)、USB端口、红外光收发器、以太网端口、IEEE 1394和同步端口。

系统700可选地包括网络接口760，其可以实现有线或无线网络接口。在一些实施例中，电子系统700可以包括附加的软件和/或硬件特征(未示出)。

系统700的各种模块可以访问计算机可读介质，并且该术语是已知的或被理解为包括可移动介质(例如，安全数字(“SD”)卡、CD和/或DVD ROM、磁盘等)以及不可移动或内部介质(例如，硬盘驱动器、固态驱动器(SSD)、RAM、ROM、闪存等)。

根据本发明的实施例提供了用于不支持低功率模式的高性能处理器的低功率环境的系统和方法。此外，根据本发明的实施例提供了用于对不支持低功率模式的高性能处理器的低功率环境的系统和方法，其中该系统和方法能够对实现低功率模式的设备进行测试。此外，根据本发明的实施例提供了用于不支持低功率模式的高性能处理器的低功率环境的系统和方法，这些系统和方法与用于测试电子设备的现有系统和方法兼容且互补。

虽然已经参照某个或某些示例性实施例示出和描述了本发明，但是在阅读和理解本说明书和附图之后，本领域的其他技术人员将想到等同的改变和修改。特别地，关于由上述组件(部件、设备等)执行的各种功能，除非另有指出，否则用于描述这样的组件的术语(包括对“装置”的提及)旨在对应于执行所描述的组件的指定功能的任何组件(例如，即功能上等同)，即使其在结构上不等同于执行本文所示的本发明的示例性实施例中的功能的所公开的结构。另外，虽然可能已经仅关于若干实施例中的一个实施例公开了本发明的特定特征，但是这样的特征可以与其他实施例的一个或多个其他特征相组合，这对于任何给定的或特定的应用可能是期望的且有利的。

因此描述了本发明的各种实施例。虽然已经在特定实施例中描述了本发明，但是应当理解，本发明不应当被解释为被这些实施例的限制，而是根据下面的权利要求来解释。

Claims

1.一种测试器系统，包括：

测试计算机系统，用于协调和控制对多个被测设备(DUT)的测试；以及

硬件接口模块，被耦合到所述测试计算机系统并且由所述测试计算机系统控制，所述硬件接口模块能操作来将测试输入信号施加到所述多个DUT并且能操作来从所述多个DUT接收测试输出信号，所述硬件接口模块包括：

存储器，用于存储指令和数据；

高性能处理器，被耦合到所述存储器，所述高性能处理器能操作来以高速执行测试功能，以将测试信号施加到所述多个DUT，所述高性能处理器能操作来在来自所述存储器的指令和数据的控制下以及在来自所述测试计算机系统的软件命令的控制下执行所述测试功能，其中进一步地，所述高性能处理器不能在本地进行低功率模式操作；

低功率模块，被耦合到所述高性能处理器并且在所述高性能处理器的外部，所述低功率模块能够在至少一个低功率模式中操作，所述高性能处理器用于指示所述低功率模块将所述多个DUT配置到至少一个低功率模式中，并且还用于以低功率使用命令和数据测试所述多个DUT；以及

驱动器硬件，用于以低功率将所述命令和数据施加到所述多个DUT，所述多个DUT被配置为在所述测试期间进行低功率操作。

2.根据权利要求1所述的测试器系统，其中，所述高性能处理器是高核心计数(HCC)处理器。

3.根据权利要求2所述的测试器系统，其中，所述HCC处理器包括16到32个核心。

4.根据权利要求2所述的测试器系统，其中，所述HCC处理器包括N个核心，并且N是基于所规定的测试性能可缩放的。

5.根据权利要求1所述的测试器系统，其中，存储在所述存储器中的所述指令可由所述计算机系统编程，并且其中进一步地，所述指令控制所述高性能处理器的操作。

6.一种在低功率模式时测试多个被测设备(DUT)的方法，所述方法包括：

使用计算机系统协调和控制对所述多个被测设备(DUT)的测试；以及

将所述多个DUT配置到低功率模式中，将低功率测试信号施加到所述多个DUT，并且从所述多个DUT接收低功率输出测试信号，其中，所述配置、所述施加和所述接收由硬件接口模块执行并且还包括：

使用与所述计算机系统通信的高性能处理器自动生成用于测试所述多个DUT的测试向量，其中，所述测试向量是在所述计算机系统的控制下生成的，并且其中进一步地，所述高性能处理器不能在本地进行低功率模式操作；以及

使用在所述高性能处理器的外部并且被耦合在所述高性能处理器和所述多个DUT之间的低功率模块，将所述多个DUT配置到低功率模式中，将所述低功率测试信号提供给所述多个DUT，并且从所述多个DUT接收所述低功率输出测试信号，以在所述低功率模式中对所述多个DUT进行测试。

7.根据权利要求6所述的测试方法，其中，所述高性能处理器是高核心计数(HCC)处理器。

8.根据权利要求7所述的测试方法，其中，所述HCC处理器包括16到32个核心。

9.根据权利要求7所述的测试方法，其中，所述HCC处理器包括N个核心，并且其中，N基于所规定的测试性能是可缩放的。

10.根据权利要求6所述的测试方法，其中，所述多个DUT是ASIC设备。

11.根据权利要求6所述的测试方法，其中，所述多个DUT是存储器设备。

12.一种电子电路，包括：

寄存器，包括多个位以指示对多个低功率模式的许可状态；以及

控制逻辑，被配置为响应于接收到对所述多个低功率模式中的至少一个低功率模式的请求和对所述多个低功率模式中的至少一个低功率模式的所述许可状态而关断到其他组件的时钟信号。

13.根据权利要求12所述的电子电路，被配置为实现系统的多个低功率模式，其中，所述系统包括主机处理器，该主机处理器不实现所述多个低功率模式中的至少一个低功率模式。

14.根据权利要求12所述的电子电路，其中，系统的所述多个低功率模式包括PCIeL1.1低功率子状态。

15.根据权利要求14所述的电子电路，其中，系统的所述多个低功率模式包括PCIeL1.2低功率子状态。

16.一种自动测试设备(ATE)系统，包括：

测试计算机系统，用于协调和控制对多个被测设备(DUT)的测试；

存储器，用于存储指令和数据，所述存储器被耦合到所述测试计算机系统；

高性能处理器，被耦合到所述存储器，所述高性能处理器能操作来执行下述操作：基于存储在所述存储器中的指令，以高速执行测试功能以将测试信号施加到所述多个DUT，

其中，所述高性能处理器不能在本地控制所述多个DUT的所有低功率模式；以及

低功率模块，被耦合到所述高性能处理器并且在所述高性能处理器的外部，所述低功率模块被配置为控制所述多个DUT进入所述多个DUT的所述所有低功率模式。

17.根据权利要求16所述的ATE系统，其中，所述多个DUT被耦合到PCIe总线。

18.根据权利要求17所述的ATE系统，其中，所述低功率模块被配置为控制PCIe L1.1低功率子状态。

19.根据权利要求17所述的ATE系统，其中，所述低功率模块被配置为控制PCIe L1.2低功率子状态。

20.一种非暂态计算机可读介质，其上存储有指令，所述指令响应于电子系统的执行而使得所述电子系统执行操作以在低功率模式时测试多个被测设备(DUT)，所述操作包括：

使用在所述高性能处理器的外部并且被耦合在所述高性能处理器和所述多个DUT之间的低功率模块，将所述多个DUT配置在低功率模式中，将所述低功率测试信号提供给所述多个DUT，并且从所述多个DUT接收所述低功率输出测试信号，以在所述低功率模式中对所述多个DUT进行测试。