CN117673167A - 一种芯片及其制备方法、电子设备 - Google Patents

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Abstract

本申请实施例提供一种芯片及其制备方法、电子设备，解决了芯片的栅控能力随器件尺寸的微缩而降低的问题。该芯片包括衬底、源极、漏极、第一通道孔、沟道层、栅极和栅介质层；第一通道孔的侧壁面为凹壁面，凹壁面上形成有沟道层。其中，凹壁面包括第一通道孔的侧壁朝平行于衬底的方向凹陷形成的凹腔的壁面，凹腔形成的壁面增加了沟道层的形成位置，使得沟道层的面积增加。以及，凹腔位于源、漏极之间，这样，源、漏极的部分表面形成凹腔的壁面，进而，设置在凹腔壁面的沟道层与源、漏极的接触面积增大，提高了栅控能力，从而增加了芯片的开态电流。

Description

一种芯片及其制备方法、电子设备
技术领域
本申请涉及芯片制造领域，尤其涉及一种芯片及其制备方法、电子设备。
背景技术
存储器，具有存储功能。存储器中各存储单元的读取速度是影响存储器性能的因素之一。存储单元包括晶体管，晶体管的性能决定了存储单元的读取速度。
目前，薄膜晶体管(thin film transistor，TFT)作为设置在存储器中的晶体管，具有超低漏电的性能优点，以及良好的栅控能力，从而在一定程度上提高了存储器的存储密度和读取速度。
然而，随着TFT器件的尺寸逐渐微缩，TFT器件的栅控能力(栅极电压摆幅S越小，栅控能力越差)被限制，TFT器件不能满足进一步提高存储器的存储密度和读取速度的需求。
发明内容
本申请实施例提供一种芯片及其制备方法、电子设备。解决了芯片的栅控能力随器件尺寸的微缩而降低的问题。
本申请实施例提供的芯片可以被应用在具有TFT式显示屏或TFT式屏幕的电子设备上，还可以作为一种存储器被设置在电子设备上。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种芯片，该芯片包括：衬底和形成在衬底上的晶体管；晶体管包括：第一极、第二极、沟道层、栅极和栅介质层；第一极堆叠在衬底上，第二极堆叠在第一极远离衬底的一侧，第二极具有背离第一极的第一表面，第一表面上开设有延伸至第一极内的第一通道孔；第一通道孔的侧壁的位于第一极和第二极之间的部分朝平行于衬底的方向凹陷形成凹腔，以使得第一通道孔的侧壁面为凹壁面；沟道层覆盖凹壁面；栅极覆盖沟道层，且栅极和沟道层之间被栅介质层隔离开。
基于上述对本申请实施例给出的芯片结构的描述，可以看出，该芯片的第一通道孔的侧壁面为凹壁面，凹壁面上形成有沟道层。其中，凹壁面包括第一通道孔的侧壁朝平行于衬底的方向凹陷形成的凹腔的壁面，相对于第一通道孔的侧壁不凹陷的结构，凹腔形成的壁面增加了沟道层的形成位置，使得沟道层的平行于衬底的截面的面积增加。以及，凹腔位于第一极和第二极之间，这样，第一极和第二极的部分表面形成凹腔的壁面，进而，设置在凹腔壁面的沟道层与第一极和第二极的接触面积增大，提高了栅控能力，从而增加了芯片的开态电流。
另外，栅极和沟道层之间被栅介质层隔离开，可以实现栅极和沟道层之间的电学隔离，以及，能够实现第一极和栅极之间的电学隔离，第二极和栅极之间的电学隔离。
在第一方面可行的实现方式中，第一表面上覆盖有沟道层，第一表面上的沟道层上覆盖有栅极，第一表面上的沟道层和栅极之间被栅介质层隔离开。
通过在第一表面上继续堆叠沟道层，使得沟道层和第二极的接触面积增加。同时，栅极自第一通道孔延伸至第一表面上，栅介质层将位于第一表面上的栅极和沟道层隔离开，实现了沟道层和栅极之间实现电学隔离。
在第一方面可行的实现方式中，栅极、栅介质层以及沟道层填满第一通道孔。
这样，栅极堆满第一通道孔，易于加工，有利于晶体管的阵列布设生产。
在第一方面可行的实现方式中，芯片还包括：介质层，形成在第一极背离衬底的一侧；介质层内形成有凹腔，凹腔朝垂直于衬底的方向贯通介质层。
这样，第一极和第二极之间形成介质层，可以通过对介质层进行横向刻蚀的方式形成第一通道孔的凹壁面，以及，介质层可以实现第一极和第二极的电学隔离。另外，介质层能够避免第一极、第二极与沟道层的接触位置发生载流子的扩散现象，避免发生漏电。
在第一方面可行的实现方式中，芯片还包括：第一掺杂层，形成在第一极背离衬底的表面上沟道层。
通过在第一极靠近第二极的表面和沟道层之间形成第一掺杂层，可以改善第一极和沟道层的欧姆接触，进一步提高晶体管的开态电流。
在第一方面可行的实现方式中，第一掺杂层与沟道层的掺杂类型不同，第一掺杂层和沟道层中的其中一个为P型掺杂，另一个为N型掺杂。
这样，第一掺杂层和沟道层中的其中一个为P型掺杂，另一个为N型掺杂，实现PN结接触，提高载流子(电子和空穴)的结合几率，进一步提高晶体管的开态电流。
在第一方面可行的实现方式中，芯片还包括：第二掺杂层，在第一掺杂层背离第一极的一侧上堆叠第二掺杂层沟道层。
通过在第二极靠近第一极的表面和沟道层之间形成第一掺杂层，可以改善第二极和沟道层的欧姆接触，进一步提高晶体管的开态电流。
在第一方面可行的实现方式中，第二掺杂层与沟道层的掺杂类型不同；第二掺杂层和沟道层中的其中一个为P型掺杂，另一个为N型掺杂。
这样，第二掺杂层和沟道层中的其中一个为P型掺杂，另一个为N型掺杂，实现PN结接触，提高载流子(电子和空穴)的结合几率，进一步提高晶体管的开态电流。
另外，第一掺杂层和沟道层中的其中一个为P型掺杂，另一个为N型掺杂，第二掺杂层的掺杂类型与第一掺杂层的掺杂类型相同。
在第一方面可行的实现方式中，第一掺杂层的部分区域为掺杂区域，以及第二掺杂层的部分区域为掺杂区域。
在第一方面可行的实现方式中，沟道层的位于第一极和第二极的部分在衬底上的正投影的边界，位于第一极在衬底上的正投影和第二极在衬底上的正投影的重合部分的边界内沟道层。
在增加沟道层和第一极、第二极的接触面积的同时，不会增加晶体管的体积，兼顾晶体管的体积和性能。
在第一方面可行的实现方式中，沟道层的位于第一极和第二极的部分在衬底上的正投影的边界，位于第一极在衬底上的正投影和第二极在衬底上的正投影的重合部分的边界外。
这样，进一步增大沟道层和第一极、第二极的接触面积，进一步提高栅控能力，从而进一步增加了芯片的开态电流。
在第一方面可行的实现方式中，栅极具有沿垂直于衬底的方向的位于栅极两端的上表面和下表面，上表面为栅极背离第一极的表面，上表面上开设有依次贯通栅极、栅介质层、沟道层以及第一极的间隙，间隙中填充有绝缘介质材料。
这样，进一步减小每个晶体管的体积大小，进一步提高晶体管的集成度。
在第一方面可行的实现方式中，芯片为存储器，存储器包括存储单元，存储单元包括晶体管。
本申请实施例将具有较大开态电流的芯片作为存储器，可以有效降低存储器的读取延时。
第二方面，提供一种芯片的制备方法，该制备方法包括：在衬底上堆叠第一极；在第一极上堆叠第二极；在第二极背离第一极的第一表面上开设延伸至第一极内的第一通道孔；其中，第一通道孔的侧壁的位于第一极和第二极之间的部分朝平行于衬底的方向凹陷形成凹腔，以使得第一通道孔的侧壁面为凹壁面；在凹壁面上堆叠沟道层，使得沟道层覆盖凹壁面；在沟道层上堆叠栅介质层，使得栅介质层覆盖沟道层；在栅介质层上堆叠栅极，使得栅极覆盖栅介质层，以在衬底上形成包含第一极、第二极、沟道层、栅介质层和栅极的晶体管。
可以看出，通过本申请实施例给出的制备方法制得的芯片，第一通道孔的侧壁面为凹壁面，凹壁面上形成有沟道层，这样，沟道层与第一极和第二极的接触面积增大，提高了栅控能力，从而增加了芯片的开态电流。
在第二方面可行的实现方式中，在形成沟道层时，使得沟道层覆盖第一表面；在形成栅介质层时，使得栅介质层覆盖第一表面上的沟道层；在形成栅极时，使得栅极覆盖第一表面上的栅介质层。
在第二方面可行的实现方式中，在形成栅极时，使得栅极、栅介质层以及沟道层填满第一通道孔。
在第一通道孔中依次堆叠沟道层、栅介质层后，继续堆叠栅极时，将第一通道孔的剩余部分填满，结构简单，易于加工，有利于晶体管的阵列布设生产。
在第二方面可行的实现方式中，在衬底上堆叠第一极之后，在第一极上堆叠第二极之前，制备方法还包括：在第一极上背离衬底的一侧堆叠介质层；在第二极背离第一极的第一表面上开设延伸至第一极内的第一通道孔，包括：在介质层内形成凹腔；其中，凹腔朝垂直于衬底的方向贯通介质层。
在第二方面可行的实现方式中，在介质层内形成凹腔时，使得凹腔在衬底上的正投影的边界，位于第一极在衬底上的正投影和第二极在衬底上的正投影的重合部分的边界内；在形成沟道层时，使得沟道层在衬底上的正投影的边界，位于第一极在衬底上的正投影和第二极在衬底上的正投影的重合部分的边界内。
这样，制得的芯片不但沟道层和第一极、第二极的接触面积增加，晶体管的体积还能够保持较小的形态，兼顾晶体管的体积和性能。
在第二方面可行的实现方式中，在介质层内形成凹腔时，使得凹腔在衬底上的正投影的边界，位于第一极在衬底上的正投影和第二极在衬底上的正投影的重合部分的边界外；在形成沟道层时，使得沟道层在衬底上的正投影的边界，位于第一极在衬底上的正投影和第二极在衬底上的正投影的重合部分的边界外。
由上述实施例可知，沟道层被尽可能的延长设置，这样制得的晶体管沟道层和第一极、第二极的接触面积进一步增加，从而进一步提高栅控能力。
在第二方面可行的实现方式中，通过湿法腐蚀刻蚀介质层，以使介质层形成沿垂直于衬底的方向延伸的凹腔。
在第二方面可行的实现方式中，在衬底上堆叠第一极之后，在第一极背离衬底的一侧堆叠介质层之前，制备方法还包括：在第一极背离衬底的表面上堆叠第一掺杂层。
通过设置第一掺杂层制得的晶体管，改善了第一极和沟道层的欧姆接触，进一步提高晶体管的开态电流。在第二方面可行的实现方式中，在第一极远离衬底的一侧堆叠介质层之后，在第一极背离衬底的一侧堆叠第二极之前，所述制备方法还包括：在所述介质层背离所述第一极的表面上堆叠第二掺杂层。
通过设置第二掺杂层制得的晶体管，改善了第二极和沟道层的欧姆接触，进一步提高晶体管的开态电流。
在第二方面可行的实现方式中，在第二极背离第一极的第一表面上开设延伸至第一极内的第一通道孔时，包括：在第二极背离第一极的第一表面上开设多个延伸至第一极内的第一通道孔；在凹壁面上堆叠沟道层，沟道层上堆叠栅介质层，栅介质层上堆叠栅极，包括：在每个第一通道孔的凹壁面上堆叠沟道层；在每个沟道层上堆叠栅介质层；在每个栅介质层上堆叠栅极；在栅介质层上堆叠栅极之后，制备方法还包括：沿垂直于衬底的方向切断晶体管，以形成多个包含第一极、第二极、沟道层、栅介质层和栅极的晶体管。
这样，能够实现晶体管的阵列布设生产。
在第二方面可行的实现方式中，在栅介质层上堆叠栅极之后，制备方法还包括：在栅极背离第一极的第二表面上开设依次贯通栅极、栅介质层、沟道层以及第一极的间隙，在间隙中填充绝缘介质材料，以使芯片分离成多个。
这样，制备得到的晶体管体积小，可以提高晶体管的集成度。
第三方面，提供一种电子设备，该电子设备包括：印制电路板和第一方面提供的芯片，芯片设置在印制电路板上，且与印制电路板电连接。
这样，通过在电子设备上设置能够实现小体积(小占用面积)、高栅控能力、高开态电流、高集成度的晶体管，电子设备的整体性能被提升。
附图说明
图1为本申请实施例提供的一种存储器的结构示意图；
图2为图1所示的存储器中存储单元的结构示意图；
图3为本申请实施例提供的一种芯片的结构示意图；
图4a为图3所示的芯片拆分后的剖面示意图；
图4b为图4a所示的第一通道孔的凹壁面的结构示意图；
图5为图3所示的芯片的剖面示意图；
图6a为本申请实施例提供的另一种芯片的剖面示意图；
图6b为图6a所示的芯片的俯视图；
图7为本申请实施例提供的一种芯片的剖面示意图；
图8a为本申请实施例提供的又一种芯片的剖面示意图；
图8b为图8a所示的芯片的一种实现方式的俯视图；
图8c为图8a所示的芯片的另一种实现方式的俯视图；
图9a为本申请实施例提供的再一种芯片的剖面示意图；
图9b为图9a所示的芯片的一种实现方式的俯视图；
图9c为图9a所示的芯片的另一种实现方式的俯视图；
图10a为本申请实施例提供的一种芯片的剖面示意图；
图10b为图10a所示的芯片的一种实现方式的俯视图；
图10c为图10a所示的芯片的另一种实现方式的俯视图；
图11为本申请实施例提供的一种芯片的剖面示意图；
图12为本申请实施例提供的一种芯片的制备方法的工艺流程图；
图13为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图14a为本申请实施例提供的一种芯片的制备方法的工艺流程图；
图14b为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图14c为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图15为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图16a为本申请实施例提供的一种芯片的制备方法的工艺流程图；
图16b为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图16c为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图17a为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图17b为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图18为本申请实施例提供的一种芯片的制备方法的工艺流程图；
图19a为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图19b为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图19c为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图19d为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图20a为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图20b为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图20c为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图21为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图22为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图23为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图24为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图25为本申请实施例提供的一种芯片的制备方法的工艺结构图；
图26为本申请实施例提供的一种芯片的制备方法的工艺结构图。
附图标记：
10-存储器；12-存储单元；12a1-第一晶体管，12a2-第二晶体管；100-芯片；1001-衬底；1002-晶体管；110-栅极，110a-U型槽，110b-上表面，110c-下表面，120-栅介质层，130-沟道层，130a-第一部分，130b-第二部分，130c-第三部分，130d-第四部分；140-第二极，140a-第一表面，140a1-第一重合部分，140a2-第二重合部分，140a3-第三重合部分，140a4-第四重合部分，140b-第二表面，150-介质层，160-第一极，160a-第三表面，1003-第一通道孔，1003a-上位孔，1003a1-第一壁面，1003b-凹腔，1003b1-第二壁面，1003b2-第三壁面，1003b3-第四壁面，1003c-下位孔，1003c1-第五壁面，1003c2-第六壁面，1003s-凹壁面，1004-重合部分，1005-间隙，1006-第四凹槽。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。其中，在本申请的描述中，除非另有说明，“/”表示前后关联的对象是一种“或”的关系，例如，A/B可以表示A或B；本申请中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A,B可以是单数或者复数。并且，在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。同时，在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。
本申请实施例提供的电子设备，可以是具有TFT式显示屏的计算机设备，还可以是具有TFT式屏幕的手机、穿戴式设备等。本申请实施例对上述电子设备的具体形式不做特殊限制。
其中，TFT式显示屏、TFT式屏幕上的每个液晶像素点都是由集成在像素点后面的TFT来驱动。示例性的，该电子设备包括：印制电路板和芯片，芯片设置在印制电路板上，且与印制电路板电连接，从而支持芯片实现驱动操作，芯片包括晶体管，晶体管用于驱动像素点显示。
芯片不但可以被应用在具有TFT式显示屏或TFT式屏幕的电子设备上，还可以作为一种存储器被设置在电子设备上。
下面以存储器为例，对本申请提供的芯片进行详细说明。
图1为本申请实施例提供的一种存储器的结构示意图。如图1所示，在一些实施例中，该存储器10包括多个存储单元12。
存储单元12，用于实现“0”和“1”的读写。存储单元12可以有多种结构形式。
比如，如图2所示，存储器10的存储单元12包括两个晶体管1002(第一晶体管12a1、第二晶体管12a2)，此种类型的存储器为2T0C存储器。具体的，第一晶体管12a1可以用于数据读取，可以通过在第一晶体管12a1上加正电压的方式开启第一晶体管12a1的数据读写。第二晶体管12a2可以用于数据写入，可以通过在第二晶体管12a2上加正电压的方式注入电荷，在第二晶体管12a2上加负电压的方式抽取电荷。第一晶体管12a1的栅极与第二晶体管12a2的漏极电学接触，通过第二晶体管12a2改变第一晶体管12a1中的电荷，进而影响第一晶体管12a1的源极和漏极之间的阻态，从而实现“0”和“1”的读写。
又比如，存储器10的存储单元12包括一个电容器和一个晶体管1002，电容器用于存储电荷，晶体管1002用于访问电容器，晶体管1002可以读取电容器存储电荷的数量，以实现存储单元12对“0”和“1”的读写。此种类型的存储器为1T1C存储器。
可以理解的是，图1仅示意性的示出了存储器包括的一些部件，这些部件的实际形状、实际大小、实际位置和实际构造不受图1的限制。
晶体管1002作为构成存储单元12的重要部件，影响着存储器10的存储密度和读写速度。本申请实施例提供一种芯片，可以作为一种存储器。该芯片具有较高的栅控能力，以及较大的开态电流，还可以实现多个器件的堆叠集成，从而提升存储器的存储密度和读写速度。
下面结合附图对本申请实施例提供的芯片进行详细说明。
图3为本申请实施例提供的一种芯片的结构示意图。如图3所示，在一些实施例中，该芯片100包括：衬底1001，以及形成在衬底1001上的晶体管1002。晶体管1002包括第一极160、介质层150、第二极140。第一极160、介质层150、第二极140依次堆叠在衬底1001上。
图3示出的晶体管1002可以被应用在图2所示的2T0C存储器，作为第一晶体管12a1和/或第二晶体管12a2。在另一种结构中，图3示出的晶体管1002还可以被应用在1T1C存储器中。
在一些实现方式中，第一极160、介质层150、第二极140可以通过沉积工艺形成在衬底1001上。示例的，可以通过化学气相沉积(chemical vapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺和原子层沉积(atomic layerdeposition，ALD)工艺等形成第一极160、介质层150、第二极140。
其中，衬底1001的材料可以包括单晶硅(Si)、单晶锗(Ge)、砷化镓、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种，或者，也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
以及，介质层150可以选择的材质有多种，可以为绝缘材料。比如可以是硅氧化物(SiOx)、硅氮化物(SiNx)、氧化铝(Al2O3)、二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2)、氧化钇(Y2O3)等或者它们的组合材料、叠层材料、组合叠层材料。
还有，第一极160、第二极140作为晶体管1002的源漏极，接收外部信号的电极作为源极，将信号输出的电极叫做漏极。比如，第一极160可以作为接收外部信号的源极，第二极140可以作为将信号输出的漏极。又比如，第二极140可以作为接收外部信号的源极，第一极160可以作为将信号输出的漏极。
第一极160和第二极140可以选择的材质有多种，可以为金属材料或导电性材料。比如可以是氮化钛(TiN)、钛(Ti)、金(Au)、钨(W)、钼(Mo)、氧化铟锡(I n-Ti-O，I TO)、氧化铟锌(I n-Zn-O，IZO)、铝(Al)、铜(Cu)、钌(Ru)、银(Ag)、铂(Pt)等或者它们的任意组合。
这样，依次堆叠在衬底1001上的第一极160、介质层150、第二极140，形成金属-绝缘介质-金属的叠层结构1002a。基于此，第一极160和第二极140之间被介质层150隔离开，介质层150将能够实现第一极160和第二极140之间的电学隔离。
为了方便下文描述，定义与衬底1001垂直的方向为Z轴方向。与衬底1001平行的平面为XY平面。
请继续参见图3，晶体管1002还包括沟道层130、栅介质层120以及栅极110。下面结合图4a对芯片100中沟道层130、栅介质层120以及栅极110的结构进行说明。
图4a为图3所示的芯片拆分后的剖面示意图。如图4a所示，叠层结构1002a内形成有第一通道孔1003。
如图4a所示，在一些实施例中，第二极140具有背离第一极160的第一表面140a，第一通道孔1003自第一表面140a起延伸至第一极160内。第一通道孔1003的侧壁的位于第一极160和第二极140之间的部分朝平行于衬底的方向(即XY方向)凹陷形成凹腔1003b，以使得第一通道孔1003的侧壁面为凹壁面1003s。
其中，凹腔1003b可以通过刻蚀介质层150形成。示例性的，可以通过在介质层150内形成朝垂直于衬底的方向(Z方向)贯通介质层150的凹腔1003b。由于介质层150是不同于第一极160、第二极140的材料，在对叠层结构1002a进行刻蚀时，可以选择性的只刻蚀介质层150，而不刻蚀第一极160、第二极140，以形成凹腔1003b。比如，可以通过湿刻工艺仅去除介质层150的材料，而不再去除第一极160、第二极140的材料。介质层150不但能够实现第一极160和第二极140的电学隔离，还能够避免第一极160、第二极140与沟道层130的接触位置发生载流子的扩散现象，从而避免发生漏电。
基于此，如图4a所示，第一通道孔1003包括相互连通的上位孔1003a、凹腔1003b和下位孔1003c。如图4b所示，凹壁面1003s包括上位孔1003a的第一壁面1003a1、凹腔1003b的第二壁面1003b1、凹腔1003b的第三壁面1003b2、凹腔1003b的第四壁面1003b3、下位孔1003c的第五壁面1003c1以及下位孔1003c的第六壁面1003c2。
上位孔1003a位于第二极140内，且沿Z方向贯通第二极140。
凹腔1003b位于第一极160和第二极140之间。第二极140具有沿Z方向与第一表面140a相对的第二表面140b，第二表面140b的部分区域作为凹腔1003b的上壁面。第一极160具有靠近第二极140的第三表面160a，第三表面160a的部分区域作为凹腔1003b的下壁面。凹腔1003b的侧壁面(即平行于Z方向的壁面)在XY平面(平行于衬底1001的平面)上的正投影的边界，位于上位孔1003a在XY平面上的正投影边界外。示例性的，当上位孔1003a如图4a所示的为圆孔，凹腔1003b如图4a所示的为圆孔时，凹腔1003b和上位孔1003a可以是同轴线(轴线o-o’)的圆孔，且凹腔1003b的直径D1大于上位孔1003a的直径D2。
下位孔1003c位于第一极160内，且下位孔1003c未贯穿第一极160。示例性的，下位孔1003c可以是如图4a所示的圆孔，下位孔1003c的直径D3可以等于上位孔1003a的直径D2。
上位孔1003a、凹腔1003b和下位孔1003c可以是如图4a所示的圆孔，也可以是平行于XY平面的截面为方形的方孔，还可以是锥型孔，对于第一通道孔1003沿平行于XY平面的截面的形状，本申请不做限定。
为了使第一极160、第二极140与沟道层130均电学接触，将沟道层130堆叠在第一通道孔1003的凹壁面1003s上。图5为图3所述的芯片的剖面示意图。
一并结合图4a、图4b和图5，沟道层130包括形成在上位孔1003a的第一壁面1003a1上的第一部分130a，以及，形成在凹腔1003b的第二壁面1003b1、凹腔1003b的第三壁面1003b2、凹腔1003b的第四壁面1003b3上的第二部分130b，以及，形成在下位孔1003c的第五壁面1003c1、下位孔1003c的第六壁面1003c2上的第三部分130c。
图6a为本申请实施例提供的另一种芯片的剖面示意图。图6b为图6a所示的芯片的俯视图。如图6a和图6b所示，在一些实施例中，沟道层130的位于第一极160和第二极140的部分在衬底1001上的正投影的边界，位于第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分1004的边界内。
沟道层130可以选择的材质有多种。比如，可以为硅(Si)、掺杂多晶硅(poly-Si)、非晶硅(amorphous-Si)等硅基半导体，氧化铟(In2O3)、氧化锌(ZnO)、氧化镓(Ga2O3)、ITO、氧化钛(TiO2)等金属氧化物，也可以是氧化铟镓锌(In-Ga-Zn-O，IGZO)、氧化铟锡锌(In-Sn-Zn-O，ISZO)等多元化合物，还可以是石墨烯、二硫化钼(MoS2)、黑磷等二维半导体材料或者它们的任意组合。
基于此，相比将沟道层130仅设置在上位孔1003a的第一壁面1003a1、下位孔1003c的第五壁面1003c1、下位孔1003c的第六壁面1003c2上，本申请实施例中，沟道层130还设置在凹腔1003b的第三壁面1003b2、凹腔1003b的第四壁面1003b3上。其中，沟道层130通过设置在凹腔1003b的第三壁面1003b2上，增大了沟道层130与第二极140的接触面积。沟道层130通过设置在凹腔1003b的第四壁面1003b3上，增大了沟道层130与第一极160的接触面积。从而本申请实施例提供的芯片100提高了栅控能力，增加了芯片100的开态电流。
在这种情况下，本申请实施例提供的芯片100增加了沟道层130与第一极160、第二极140的接触面积，同时，并不会加大晶体管1002在衬底1001上的正投影面积，从而减小了晶体管1002的占用面积，有利于在保证性能的同时实现晶体管1002的高集成度。这样的芯片100应用于存储器10中，能够提高存储器10的存储密度，有效降低存储延时。
此外，为了使沟道层130和栅极110之间实现电学隔离，在沟道层130和栅极110之间通过栅介质层120隔离开。以及，栅介质层120还能够实现第一极160和栅极110之间的电学隔离，第二极140和栅极110之间的电学隔离。
其中，栅介质层120可以选择的材质有多种，可以为绝缘材料。比如可以是硅氧化物(SiOx)、硅氮化物(SiNx)、氧化铝(Al2O3)、二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2)、氧化钇(Y2O3)等或者它们的组合材料、叠层材料、组合叠层材料。
栅极110可以选择的材质有多种，可以为金属材料或导电性材料。比如可以是TiN、Ti、Au、W、Mo、ITO、IZO、Al、Cu、Ru、Ag、Pt等或者它们的任意组合。
以及，栅极110的结构有多种实现方式。例如，可以是如图5所示的栅极110填满第一通道孔1003。这样，栅极110易于加工，有利于晶体管1002的阵列布设生产。又例如，可以是如图6a所示的栅极110未填满第一通道孔1003，而是在第一通道孔1003形成U型槽110a。U型槽110a可以用于填充绝缘介质，实现晶体管1002之间的器件隔离。对于栅极110的形状，本申请不作限定。
为了进一步增大沟道层130和第二极140之间的接触面积，在一些实施例中，沟道层130除了堆叠在沟道层130的凹壁面1003s上，还包括覆盖在第二极140的第一表面140a上的第四部分130d。在一种实现方式中，第四部分130d上覆盖有栅介质层120，栅介质层120上覆盖有栅极110，以实现沟道层130的第四部分130d与栅极110的电学隔离。
由上述实施例提供的芯片100，进一步增加了沟道层130与第一极160、第二极140的接触面积，同时，并不会加大晶体管1002在衬底1001上的正投影面积，从而减小了晶体管1002的占用面积，有利于在保证性能的同时实现晶体管1002的高集成度。
本申请实施例提供的芯片100可以具有多种形状，比如，可以是如图3所示的呈方形，又比如，还可以如图7所示的呈圆柱形，还可以是其他规则或不规则多边形，对于芯片100的形状，本申请不作限定。
为了获得更大的沟道层宽度，同时增大沟道层与源、漏极的接触面积，本申请还提供以下几种芯片100的实现方式，下面结合附图对芯片100的多种实现方式进行说明。
图8a为本申请实施例提供的一种芯片的剖面示意图。如图8a所示，在一些实施例中，沟道层130的位于第一极160和第二极140的部分在衬底1001上的正投影的至少部分边界，位于第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分1004的边界上。下面提供两种具体的实现方式。
图8b为图8a所示的芯片的一种实现方式的俯视图。如图8b所示，在一种实现方式中，沟道层130的平行于XY平面的截面为圆形，沟道层130的边缘与第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分1004的边缘相切。
图8c为图8a所示的芯片的另一种实现方式的俯视图。如图8c所示，在另一种实现方式中，沟道层130沿Z方向上的平行于XY平面的截面为方形，沟道层130的边缘与第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分1004的边缘重合。此时，沟道层130和第一极160、第二极140的接触面积更大。
这样，在增加沟道层130和第一极160、第二极140的接触面积的同时，不会增加晶体管的体积，兼顾晶体管的体积和性能。
在一些场景中，沟道层130和第一极160、第二极140的接触面积还能够继续增加。图9a为本申请实施例提供的再一种芯片的剖面示意图。
如图9a所示，在一种实现方式中，沟道层的位于第一极和第二极的部分在衬底上的正投影的边界，位于第一极在衬底上的正投影和第二极在衬底上的正投影的重合部分的边界外。
图9b为图9a所示的芯片的一种实现方式的俯视图。如图9b所示，在一种实现方式中，沟道层130的平行于XY平面的截面为圆形，沟道层130的边界的至少部分，位于第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分1004的边界外。
图9c为图9a所示的芯片的另一种实现方式的俯视图。如图9c所示，在另一种实现方式中，沟道层130沿Z方向上的平行于XY平面的截面为方形，沟道层130的边界，位于第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分1004的边界外。此时，沟道层130和第一极160、第二极140的接触面积更大。
另一方面，为了减小晶体管的占用面积，即减小晶体管在衬底上的正投影面积，本申请提供一种芯片。图10a为本申请实施例提供的一种芯片的剖面示意图。
如图10a所示，在一些实施例中，栅极110具有沿垂直于衬底的方向(Z方向)的位于栅极110两端的上表面110b和下表面110c，上表面110b为栅极110背离第一极160的表面，上表面110b上开设有依次贯通栅极110、栅介质层120、沟道层130以及第一极160的间隙1005，间隙1005中填充有绝缘介质材料，以实现器件隔离。示例性的，如图10b所示，间隙1005可以呈长条形，将晶体管分成两个。示例性的，如图10c所示，间隙1005可以呈十字形，将晶体管分成四个。
为了改善器件的欧姆接触，进一步提高器件的开态电流，本申请实施例提供一种芯片，该芯片除了包括第一极160、介质层150、第二极140、沟道层130、栅介质层120以及栅极110，还包括掺杂层。
图11为本申请实施例提供的一种芯片的剖面示意图。如图11所示，在一些实施例中，芯片还包括：第一掺杂层170a，形成在第一极160靠近第二极140的表面上，且位于第一极160和沟道层130之间。这样，第一掺杂层170a和沟道层130之间电学接触，以改善欧姆接触。
请继续参见图11，在一些实施例中，芯片还包括：第二掺杂层170b，形成在第二极140靠近第一极160的表面上，且位于第二极140和沟道层130之间。这样，第二极140和沟道层130之间电学接触，以改善欧姆接触。
另外，芯片可以如图11所示的同时包括第一掺杂层170a和第二掺杂层170b。
为了提高载流子(电子和空穴)的结合几率，进一步提高晶体管的开态电流，可以在第一掺杂层170a、第二掺杂层170b，以及沟道层130的位于第一掺杂层170a、第二掺杂层170b之间的部分掺杂。
比如，可以在沟道层130的位于第一掺杂层170a、第二掺杂层170b之间的部分掺杂N型掺杂，在第一掺杂层170a、第二掺杂层170b内掺杂P+型掺杂(标注在P右上角的“+”表示：杂质的掺杂浓度相对于P型较高)。在两个高掺杂的P+型掺杂区中间，夹着一层低掺杂的N型掺杂区(N区一般做得很薄)，形成了PN结，进而提高载流子(电子和空穴)的结合几率，进一步提高晶体管的开态电流。
又比如，可以在沟道层130的位于第一掺杂层170a、第二掺杂层170b之间的部分掺杂P型掺杂，在第一掺杂层170a、第二掺杂层170b内掺杂N+型掺杂(标注在N右上角的“+”表示：杂质的掺杂浓度相对于N型较高)。这样，沟道层130的位于第一掺杂层170a、第二掺杂层170b之间的部分，与第一掺杂层170a和第二掺杂层170b的掺杂形式均不同，从而实现PN结接触，进而提高载流子(电子和空穴)的结合几率，进一步提高晶体管的开态电流。
在掺杂时，可以仅对第一掺杂层170a的部分区域进行掺杂，以及可以仅对第二掺杂层170b的部分区域进行掺杂。
可以理解的是，第一掺杂层170a、第二掺杂层170b，以及沟道层130的位于第一掺杂层170a、第二掺杂层170b之间的部分的掺杂形式包括但不限于以上两种，还可以是其他掺杂形式，本申请不作限定。
另一方面，本申请实施例提供的芯片可以包括多个共用第一极的晶体管。
本申请实施例提供了一种芯片的制备方法，下面结合图12所示的工艺流程图，和图13等的工艺结构图，具体介绍芯片的一种可实现的制备方法。如图12所示，工艺流程图包括步骤S1-S6。
S1，如图13所示，在衬底1001上堆叠第一极160。
为了实现晶体管的阵列布设，结合图14a所示的工艺流程图，和图14b至图14c的工艺结构图，在一种实现方式中，在执行步骤S1之后，在执行步骤S2之前，该制备方法还包括步骤S11-S12。
S11，如图14b所示，在第一极160刻蚀第一凹槽160b。
其中，第一凹槽160b朝X方向延伸，第一凹槽160b的形状可以是如图14b所示的呈方形。这样，第一极160由整片状分割成为多个呈条状且沿Y方向排列的结构。
S12，如图14c所示，在第一凹槽160b内填充绝缘介质180。绝缘介质180用以实现相邻两个呈条状的第一极160之间的电学隔离。
另外，为了实现第一极160和第二极140之间的电学隔离，在执行步骤S1之后或执行步骤S12之后，在执行步骤S2之前，该制备方法还包括步骤S13。
S13，如图15所示，在第一极160上堆叠介质层150。
请继续参见图12。
S2，如图15所示，在第一极160上堆叠第二极140。
这样，在执行步骤S1、S13以及S2之后，形成了第一极160、介质层150、第二极140的金属-绝缘介质-的结构，实现了第一极160和第二极140的电学隔离。
为了实现晶体管的阵列布设，结合图16a所示的工艺流程图，和图16b至图16c的工艺结构图，在一种实现方式中，在执行步骤S2之后，在执行步骤S3之前，该制备方法还包括步骤S21-S22。
S21，如图16b所示，在第二极140刻蚀第二凹槽140c。
其中，第二凹槽140c朝Y方向延伸，第二凹槽140c的形状可以是如图16b所示的呈方形。这样，第二极140由整片状分割成为多个呈条状且沿X方向排列的结构。
基于步骤S11中，第一凹槽160b朝X方向延伸，步骤S21中，第二凹槽140c朝Y方向延伸，第一极160和第二极140均呈条状分布，且交叉设置。这样，阵列布设时，多个晶体管可以共用沿Y方向延伸的第一极160，且共用第一极160的多个晶体管的第二极140之间是隔断的。
S22，如图16c所示，在第二凹槽140c内填充介质190。介质190用以实现相邻两个呈条状的第二极140之间的电学隔离。
这样，阵列布设时，共用第一极160的多个晶体管的第二极140之间是通过填充介质190实现电学隔离的。
请继续参见图12。
S3，如图17a所示，在第二极140背离第一极160的第一表面140a上开设延伸至第一极160内的第一通道孔1003。
为了实现晶体管的阵列布设，如图17a所示，第一通道孔1003的位置可以开设在第一表面140a上的第一重合部分140a1、第二重合部分140a2、第三重合部分140a3、第四重合部分140a4上。其中，第一重合部分140a1、第二重合部分140a2、第三重合部分140a3、第四重合部分140a4上，是指第一极160和第二极140交叉重合的部分。
其中，第一通道孔1003可以是如图17a所示的圆孔，也可以是如图17b所示的方孔。
由于第一通道孔1003是一个具有凹壁面的孔结构，且第一通道孔1003依次穿过第二极140、介质层150以及第一极160这样的金属-绝缘介质-金属结构，因而在执行步骤S3时，结合图18所示的工艺流程图，和图19a至图19d的工艺结构图，在一种实现方式中，制备方法可以包括步骤S31和步骤S32。
步骤S31，如图19a所示，在第一表面140a上开设延伸至第一极160内的第三凹槽200。其中，第三凹槽200为沿Z方向的直孔。
步骤S32，如图19b所示，在第三凹槽200内，将位于第一极160和第二极140之间的部分沿X方向横向刻蚀，以形成凹腔1003b。或者说，在介质层150内开设朝垂直于衬底的方向(Z方向)贯通介质层150的凹腔1003b。
这样，第三凹槽200和凹腔1003b共同组成了第一通道孔1003，使得第一通道孔1003为包括上位孔1003a、凹腔1003b和下位孔1003c的且平行于XZ表面的截面为十字形的孔结构。由于凹腔1003b相对于第三凹槽200的侧壁，朝平行于衬底的方向(Z方向)凹陷，使得第一通道孔1003的侧壁为凹壁面1003s。
下面结合图19b、图19c、图19d，说明第一通道孔1003的不同的实现方式。
在一种实现方式中，如图19b所示，第一通道孔1003的凹腔1003b沿X方向上的宽度L2，小于第二极140沿X方向上的宽度L1。此时，一并结合图17a，凹腔1003b在衬底1001上的正投影的边界，位于第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分(即第一重合部分140a1、第二重合部分140a2、第三重合部分140a3或第四重合部分140a4)的边界内。这样形成的晶体管，第一通道孔1003不会增加晶体管的占地面积，可以满足晶体管的尺寸要求。
在另一种实现方式中，如图19c所示，第一通道孔1003的凹腔1003b沿X方向上的宽度L2，等于第二极140沿X方向上的宽度L1。此时，一并结合图17a，凹腔1003b在衬底1001上的正投影的边界，与第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分(即第一重合部分140a1、第二重合部分140a2、第三重合部分140a3或第四重合部分140a4)的边界重合。这样形成的晶体管，第一通道孔1003不会增加晶体管的占地面积，在满足晶体管的尺寸要求的前提下，使得第一通道孔1003的宽度最大。
在又一种实现方式中，如图19d所示，第一通道孔1003的凹腔1003b沿X方向上的宽度L2，大于第二极140沿X方向上的宽度L1。此时，一并结合图17a，凹腔1003b在衬底1001上的正投影的边界，位于第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分(即第一重合部分140a1、第二重合部分140a2、第三重合部分140a3或第四重合部分140a4)的边界外。这样形成的晶体管，使得第一通道孔1003的宽度进一步增大。
请继续参见图12。
S4，如图20a所示，在第一通道孔1003的凹壁面1003s上堆叠沟道层130。
在一种实现方式中，如图20a所示，如图19b所示的第一通道孔1003的凹壁面1003s上堆叠沟道层130。此时，一并结合图17a，沟道层130在衬底1001上的正投影的边界，位于第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分(即第一重合部分140a1、第二重合部分140a2、第三重合部分140a3或第四重合部分140a4)的边界内。这样形成的晶体管，沟道层130不会增加晶体管的占地面积，在满足晶体管的尺寸要求的前提下，使得沟道层130的宽度增大，沟道层130与第一极160、第二极140的接触面积增大。
在一种实现方式中，如图20b所示，如图19c所示的第一通道孔1003的凹壁面1003s上堆叠沟道层130，此时，一并结合图17a，沟道层130在衬底1001上的正投影的边界，与第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分(即第一重合部分140a1、第二重合部分140a2、第三重合部分140a3或第四重合部分140a4)的边界重合。这样形成的晶体管，沟道层130不会增加晶体管的占地面积，在满足晶体管的尺寸要求的前提下，使得沟道层130的宽度最大，沟道层130与第一极160、第二极140的接触面积最大。
在一种实现方式中，如图20c所示，如图19d所示的第一通道孔1003的凹壁面1003s上堆叠沟道层130，此时，一并结合图17a，沟道层130在衬底1001上的正投影的边界，位于第一极160在衬底1001上的正投影和第二极140在衬底1001上的正投影的重合部分(即第一重合部分140a1、第二重合部分140a2、第三重合部分140a3或第四重合部分140a4)的边界外。这样形成的晶体管，沟道层130与第一极160、第二极140的接触面积进一步增大。
在一种实现方式中，如图20a所示，在第一表面140a上堆叠沟道层130。使得沟道层130和第二极140的接触面积增加。
请继续参见图12。
S5，如图21所示，在沟道层130上堆叠栅介质层120。
S6，如图22所示，在栅介质层120上堆叠栅极110。
如图22所示，在一种实现方式中，在第一通道孔1003中依次堆叠沟道层130、栅介质层120后，继续堆叠栅极110时，将第一通道孔1003的剩余部分填满，结构简单，易于加工，有利于晶体管的阵列布设生产。
这样，通过执行步骤S1-S6，在衬底上形成包含第一极、第二极、沟道层、栅介质层和栅极的晶体管。
在制备阵列布设的晶体管时，为了实现器件隔离，在执行步骤S1-S6之后，制备方法还包括步骤S7。
S7，如图23所示，沿垂直于衬底的方向(Z方向)切断晶体管，以形成多个包含第一极、第二极、沟道层、栅介质层和栅极的晶体管。
示例性的，如图23所示，通过光刻或刻蚀，形成第四凹槽1006，以切断晶体管。另外，可以通过在第四凹槽1006中填充绝缘介质材料，实现相邻两个晶体管之间的电学隔离。
另一方面，为了进一步减小晶体管的体积，在执行步骤S1-S6之后，制备方法还包括步骤S8。
S8，如图24所示，在栅极110背离第一极160的第二表面110b上开设依次贯通栅极110、栅介质层120、沟道层130以及第一极160的间隙1005，在间隙1005中填充绝缘介质材料，以使芯片分离成多个。
其中，间隙1005可以是一字型，以将晶体管分成两个。间隙1005还可以是十字型，以将晶体管分成四个。对于间隙1005的形状，本申请不做限定。
通过本申请实施例给出的制备方法制得的芯片，第一通道孔1003的侧壁面为凹壁面1003s，凹壁面1003s上形成有沟道层130，这样，沟道层130与第一极160和第二极140的接触面积增大，提高了栅控能力，从而增加了芯片的开态电流。
为了改善第一极和沟道层的欧姆接触，进一步提高晶体管的开态电流，在一些实施例中，在执行步骤S1之后，在执行步骤S2之前，制备方法还包括步骤S14。
S14，如图25所示，在第一极160上堆叠第一掺杂层170a。
如图25所示，在一种实现方式中，在执行步骤S2之前，制备方法还包括：在第一掺杂层170a上堆叠介质层150。
为了改善第二极和沟道层的欧姆接触，进一步提高晶体管的开态电流，在一些实施例中，在执行步骤S1之后，在执行步骤S2之前，制备方法还包括步骤S15。
S15，如图26所示，在第一极160远离衬底1001的一侧堆叠第二掺杂层170b。
其中，第二掺杂层170b和第一极160之间可以通过设置介质层实现电学隔离。
如图26所示，在一种实现方式中，在介质层150上堆叠第二掺杂层170b，以使堆叠第二掺杂层170b和第一极160电学隔离。
在一种实现方式中，在第一极160上堆叠第一掺杂层170a，在第一掺杂层170a上堆叠介质层150，在介质层150上堆叠第二掺杂层170b，在上堆叠第二掺杂层170b上堆叠第二极140，以形成第一极160、第一掺杂层170a、介质层150、第二掺杂层170b以及第二极140的晶体管结构，改善第一极160、第二极140和沟道层130(沟道层130在介质层150上的形成过程请参见前述实施例，在此不作赘述)的欧姆接触。
另外，为了提高载流子(电子和空穴)的结合几率，进一步提高晶体管的开态电流，可以在第一掺杂层170a、第二掺杂层170b的至少部分结构进行P型或N型掺杂，掺杂方式可参见前述芯片的实施例，在此不作赘述。
通过增加第一掺杂层170a和/或第二掺杂层170b，改善第一极160、第二极140和沟道层130的欧姆接触，进一步提高晶体管的开态电流。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (23)

1.一种芯片，其特征在于，包括：
衬底和形成在所述衬底上的晶体管；
所述晶体管包括：第一极、第二极、沟道层、栅极和栅介质层；
所述第一极堆叠在所述衬底上，所述第二极堆叠在所述第一极远离所述衬底的一侧，所述第二极具有背离所述第一极的第一表面，所述第一表面上开设有延伸至所述第一极内的第一通道孔；
所述第一通道孔的侧壁的位于所述第一极和所述第二极之间的部分朝平行于所述衬底的方向凹陷形成凹腔，以使得所述第一通道孔的侧壁面为凹壁面；
所述沟道层覆盖所述凹壁面；
所述栅极覆盖所述沟道层，且所述栅极和所述沟道层之间被所述栅介质层隔离开。
2.根据权利要求1所述的芯片，其特征在于，所述第一表面上覆盖有所述沟道层，所述第一表面上的所述沟道层上覆盖有所述栅极，所述第一表面上的所述沟道层和所述栅极之间被所述栅介质层隔离开。
3.根据权利要求1或2所述的芯片，其特征在于，所述栅极、所述栅介质层以及所述沟道层填满所述第一通道孔。
4.根据权利要求1-3任一项所述的芯片，其特征在于，所述芯片还包括：
介质层，形成在所述第一极和所述第二极之间；
所述介质层内形成有所述凹腔，所述凹腔朝垂直于所述衬底的方向贯通所述介质层。
5.根据权利要求1-4任一项所述的芯片，其特征在于，所述芯片还包括：
第一掺杂层，形成在所述第一极靠近所述第二极的表面上，且位于所述第一极和所述沟道层之间。
6.根据权利要求5所述的芯片，其特征在于，所述第一掺杂层与所述沟道层的掺杂类型不同，所述第一掺杂层和所述沟道层中的其中一个为P型掺杂，另一个为N型掺杂。
7.根据权利要求1-6任一项所述的芯片，其特征在于，所述芯片还包括：
第二掺杂层，形成在所述第二极靠近所述第一极的表面上，且位于所述第二极和所述沟道层之间。
8.根据权利要求7所述的芯片，其特征在于，所述第二掺杂层与所述沟道层的掺杂类型不同；所述第二掺杂层和所述沟道层中的其中一个为P型掺杂，另一个为N型掺杂。
9.根据权利要求1-8任一项所述的芯片，其特征在于，所述沟道层的位于所述第一极和所述第二极的部分在所述衬底上的正投影的边界，位于所述第一极在所述衬底上的正投影和所述第二极在所述衬底上的正投影的重合部分的边界内。
10.根据权利要求1-8任一项所述的芯片，其特征在于，所述沟道层的位于所述第一极和所述第二极的部分在所述衬底上的正投影的边界，位于所述第一极在所述衬底上的正投影和所述第二极在所述衬底上的正投影的重合部分的边界外。
11.根据权利要求1-10任一项所述的芯片，其特征在于，所述栅极具有沿垂直于所述衬底的方向的位于所述栅极两端的上表面和下表面，所述上表面为所述栅极背离所述第一极的表面，所述上表面上开设有依次贯通所述栅极、所述栅介质层、所述沟道层以及所述第一极的间隙，所述间隙中填充有绝缘介质材料。
12.根据权利要求1-11任一项所述的芯片，其特征在于，所述芯片为存储器，所述存储器包括存储单元，所述存储单元包括所述晶体管。
13.一种芯片的制备方法，其特征在于，包括：
在衬底上堆叠第一极；
在所述第一极远离所述衬底的一侧堆叠第二极；
在所述第二极背离所述第一极的第一表面上开设延伸至所述第一极内的第一通道孔；其中，所述第一通道孔的侧壁的位于所述第一极和所述第二极之间的部分朝平行于所述衬底的方向凹陷形成凹腔，以使得所述第一通道孔的侧壁面为凹壁面；
在所述凹壁面上堆叠沟道层，使得所述沟道层覆盖所述凹壁面；
在所述沟道层上堆叠栅介质层，使得所述栅介质层覆盖所述沟道层；
在所述栅介质层上堆叠栅极，使得所述栅极覆盖所述栅介质层，以在所述衬底上形成包含所述第一极、所述第二极、所述沟道层、所述栅介质层和所述栅极的晶体管。
14.根据权利要求13所述的芯片的制备方法，其特征在于，在形成所述沟道层时，使得所述沟道层覆盖所述第一表面；
在形成所述栅介质层时，使得所述栅介质层覆盖所述第一表面上的所述沟道层；
在形成所述栅极时，使得所述栅极覆盖所述第一表面上的所述栅介质层。
15.根据权利要求13或14所述的芯片的制备方法，其特征在于，在形成所述栅极时，使得所述栅极、所述栅介质层以及所述沟道层填满所述第一通道孔。
16.根据权利要求13-15任一项所述的芯片的制备方法，其特征在于，在所述衬底上堆叠所述第一极之后，在所述第一极远离所述衬底的一侧堆叠所述第二极之前，所述制备方法还包括：
在所述第一极背离所述衬底的一侧堆叠介质层；
在所述第二极背离所述第一极的第一表面上开设延伸至所述第一极内的第一通道孔，包括：
在所述介质层内形成所述凹腔；其中，所述凹腔朝垂直于所述衬底的方向贯通所述介质层。
17.根据权利要求16所述的芯片的制备方法，其特征在于，在所述介质层内形成所述凹腔时，使得所述凹腔在所述衬底上的正投影的边界，位于所述第一极在所述衬底上的正投影和所述第二极在所述衬底上的正投影的重合部分的边界内；
在形成所述沟道层时，使得所述沟道层在所述衬底上的正投影的边界，位于所述第一极在所述衬底上的正投影和所述第二极在所述衬底上的正投影的重合部分的边界内。
18.根据权利要求16所述的芯片的制备方法，其特征在于，在所述介质层内形成所述凹腔时，使得所述凹腔在所述衬底上的正投影的边界，位于所述第一极在所述衬底上的正投影和所述第二极在所述衬底上的正投影的重合部分的边界外；
在形成所述沟道层时，使得所述沟道层在所述衬底上的正投影的边界，位于所述第一极在所述衬底上的正投影和所述第二极在所述衬底上的正投影的重合部分的边界外。
19.根据权利要求16-18任一项所述的芯片的制备方法，其特征在于，在所述衬底上堆叠所述第一极之后，在所述第一极背离所述衬底的一侧堆叠所述介质层之前，所述制备方法还包括：
在所述第一极背离所述衬底的表面上堆叠第一掺杂层。
20.根据权利要求16-18任一项所述的芯片的制备方法，其特征在于，在所述第一极远离所述衬底的一侧堆叠所述介质层之后，在所述第一极背离所述衬底的一侧堆叠所述第二极之前，所述制备方法还包括：
在所述介质层背离所述第一极的表面上堆叠第二掺杂层。
21.根据权利要求13-20任一项所述的芯片的制备方法，其特征在于，
在所述第二极背离所述第一极的第一表面上开设延伸至所述第一极内的第一通道孔时，包括：
在所述第二极背离所述第一极的第一表面上开设多个延伸至所述第一极内的所述第一通道孔；
在所述凹壁面上堆叠沟道层，所述沟道层上堆叠栅介质层，所述栅介质层上堆叠栅极，包括：
在每个所述第一通道孔的所述凹壁面上堆叠所述沟道层；在每个所述沟道层上堆叠所述栅介质层；在每个所述栅介质层上堆叠所述栅极；
在所述栅介质层上堆叠栅极之后，所述制备方法还包括：
沿垂直于所述衬底的方向切断所述晶体管，以形成多个包含所述第一极、所述第二极、所述沟道层、所述栅介质层和所述栅极的晶体管。
22.根据权利要求13-21任一项所述的芯片的制备方法，其特征在于，在所述栅介质层上堆叠所述栅极之后，所述制备方法还包括：
在所述栅极背离所述第一极的第二表面上开设依次贯通所述栅极、所述栅介质层、所述沟道层以及所述第一极的间隙，在所述间隙中填充绝缘介质材料，以使所述芯片分离成多个。
23.一种电子设备，其特征在于，包括：
印制电路板；
如权利要求1-12任一项所述的芯片，所述芯片设置在所述印制电路板上，且与所述印制电路板电连接。
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