CN117672103A - 栅驱动电路以及包括该栅驱动电路的显示装置 - Google Patents

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CN117672103A CN202311143152.2A CN202311143152A CN117672103A CN 117672103 A CN117672103 A CN 117672103A CN 202311143152 A CN202311143152 A CN 202311143152A CN 117672103 A CN117672103 A CN 117672103A
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Abstract

本申请公开一种栅驱动电路以及包括该栅驱动电路的显示装置。该栅驱动电路包括：上拉控制电路，被配置为响应于上拉控制信号而控制上拉控制节点的电压；下拉控制电路，被配置为响应于上拉控制节点的电压而控制下拉控制节点的电压；进位输出电路，被配置为响应于上拉控制节点的电压和下拉控制节点的电压而输出进位信号；以及栅输出电路，被配置为响应于上拉控制节点的电压和下拉控制节点的电压而输出具有不同时序的多个栅信号，其中，进位信号的宽度大于栅信号中的每一个的宽度。

Description

栅驱动电路以及包括该栅驱动电路的显示装置
技术领域
本发明构思的一些实施例的方面涉及栅驱动电路以及包括该栅驱动电路的显示装置。
背景技术
通常，显示装置包括显示面板和显示面板驱动器。显示面板基于输入图像数据显示图像。显示面板包括多条栅线、多条数据线和多个像素。显示面板驱动器包括栅驱动器和数据驱动器。栅驱动器将栅信号输出到栅线。数据驱动器将数据电压输出到数据线。
当栅驱动器被集成在显示面板上时，栅驱动器的晶体管的数量以及信号线的数量可能影响显示装置的死区。例如，当栅驱动器的晶体管的数量以及信号线的数量增加时，显示装置的死区可能增大。
另外，根据施加到栅驱动器的晶体管的信号的波形和施加到栅驱动器的晶体管的电压的电平，栅驱动器的可靠性可能劣化。
在本背景技术部分中公开的以上信息仅用于增强对背景技术的理解，并且因此在本背景技术部分中讨论的信息不一定构成现有技术。
发明内容
本发明构思的一些实施例的方面涉及栅驱动电路和包括该栅驱动电路的显示装置。例如，本发明构思的一些实施例的方面涉及可以能够减小显示装置的死区并且提高可靠性的栅驱动电路以及包括该栅驱动电路的显示装置。
本发明构思的一些实施例的方面包括减小显示装置的死区并且提高可靠性的栅驱动电路。
本发明构思的一些实施例的方面还包括包含该栅驱动电路的显示装置。
根据本发明构思的一些实施例，栅驱动电路包括上拉控制电路、下拉控制电路、进位输出电路以及栅输出电路。根据一些实施例，上拉控制电路被配置为响应于上拉控制信号而控制上拉控制节点的电压。根据一些实施例，下拉控制电路被配置为响应于上拉控制节点的电压而控制下拉控制节点的电压。根据一些实施例，进位输出电路被配置为响应于上拉控制节点的电压和下拉控制节点的电压而输出进位信号。根据一些实施例，栅输出电路被配置为响应于上拉控制节点的电压和下拉控制节点的电压而输出具有不同时序的多个栅信号。根据一些实施例，进位信号的宽度大于栅信号中的每一个的宽度。
根据一些实施例，上拉控制电路可以包括第四开关元件，第四开关元件包括被配置为接收上拉控制信号的控制电极、被配置为接收是先前级的进位信号中的一个进位信号的先前进位信号的输入电极以及连接到上拉控制节点的输出电极。
根据一些实施例，上拉控制信号的有效脉冲可以包括在先前进位信号的有效时段中。
根据一些实施例，先前进位信号的低电平可以大于上拉控制信号的低电平。
根据一些实施例，第四开关元件可以包括彼此串联连接的两个晶体管。根据一些实施例，栅驱动电路可以进一步包括：第十开关元件，包括连接到上拉控制节点的控制电极、被配置为接收高电源电压的输入电极以及连接到第四开关元件的彼此串联连接的两个晶体管的中间节点的输出电极。
根据一些实施例，下拉控制电路可以包括：第七开关元件，包括连接到上拉控制节点的控制电极、被配置为接收第二低电源电压的输入电极以及连接到下拉控制节点的输出电极；以及第八开关元件，包括被配置为接收是后续级的进位信号中的一个进位信号的后续进位信号的控制电极、被配置为接收高电源电压的输入电极以及连接到下拉控制节点的输出电极。
根据一些实施例，第七开关元件可以包括彼此串联连接的两个晶体管。根据一些实施例，下拉控制电路可以进一步：包括第十二开关元件，包括连接到下拉控制节点的控制电极、被配置为接收高电源电压的输入电极以及连接到第七开关元件的彼此串联连接的两个晶体管的中间节点的输出电极。
根据一些实施例，栅驱动电路可以进一步包括：第五开关元件，包括被配置为接收第四控制信号的控制电极、被配置为接收高电源电压的输入电极以及连接到下拉控制节点的输出电极。
根据一些实施例，进位输出电路可以包括：第十五开关元件，包括连接到上拉控制节点的控制电极、被配置为接收进位时钟信号的输入电极以及连接到进位输出节点的输出电极；第十七开关元件，包括连接到下拉控制节点的控制电极、被配置为接收第二低电源电压的输入电极以及连接到进位输出节点的输出电极；以及升压电容器，包括连接到第十五开关元件的控制电极的第一端和连接到进位输出节点的第二端。
根据一些实施例，进位时钟信号的占空比可以大于50％。
根据一些实施例，栅输出电路可以包括：1A开关元件，包括连接到上拉控制节点的控制电极、被配置为接收第一栅时钟信号的输入电极以及连接到第一栅输出节点的输出电极；3A开关元件，包括连接到下拉控制节点的控制电极、被配置为接收第一低电源电压的输入电极以及连接到第一栅输出节点的输出电极；1B开关元件，包括连接到上拉控制节点的控制电极、被配置为接收具有与第一栅时钟信号的时序不同的时序的第二栅时钟信号的输入电极以及连接到第二栅输出节点的输出电极；以及3B开关元件，包括连接到下拉控制节点的控制电极、被配置为接收第一低电源电压的输入电极以及连接到第二栅输出节点的输出电极。
根据一些实施例，栅输出电路可以进一步包括：1C开关元件，包括连接到上拉控制节点的控制电极、被配置为接收具有与第一栅时钟信号的时序和第二栅时钟信号的时序不同的时序的第三栅时钟信号的输入电极以及连接到第三栅输出节点的输出电极；3C开关元件，包括连接到下拉控制节点的控制电极、被配置为接收第一低电源电压的输入电极以及连接到第三栅输出节点的输出电极；1D开关元件，包括连接到上拉控制节点的控制电极、被配置为接收具有与第一栅时钟信号的时序、第二栅时钟信号的时序和第三栅时钟信号的时序不同的时序的第四栅时钟信号的输入电极以及连接到第四栅输出节点的输出电极；以及3D开关元件，包括连接到下拉控制节点的控制电极、接收第一低电源电压的输入电极以及连接到第四栅输出节点的输出电极。
根据一些实施例，施加到栅输出电路的栅时钟信号的低电平可以大于施加到进位输出电路的进位时钟信号的低电平。
根据一些实施例，上拉控制节点可以包括第一上拉控制节点和第二上拉控制节点。根据一些实施例，栅驱动电路可以进一步包括：第九开关元件，包括被配置为接收高电源电压的控制电极、连接到第一上拉控制节点的输入电极以及连接到第二上拉控制节点的输出电极。
根据一些实施例，栅驱动电路可以进一步包括：线选择电路，被配置为基于第一控制信号选择包含具有有效电平的进位信号的级的栅线作为感测栅线。
根据一些实施例，线选择电路可以包括：第一感测开关元件，包括被配置为接收第一控制信号的控制电极、被配置为接收进位信号的输入电极以及连接到M节点的输出电极；第二感测开关元件，包括被配置为接收第二控制信号的控制电极、连接到第三感测开关元件的输出电极的输入电极以及连接到上拉控制节点的输出电极；第三感测开关元件，包括连接到M节点的控制电极、被配置为接收高电源电压的输入电极以及连接到第二感测开关元件的输入电极的输出电极；以及第一电容器，包括被配置为接收高电源电压的第一端和连接到M节点的第二端。
根据一些实施例，第二感测开关元件可以包括彼此串联连接的两个晶体管。根据一些实施例，栅驱动电路可以进一步包括：第十开关元件，包括连接到上拉控制节点的控制电极、被配置为接收高电源电压的输入电极以及连接到第二感测开关元件的彼此串联连接的两个晶体管的中间节点的输出电极。
根据一些实施例，栅驱动电路可以进一步包括：线放电电路，被配置为基于第三控制信号对与感测栅线相对应的上拉控制节点进行放电。
根据一些实施例，线放电电路可以包括：第五感测开关元件，包括连接到M节点的控制电极、被配置为接收第二低电源电压的输入电极以及连接到第四感测开关元件的输入电极的输出电极；以及第四感测开关元件，包括被配置为接收第三控制信号的控制电极、连接到第五感测开关元件的输出电极的输入电极以及连接到上拉控制节点的输出电极。
根据一些实施例，第四感测开关元件可以包括彼此串联连接的两个晶体管。根据一些实施例，栅驱动电路可以进一步包括：第十开关元件，包括连接到上拉控制节点的控制电极、被配置为接收高电源电压的输入电极以及连接到第四感测开关元件的彼此串联连接的两个晶体管的中间节点的输出电极。
按照根据本发明构思的显示装置的一些实施例，显示装置包括显示面板、栅驱动器和数据驱动器。根据一些实施例，栅驱动器被配置为将栅信号输出到显示面板。根据一些实施例，数据驱动器被配置为将数据电压输出到显示面板。根据一些实施例，栅驱动器的栅驱动电路包括上拉控制电路、下拉控制电路、进位输出电路和栅输出电路。根据一些实施例，上拉控制电路被配置为响应于上拉控制信号而控制上拉控制节点的电压。根据一些实施例，下拉控制电路被配置为响应于上拉控制节点的电压而控制下拉控制节点的电压。根据一些实施例，进位输出电路被配置为响应于上拉控制节点的电压和下拉控制节点的电压而输出进位信号。根据一些实施例，栅输出电路被配置为响应于上拉控制节点的电压和下拉控制节点的电压而输出具有不同时序的多个栅信号。根据一些实施例，进位信号的宽度大于栅信号中的每一个的宽度。
根据栅驱动电路和显示装置，即使当栅时钟信号的数量增加时，进位时钟信号的数量也是固定的，使得可以最小化栅驱动电路的信号线的数量。因此，根据一些实施例，可以相对减小显示装置的死区。
另外，根据本发明构思的一些实施例的栅驱动电路包括比传统栅驱动电路的晶体管少的晶体管，使得可以减小显示装置的死区。
另外，先前级的进位信号被施加到第四开关元件的输入电极，并且上拉控制信号被施加到第四开关元件的控制电极，使得可以提高栅驱动电路的可靠性。
另外，栅时钟信号的低电平可以被设置为大于进位时钟信号的低电平，使得可以提高栅上拉开关元件的可靠性。另外，进位时钟信号的低电平可以被设置为大于施加到第四开关元件的控制电极的上拉控制信号的低电平，使得可以提高第四开关元件的可靠性。
附图说明
通过参考附图更详细地描述本发明构思的一些实施例的方面，本发明构思的上述及其他特征和特性将变得更加显而易见，附图中：
图1是图示根据本发明构思的一些实施例的显示装置的框图；
图2是图示图1中的栅驱动器的栅驱动电路的电路图；
图3是图示图2中的栅驱动电路的输入信号、节点信号和输出信号的时序图；
图4是图示图2中的栅驱动电路的输入信号、节点信号和输出信号的时序图；
图5是图示图2中的栅驱动电路的第一进位时钟信号、第二进位时钟信号、第一上拉控制信号和第二上拉控制信号的时序图；
图6是图示根据本发明构思的一些实施例的显示装置的栅驱动器的栅驱动电路的电路图；
图7是图示根据本发明构思的一些实施例的显示装置的栅驱动器的栅驱动电路的电路图；并且
图8是图示根据本发明构思的一些实施例的显示装置的栅驱动器的栅驱动电路的电路图。
具体实施方式
在下文中，将参考附图更详细地说明本发明构思的一些实施例的各方面。
图1是图示根据本发明构思的一些实施例的显示装置的框图。
参考图1，显示装置包括显示面板100和显示面板驱动器。显示面板驱动器包括驱动控制器200、栅驱动器300、伽马参考电压发生器400和数据驱动器500。
例如，驱动控制器200和数据驱动器500可以一体地形成。也就是说，根据一些实施例，驱动控制器200和数据驱动器500可以被集成为同一芯片或部件。另外，根据一些实施例，驱动控制器200、伽马参考电压发生器400和数据驱动器500可以一体地形成。也就是说，根据一些实施例，驱动控制器200、伽马参考电压发生器400和数据驱动器500可以被集成为同一芯片或部件。至少包括一体地形成的驱动控制器200和数据驱动器500的驱动模块可以被称为时序控制器嵌入式数据驱动器(TED)。
显示面板100具有显示图像的显示区域AA以及与显示区域AA邻近(例如，在显示区域AA的外围中或在显示区域AA的覆盖区外部)的外围区域PA。
显示面板100包括多条栅线GL、多条数据线DL以及连接到栅线GL和数据线DL的多个像素P。栅线GL可以在第一方向D1上延伸，并且数据线DL可以在与第一方向D1交叉的第二方向D2上延伸。
驱动控制器200从外部装置接收输入图像数据IMG和输入控制信号CONT。输入图像数据IMG可以包括红色图像数据、绿色图像数据和蓝色图像数据。输入图像数据IMG可以包括白色图像数据。输入图像数据IMG可以包括品红色图像数据、黄色图像数据和青色图像数据。输入控制信号CONT可以包括主时钟信号和数据使能信号。输入控制信号CONT可以进一步包括垂直同步信号和水平同步信号。
驱动控制器200基于输入图像数据IMG和输入控制信号CONT生成栅控制信号CONT1、数据控制信号CONT2、伽马控制信号CONT3和数据信号DATA。
驱动控制器200基于输入控制信号CONT生成用于控制栅驱动器300的操作的栅控制信号CONT1，并且将栅控制信号CONT1输出到栅驱动器300。栅控制信号CONT1可以包括垂直起始信号和栅时钟信号。
驱动控制器200基于输入控制信号CONT生成用于控制数据驱动器500的操作的数据控制信号CONT2，并且将数据控制信号CONT2输出到数据驱动器500。数据控制信号CONT2可以包括水平起始信号和负载信号。
驱动控制器200基于输入图像数据IMG生成数据信号DATA。驱动控制器200将数据信号DATA输出到数据驱动器500。
驱动控制器200基于输入控制信号CONT生成用于控制伽马参考电压发生器400的操作的伽马控制信号CONT3，并且将伽马控制信号CONT3输出到伽马参考电压发生器400。
栅驱动器300响应于从驱动控制器200接收的栅控制信号CONT1而生成驱动栅线GL的栅信号。栅驱动器300将栅信号输出到栅线GL。例如，栅驱动器300可以将栅信号顺序地输出到栅线GL。例如，栅驱动器300可以安装在显示面板100的外围区域PA上。例如，栅驱动器300可以被集成在显示面板100的外围区域PA上。
伽马参考电压发生器400响应于从驱动控制器200接收的伽马控制信号CONT3而生成伽马参考电压VGREF。伽马参考电压发生器400将伽马参考电压VGREF提供给数据驱动器500。
根据一些实施例，伽马参考电压发生器400可以设置在驱动控制器200中或数据驱动器500中。
数据驱动器500从驱动控制器200接收数据控制信号CONT2和数据信号DATA，并且从伽马参考电压发生器400接收伽马参考电压VGREF。数据驱动器500使用伽马参考电压VGREF将数据信号DATA转换为具有模拟类型的数据电压。数据驱动器500将数据电压输出到数据线DL。
图2是图示图1中的栅驱动器300的栅驱动电路的电路图。图3是图示图2中的栅驱动电路的输入信号、节点信号和输出信号的时序图。图4是图示图2中的栅驱动电路的输入信号、节点信号和输出信号的时序图。图5是图示图2中的栅驱动电路的第一进位时钟信号CR_CK1、第二进位时钟信号CR_CK2、第一上拉控制信号GCK1和第二上拉控制信号GCK2的时序图。
参考图1至图5，栅驱动电路包括上拉控制电路310、下拉控制电路330、进位输出电路350和栅输出电路360。
上拉控制电路310可以响应于上拉控制信号GCK1/GCK2(在图中被简要地示为GCK1/2)而控制上拉控制节点QC或Q的电压。上拉控制信号可以包括第一上拉控制信号GCK1和第二上拉控制信号GCK2。第一上拉控制信号GCK1和第二上拉控制信号GCK2中的一个可以被施加到当前级。当第一上拉控制信号GCK1被施加到当前级时，第二上拉控制信号GCK2可以被施加到后续级。当第二上拉控制信号GCK2被施加到当前级时，第一上拉控制信号GCK1可以被施加到后续级。
例如，上拉控制电路310可以包括第四开关元件T4，第四开关元件T4包括接收上拉控制信号GCK1/GCK2的控制电极、接收是先前级的进位信号中的一个进位信号的先前进位信号CR(n-1)的输入电极以及连接到上拉控制节点QC或Q的输出电极。
根据一些实施例，先前进位信号CR(n-1)可以是当前级的前一级的进位信号。对于最上级来说，不存在先前级，使得垂直起始信号S5(STVP)可以代替先前进位信号CR(n-1)被施加到最上级。在本文中，第五控制信号S5可以与垂直起始信号STVP相同。
当上拉控制信号GCK1/GCK2具有有效电平时，第四开关元件T4被导通，使得先前进位信号CR(n-1)可以被施加到上拉控制节点QC或Q。因此，根据一些实施例，施加到第四开关元件T4的控制电极的信号和施加到第四开关元件T4的输入电极的信号可以被分离。第四开关元件T4不是通过先前进位信号CR(n-1)而是通过上拉控制信号GCK1/GCK2被导通，使得即使邻近级的进位信号的有效时段如图3中所示彼此重叠，也可以防止或减少其中邻近的栅线同时(或并发地)输出栅信号的错误。
上拉控制信号(图3中的GCK1)的有效脉冲可以包括在先前进位信号CR(n-1)的有效时段中。当图3中的上拉控制信号GCK1的第一个有效脉冲被施加到第四开关元件T4的控制电极时，第四开关元件T4可以被导通，使得先前进位信号CR(n-1)的有效电平可以被施加到上拉控制节点QC或Q。当图3中的上拉控制信号GCK1的第二个有效脉冲被施加到第四开关元件T4的控制电极时，第四开关元件T4可以被导通，使得先前进位信号CR(n-1)的无效电平可以被施加到上拉控制节点QC或Q。第四开关元件T4执行将上拉控制节点QC或Q充电到高电平和将上拉控制节点QC或Q放电到低电平两者，使得与传统的栅驱动电路相比，可以减少晶体管的数量。
先前进位信号CR(n-1)的低电平可能大于上拉控制信号GCK1/GCK2的低电平。当第四开关元件T4被截止时，第四开关元件T4的栅-源电压VGS为负，使得即使当第四开关元件T4的阈值电压负向偏移时，也可以提高第四开关元件T4的可靠性。
例如，第四开关元件T4可以包括彼此串联连接的两个晶体管。
栅驱动电路可以进一步包括稳定电路390。稳定电路390可以包括第十开关元件T10，第十开关元件T10包括连接到上拉控制节点QC或Q的控制电极、接收高电源电压S6(VH)的输入电极以及连接到第四开关元件T4的彼此串联连接的两个晶体管的中间节点的输出电极。在本文中，第六控制信号S6可以与高电源电压VH相同。
当上拉控制节点QC或Q的电压具有有效电平时，第十开关元件T10被导通，使得第四开关元件T4的两个晶体管的中间节点可以上升到高电源电压VH。第十开关元件T10可以防止或减小由于施加到第四开关元件T4的两端的过高的漏-源电压VDS而对第四开关元件T4的损坏。另外，第十开关元件T10可以防止或减少第四开关元件T4的电流泄漏。
下拉控制电路330可以响应于上拉控制节点QC或Q的电压而控制下拉控制节点QB的电压。
例如，下拉控制电路330可以包括：第七开关元件T7，包括连接到上拉控制节点QC或Q的控制电极、接收第二低电源电压VSS2的输入电极以及连接到下拉控制节点QB的输出电极；以及第八开关元件T8，包括接收是后续级的进位信号中的一个进位信号的后续进位信号CR(n+2)的控制电极、接收高电源电压VH的输入电极以及连接到下拉控制节点QB的输出电极。
根据一些实施例，后续进位信号CR(n+2)可以是当前级的次后续级的进位信号。对于最下级来说，不存在后续级，使得第三控制信号S3可以代替后续进位信号CR(n+2)被施加到最下级。
当上拉控制节点QC或Q的电压具有有效电平时，第七开关元件T7被导通，使得下拉控制节点QB可以降到无效电平(例如，VSS2)。
另外，当后续进位信号CR(n+2)具有有效电平时，第八开关元件T8被导通，使得下拉控制节点QB可以上升到有效电平(例如，VH)。
第七开关元件T7可以包括彼此串联连接的两个晶体管。下拉控制电路330可以进一步包括第十二开关元件T12，第十二开关元件T12包括连接到下拉控制节点QB的控制电极、接收高电源电压VH的输入电极以及连接到第七开关元件T7的彼此串联连接的两个晶体管的中间节点的输出电极。
当下拉控制节点QB的电压具有有效电平时，第十二开关元件T12被导通，使得第七开关元件T7的两个晶体管的中间节点可以上升到高电源电压VH。第十二开关元件T12可以防止或减小由于施加到第七开关元件T7的两端的过高的漏-源电压VDS而对第七开关元件T7的损坏。另外，第十二开关元件T12可以防止或减少第七开关元件T7的电流泄漏。
栅驱动电路可以进一步包括复位电路340。复位电路340可以包括第五开关元件T5，第五开关元件T5包括接收第四控制信号S4的控制电极、接收高电源电压VH的输入电极以及连接到下拉控制节点QB的输出电极。
第四控制信号S4是用于将栅驱动电路的所有级的下拉控制节点QB复位的信号。例如，当显示装置异常操作时，有效脉冲可以被施加到第四控制信号S4，以将栅驱动电路的所有级的下拉控制节点QB复位。另外，在开启显示装置的初始时段中，有效脉冲可以被施加到第四控制信号S4，以将栅驱动电路的所有级的下拉控制节点QB复位。另外，在显示装置的操作期间的周期(例如，设定或预定周期)中，有效脉冲可以被施加到第四控制信号S4，以将栅驱动电路的所有级的下拉控制节点QB复位。
进位输出电路350可以响应于上拉控制节点QC或Q的电压和下拉控制节点QB的电压而输出进位信号CR(n)。
进位输出电路350可以包括：第十五开关元件T15，包括连接到上拉控制节点QC或Q的控制电极、接收进位时钟信号CR_CK1/2的输入电极以及连接到进位输出节点的输出电极；第十七开关元件T17，包括连接到下拉控制节点QB的控制电极、接收第二低电源电压VSS2的输入电极以及连接到进位输出节点的输出电极；以及升压电容器CB，包括连接到第十五开关元件T15的控制电极的第一端和连接到进位输出节点的第二端。进位时钟信号可以包括第一进位时钟信号CR_CK1和第二进位时钟信号CR_CK2。第一进位时钟信号CR_CK1和第二进位时钟信号CR_CK2中的一个可以被施加到当前级。当第一进位时钟信号CR_CK1被施加到当前级时，第二进位时钟信号CR_CK2可以被施加到后续级。当第二进位时钟信号CR_CK2被施加到当前级时，第一进位时钟信号CR_CK1可以被施加到后续级。
当上拉控制节点QC或Q的电压具有有效电平时，第十五开关元件T15被导通，使得进位时钟信号CR_CK1/2作为进位信号CR(n)被输出。
当下拉控制节点QB的电压具有有效电平时，第十七开关元件T17被导通，使得进位信号CR(n)可以被下拉到第二低电源电压VSS2。
栅输出电路360可以响应于上拉控制节点QC或Q的电压和下拉控制节点QB的电压而输出具有不同时序的多个栅信号SC1、SC2、SC3和SC4。
根据一些实施例，例如，栅输出电路360包括四个输出缓冲器，并且输出四个栅信号SC1、SC2、SC3和SC4。然而，本发明构思可以不限于从一个栅输出电路360输出的栅信号的该数量。
例如，栅输出电路360可以包括：1A开关元件T1A，包括连接到上拉控制节点QC或Q的控制电极、接收第一栅时钟信号SC_CK1的输入电极以及连接到第一栅输出节点的输出电极；3A开关元件T3A，包括连接到下拉控制节点QB的控制电极、接收第一低电源电压VSS1的输入电极以及连接到第一栅输出节点的输出电极；1B开关元件T1B，包括连接到上拉控制节点QC或Q的控制电极、接收具有与第一栅时钟信号SC_CK1的时序不同的时序的第二栅时钟信号SC_CK2的输入电极以及连接到第二栅输出节点的输出电极；以及3B开关元件T3B，包括连接到下拉控制节点QB的控制电极、接收第一低电源电压VSS1的输入电极以及连接到第二栅输出节点的输出电极。
例如，栅输出电路360可以进一步包括：1C开关元件T1C，包括连接到上拉控制节点QC或Q的控制电极、接收具有与第一栅时钟信号SC_CK1的时序和第二栅时钟信号SC_CK2的时序不同的时序的第三栅时钟信号SC_CK3的输入电极以及连接到第三栅输出节点的输出电极；3C开关元件T3C，包括连接到下拉控制节点QB的控制电极、接收第一低电源电压VSS1的输入电极以及连接到第三栅输出节点的输出电极；1D开关元件T1D，包括连接到上拉控制节点QC或Q的控制电极、接收具有与第一栅时钟信号SC_CK1的时序、第二栅时钟信号SC_CK2的时序和第三栅时钟信号SC_CK3的时序不同的时序的第四栅时钟信号SC_CK4的输入电极以及连接到第四栅输出节点的输出电极；以及3D开关元件T3D，包括连接到下拉控制节点QB的控制电极、接收第一低电源电压VSS1的输入电极以及连接到第四栅输出节点的输出电极。1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D可以被统称为栅上拉开关元件。
当上拉控制节点QC或Q的电压具有有效电平时，1A开关元件T1A被导通，使得第一栅时钟信号SC_CK1作为第一栅信号SC1被输出。
当下拉控制节点QB的电压具有有效电平时，3A开关元件T3A被导通，使得第一栅信号SC1可以被下拉到第一低电源电压VSS1。
当上拉控制节点QC或Q的电压具有有效电平时，1B开关元件T1B被导通，使得第二栅时钟信号SC_CK2作为第二栅信号SC2被输出。
当下拉控制节点QB的电压具有有效电平时，3B开关元件T3B被导通，使得第二栅信号SC2可以被下拉到第一低电源电压VSS1。
当上拉控制节点QC或Q的电压具有有效电平时，1C开关元件T1C被导通，使得第三栅时钟信号SC_CK3作为第三栅信号SC3被输出。
当下拉控制节点QB的电压具有有效电平时，3C开关元件T3C被导通，使得第三栅信号SC3可以被下拉到第一低电源电压VSS1。
当上拉控制节点QC或Q的电压具有有效电平时，1D开关元件T1D被导通，使得第四栅时钟信号SC_CK4作为第四栅信号SC4被输出。
当下拉控制节点QB的电压具有有效电平时，3D开关元件T3D被导通，使得第四栅信号SC4可以被下拉到第一低电源电压VSS1。
如图3中所示，第一至第四栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4可以具有不同的时序，并且第一至第四栅信号SC1、SC2、SC3和SC4可以具有不同的时序。
例如，第一至第四栅信号SC1、SC2、SC3和SC4可以被顺序施加到邻近的四条栅线。栅驱动电路的第一级可以将第一至第四栅信号SC1、SC2、SC3和SC4输出到第一栅线至第四栅线。栅驱动电路的第二级可以将第五栅信号至第八栅信号输出到第五栅线至第八栅线。
根据一些实施例，栅驱动电路的栅输出电路360可以输出四个栅信号，并且在本文中，栅时钟信号可以具有八个不同的相位。在图3中，示出了用于输出第一至第四栅信号SC1、SC2、SC3和SC4的第一至第四栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4，并且省略了用于输出第五栅信号至第八栅信号的第五栅时钟信号至第八栅时钟信号。
根据一些实施例，例如，进位时钟信号的数量可以是两个(例如，CR_CK1和CR_CK2)。根据一些实施例，无论从栅驱动电路的一个级输出的栅信号的数量如何，进位时钟信号的数量可以被固定为两个。因此，根据一些实施例，可以通过减少进位时钟信号CR_CK1和CR_CK2的数量来减小显示装置的死区。
根据一些实施例，进位信号CR(n)的宽度可以大于栅信号SC1、SC2、SC3和SC4中的每一个的宽度。在图3中，从当前级输出的四个栅信号SC1、SC2、SC3和SC4的所有有效脉冲可以包括在当前级的进位信号CR(n)的有效时段中。
根据一些实施例，进位时钟信号CR_CK1和CR_CK2的占空比可以大于50％。进位信号CR(n)的宽度可以由进位时钟信号CR_CK1和CR_CK2的占空比确定。
根据一些实施例，栅输出电路360可以输出多个栅信号SC1、SC2、SC3和SC4。为了从一个级输出多个栅信号SC1、SC2、SC3和SC4，可以大幅地设置上拉控制节点QC或Q的电压的有效时段的宽度。为了大幅地设置上拉控制节点QC或Q的电压的有效时段的宽度，可以大幅地设置进位时钟信号CR_CK1和CR_CK2的占空比。
施加到栅输出电路360的栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的低电平可以大于施加到进位输出电路350的进位时钟信号CR_CK1和CR_CK2的低电平。上拉控制节点QC或Q的电压的低电平可以由进位时钟信号CR_CK1和CR_CK2的低电平确定。因此，当进位时钟信号CR_CK1和CR_CK2的低电平小于栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的低电平时，1A开关元件T1A的栅-源电压VGS、1B开关元件T1B的栅-源电压VGS、1C开关元件T1C的栅-源电压VGS和1D开关元件T1D的栅-源电压VGS分别为负，使得即使当1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的阈值电压负向偏移时，也可以提高1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的可靠性。
栅驱动电路可以进一步包括位于上拉控制电路310与进位输出电路350之间的节点分离电路320。
节点分离电路320可以包括第九开关元件T9，第九开关元件T9包括接收高电源电压VH的控制电极、连接到第一上拉控制节点QC的输入电极以及连接到第二上拉控制节点Q的输出电极。根据一些实施例，第一上拉控制节点QC和第二上拉控制节点Q可以被第九开关元件T9分离。
如图3中所示，当输出第一栅信号SC1、第二栅信号SC2、第三栅信号SC3和第四栅信号SC4时，第二上拉控制节点Q的电压的电平可能波动。相反，第一上拉控制节点QC和第二上拉控制节点Q被第九开关元件T9(例如，第九开关元件T9截止)分离，使得即使当输出第一栅信号SC1、第二栅信号SC2、第三栅信号SC3和第四栅信号SC4时，第一上拉控制节点QC的电压的电平也不会波动。
另外，当第二上拉控制节点Q被自举时，第一上拉控制节点QC可以通过第九开关元件T9而不被自举。第一上拉控制节点QC的高电平可以被保持得低于第二上拉控制节点Q的高电平，使得可以减小第四开关元件T4的漏-源电压VDS，并且可以防止或减少第四开关元件T4的损坏和电流泄漏。
栅驱动电路可以进一步包括线选择电路370，线选择电路370基于第一控制信号S1选择包含具有有效电平的进位信号CR(n)的级的栅线作为感测栅线。
线选择电路370可以包括：第一感测开关元件ST1，包括接收第一控制信号S1的控制电极、接收进位信号CR(n)的输入电极以及连接到M节点的输出电极；第二感测开关元件ST2，包括接收第二控制信号S2的控制电极、连接到第三感测开关元件ST3的输出电极的输入电极以及连接到上拉控制节点QC或Q的输出电极；第三感测开关元件ST3，包括连接到M节点的控制电极、接收高电源电压VH的输入电极以及连接到第二感测开关元件ST2的输入电极的输出电极；以及第一电容器CA，包括接收高电源电压VH的第一端和连接到M节点的第二端。
例如，第二感测开关元件ST2可以包括彼此串联连接的两个晶体管。稳定电路390的第十开关元件T10的输出电极可以连接到第二感测开关元件ST2的彼此串联连接的两个晶体管的中间节点。
当上拉控制节点QC或Q的电压具有有效电平时，第十开关元件T10被导通，使得第二感测开关元件ST2的两个晶体管的中间节点可以上升到高电源电压VH。第十开关元件T10可以防止或减少由于施加到第二感测开关元件ST2的两端的过高的漏-源电压VDS而对第二感测开关元件ST2的损坏。另外，第十开关元件T10可以防止或减少第二感测开关元件ST2的电流泄漏。
栅驱动电路可以进一步包括基于第三控制信号S3对与感测栅线相对应的上拉控制节点QC或Q进行放电的线放电电路380。线放电电路380可以选择性地对由线选择电路370选择性充电的级的上拉控制节点QC或Q进行放电。
线放电电路380可以包括：第五感测开关元件ST5，包括连接到M节点的控制电极、接收第二低电源电压VSS2的输入电极以及连接到第四感测开关元件ST4的输入电极的输出电极；以及第四感测开关元件ST4，包括接收第三控制信号S3的控制电极、连接到第五感测开关元件ST5的输出电极的输入电极以及连接到上拉控制节点QC或Q的输出电极。
例如，第四感测开关元件ST4可以包括彼此串联连接的两个晶体管。稳定电路390的第十开关元件T10的输出电极可以连接到第四感测开关元件ST4的彼此串联连接的两个晶体管的中间节点。
当上拉控制节点QC或Q的电压具有有效电平时，第十开关元件T10被导通，使得第四感测开关元件ST4的两个晶体管的中间节点可以上升到高电源电压VH。第十开关元件T10可以防止或减小由于施加到第四感测开关元件ST4的两端的过高的漏-源电压VDS而对第四感测开关元件ST4的损坏。另外，第十开关元件T10可以防止或减少第四感测开关元件ST4的电流泄漏。
在图4中，第一控制信号S1的第一个有效脉冲可以指示初始化，并且第一控制信号S1的第二个有效脉冲可以指示线选择操作。
当第一控制信号S1具有有效脉冲时，第一感测开关元件ST1被导通，并且包含具有有效电平的进位信号CR(n)的级的栅线被选择为感测栅线。
图4图示了当第一控制信号S1的第二个脉冲被激活时第一栅线被选择为感测栅线的情况。
被选择为感测栅线的第一栅线可以在空白时段的开始处由第二控制信号S2激活，并且第一栅时钟信号SC_CK1可以具有高电平并且第一栅线可以输出感测栅信号SC1。
当第三控制信号S3在下一显示时段的开始处具有有效电平时，其中M节点被激活的级的上拉控制节点QC或Q可以被第四感测开关元件ST4和第五感测开关元件ST5放电，使得选择的第一栅线可以不再是感测栅线。
如图5的第一时段DU1中所示，第一上拉控制信号GCK1的有效时段和第一进位时钟信号CR_CK1的有效时段可以彼此不重叠。当第一上拉控制信号GCK1的有效时段和第一进位时钟信号CR_CK1的有效时段在第一时段DU1中彼此重叠时，第一进位时钟信号CR_CK1可能在第四开关元件T4未被截止的状态下具有高电平。在这种情况下，上拉控制节点QC或Q的电压可能被导通的第四开关元件T4放电，使得栅驱动电路的可靠性可能劣化。
如图5的第二时段DU2中所示，第一上拉控制信号GCK1的有效时段和第一进位时钟信号CR_CK1的有效时段可以彼此不重叠。当第一上拉控制信号GCK1的有效时段和第一进位时钟信号CR_CK1的有效时段在第二时段DU2中彼此重叠时，第四开关元件T4可能在第一进位时钟信号CR_CK1具有高电平的状态下被导通。在这种情况下，当正在输出最后一个栅信号(例如，SC4)时，上拉控制节点QC或Q的电压可能被放电，并且最后一个栅信号(例如，SC4)可能未被正常下拉，使得栅驱动电路的可靠性可能劣化。
根据一些实施例，即使当栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的数量增加时，进位时钟信号CR_CK1和CR_CK2的数量也是固定的，使得可以最小化栅驱动电路的信号线的数量。因此，可以减小显示装置的死区。
另外，根据本发明构思的栅驱动电路包括比传统栅驱动电路的晶体管少的晶体管，使得可以减小显示装置的死区。
另外，先前进位信号CR(n-1)被施加到第四开关元件T4的输入电极，并且上拉控制信号GCK1/GCK2被施加到第四开关元件T4的控制电极，使得可以提高栅驱动电路的可靠性。
另外，栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的低电平可以被设置为大于进位时钟信号CR_CK1和CR_CK2的低电平，使得可以提高栅上拉开关元件T1A、T1B、T1C和T1D的可靠性。进位时钟信号CR_CK1和CR_CK2的低电平可以限定上拉控制节点QC或Q的电压的低电平。当栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的低电平大于进位时钟信号CR_CK1和CR_CK2的低电平时，在1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态下1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的栅-源电压VGS可以分别为负。当在1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态下1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的栅-源电压VGS分别为负时，1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态可以被稳定地保持。特别地，即使当1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的阈值电压负向偏移时，1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态也可以被稳定地保持。因此，可以提高1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的可靠性。
另外，进位时钟信号CR_CK1和CR_CK2的低电平可以被设置为大于施加到第四开关元件T4的控制电极的上拉控制信号GCK1/GCK2的低电平，使得可以提高第四开关元件T4的可靠性。进位时钟信号CR_CK1和CR_CK2的低电平可以限定先前进位信号CR(n-1)的低电平。当先前进位信号CR(n-1)的低电平大于上拉控制信号GCK1/GCK2的低电平时，在第四开关元件T4的截止状态下第四开关元件T4的栅-源电压VGS可以为负。当在第四开关元件T4的截止状态下第四开关元件T4的栅-源电压VGS为负时，第四开关元件T4的截止状态可以被稳定地保持。特别地，即使当第四开关元件T4的阈值电压负向偏移时，第四开关元件T4的截止状态也可以被稳定地保持。因此，可以提高第四开关元件T4的可靠性。
图6是图示根据本发明构思的一些实施例的显示装置的栅驱动器300A的栅驱动电路的电路图。
除了栅驱动电路不包括图2中的节点分离电路320之外，根据一些实施例的栅驱动器300A和显示装置与参考图1至图5说明的先前实施例的栅驱动器300和显示装置基本上相同。因此，相同的附图标记将用于指代与图1至图5的先前实施例中描述的部件相同或相似的部件，并且将省略关于上述部件的任何重复说明。
参考图1以及图3至图6，栅驱动电路包括上拉控制电路310、下拉控制电路330、进位输出电路350和栅输出电路360。
上拉控制电路310可以响应于上拉控制信号GCK1/GCK2而控制上拉控制节点Q的电压。下拉控制电路330可以响应于上拉控制节点Q的电压而控制下拉控制节点QB的电压。进位输出电路350可以响应于上拉控制节点Q的电压和下拉控制节点QB的电压而输出进位信号CR(n)。栅输出电路360可以响应于上拉控制节点Q的电压和下拉控制节点QB的电压而输出具有不同时序的多个栅信号SC1、SC2、SC3和SC4。
如图3中所示，第一至第四栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4可以具有不同的时序，并且第一至第四栅信号SC1、SC2、SC3和SC4可以具有不同的时序。
根据一些实施例，进位信号CR(n)的宽度可以大于栅信号SC1、SC2、SC3和SC4中的每一个的宽度。
根据一些实施例，栅驱动电路不包括图2中的节点分离电路320，使得第四开关元件T4的输出电极可以连接到第十五开关元件T15、1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的控制电极。
根据一些实施例，即使当栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的数量增加时，进位时钟信号CR_CK1和CR_CK2的数量也是固定的，使得可以最小化栅驱动电路的信号线的数量。因此，可以减小显示装置的死区。
另外，根据本发明构思的栅驱动电路包括比传统栅驱动电路的晶体管少的晶体管，使得可以减小显示装置的死区。
另外，先前进位信号CR(n-1)被施加到第四开关元件T4的输入电极，并且上拉控制信号GCK1/GCK2被施加到第四开关元件T4的控制电极，使得可以提高栅驱动电路的可靠性。
另外，栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的低电平可以被设置为大于进位时钟信号CR_CK1和CR_CK2的低电平，使得可以提高栅上拉开关元件T1A、T1B、T1C和T1D的可靠性。进位时钟信号CR_CK1和CR_CK2的低电平可以限定上拉控制节点Q的电压的低电平。当栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的低电平大于进位时钟信号CR_CK1和CR_CK2的低电平时，在1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态下1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的栅-源电压VGS可以分别为负。当在1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态下1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的栅-源电压VGS分别为负时，1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态可以被稳定地保持。特别地，即使当1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的阈值电压负向偏移时，1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态也可以被稳定地保持。因此，可以提高1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的可靠性。
另外，进位时钟信号CR_CK1和CR_CK2的低电平可以被设置为大于施加到第四开关元件T4的控制电极的上拉控制信号GCK1/GCK2的低电平，使得可以提高第四开关元件T4的可靠性。进位时钟信号CR_CK1和CR_CK2的低电平可以限定先前进位信号CR(n-1)的低电平。当先前进位信号CR(n-1)的低电平大于上拉控制信号GCK1/GCK2的低电平时，在第四开关元件T4的截止状态下第四开关元件T4的栅-源电压VGS可以为负。当在第四开关元件T4的截止状态下第四开关元件T4的栅-源电压VGS为负时，第四开关元件T4的截止状态可以被稳定地保持。特别地，即使当第四开关元件T4的阈值电压负向偏移时，第四开关元件T4的截止状态也可以被稳定地保持。因此，可以提高第四开关元件T4的可靠性。
图7是图示根据本发明构思的一些实施例的显示装置的栅驱动器300B的栅驱动电路的电路图。
除了栅驱动电路不包括图2中的线放电电路380之外，根据本实施例的栅驱动器300B和显示装置与参考图1至图5说明的先前实施例的栅驱动器300和显示装置基本上相同。因此，相同的附图标记将用于指代与图1至图5的先前实施例中描述的部件相同或相似的部件，并且可以省略关于上述部件的一些重复说明。
参考图1、图3至图5以及图7，栅驱动电路包括上拉控制电路310、下拉控制电路330、进位输出电路350和栅输出电路360。
上拉控制电路310可以响应于上拉控制信号GCK1/GCK2而控制上拉控制节点QC或Q的电压。下拉控制电路330可以响应于上拉控制节点QC或Q的电压而控制下拉控制节点QB的电压。进位输出电路350可以响应于上拉控制节点QC或Q的电压和下拉控制节点QB的电压而输出进位信号CR(n)。栅输出电路360可以响应于上拉控制节点QC或Q的电压和下拉控制节点QB的电压而输出具有不同时序的多个栅信号SC1、SC2、SC3和SC4。
如图3中所示，第一至第四栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4可以具有不同的时序，并且第一至第四栅信号SC1、SC2、SC3和SC4可以具有不同的时序。
根据一些实施例，进位信号CR(n)的宽度可以大于栅信号SC1、SC2、SC3和SC4中的每一个的宽度。
根据一些实施例，栅驱动电路可以进一步包括线选择电路370，线选择电路370基于第一控制信号S1选择包含具有有效电平的进位信号CR(n)的级的栅线作为感测栅线。然而，栅驱动电路可以不包括图2中的选择性地对上拉控制节点QC或Q进行放电的线放电电路380。
根据一些实施例，即使当栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的数量增加时，进位时钟信号CR_CK1和CR_CK2的数量也是固定的，使得可以最小化栅驱动电路的信号线的数量。因此，可以减小显示装置的死区。
另外，根据本发明构思的栅驱动电路包括比传统栅驱动电路的晶体管少的晶体管，使得可以减小显示装置的死区。
另外，先前进位信号CR(n-1)被施加到第四开关元件T4的输入电极，并且上拉控制信号GCK1/GCK2被施加到第四开关元件T4的控制电极，使得可以提高栅驱动电路的可靠性。
另外，栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的低电平可以被设置为大于进位时钟信号CR_CK1和CR_CK2的低电平，使得可以提高栅上拉开关元件T1A、T1B、T1C和T1D的可靠性。进位时钟信号CR_CK1和CR_CK2的低电平可以限定上拉控制节点QC或Q的电压的低电平。当栅时钟信号SC_CK1、SC_CK2、SC_CK3和SC_CK4的低电平大于进位时钟信号CR_CK1和CR_CK2的低电平时，在1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态下1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的栅-源电压VGS可以分别为负。当在1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态下1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的栅-源电压VGS分别为负时，1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态可以被稳定地保持。特别地，即使当1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的阈值电压负向偏移时，1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的截止状态也可以被稳定地保持。因此，可以提高1A开关元件T1A、1B开关元件T1B、1C开关元件T1C和1D开关元件T1D的可靠性。
另外，进位时钟信号CR_CK1和CR_CK2的低电平可以被设置为大于施加到第四开关元件T4的控制电极的上拉控制信号GCK1/GCK2的低电平，使得可以提高第四开关元件T4的可靠性。进位时钟信号CR_CK1和CR_CK2的低电平可以限定先前进位信号CR(n-1)的低电平。当先前进位信号CR(n-1)的低电平大于上拉控制信号GCK1/GCK2的低电平时，在第四开关元件T4的截止状态下第四开关元件T4的栅-源电压VGS可以为负。当在第四开关元件T4的截止状态下第四开关元件T4的栅-源电压VGS为负时，第四开关元件T4的截止状态可以被稳定地保持。特别地，即使当第四开关元件T4的阈值电压负向偏移时，第四开关元件T4的截止状态也可以被稳定地保持。因此，可以提高第四开关元件T4的可靠性。
图8是图示根据本发明构思的一些实施例的显示装置的栅驱动器300C的栅驱动电路的电路图。
除了栅输出电路360输出两个栅信号之外，根据本实施例的栅驱动器300C和显示装置与参考图1至图5说明的先前实施例的栅驱动器300和显示装置基本上相同。因此，相同的附图标记将用于指代与图1至图5的先前实施例中描述的部件相同或相似的部件，并且将省略关于上述部件的任何重复说明。
参考图1、图3至图5以及图8，栅驱动电路包括上拉控制电路310、下拉控制电路330、进位输出电路350和栅输出电路360。
上拉控制电路310可以响应于上拉控制信号GCK1/GCK2而控制上拉控制节点QC或Q的电压。下拉控制电路330可以响应于上拉控制节点QC或Q的电压而控制下拉控制节点QB的电压。进位输出电路350可以响应于上拉控制节点QC或Q的电压和下拉控制节点QB的电压而输出进位信号CR(n)。栅输出电路360可以响应于上拉控制节点QC或Q的电压和下拉控制节点QB的电压而输出具有不同时序的多个栅信号SC1和SC2。
根据一些实施例，例如，栅驱动电路的栅输出电路360可以包括两个输出缓冲器，并且使用这两个输出缓冲器输出两个栅信号SC1和SC2。
例如，栅输出电路360可以包括：1A开关元件T1A，包括连接到上拉控制节点QC或Q的控制电极、接收第一栅时钟信号SC_CK1的输入电极以及连接到第一栅输出节点的输出电极；3A开关元件T3A，包括连接到下拉控制节点QB的控制电极、接收第一低电源电压VSS1的输入电极以及连接到第一栅输出节点的输出电极；1B开关元件T1B，包括连接到上拉控制节点QC或Q的控制电极、接收具有与第一栅时钟信号SC_CK1的时序不同的时序的第二栅时钟信号SC_CK2的输入电极以及连接到第二栅输出节点的输出电极；以及3B开关元件T3B，包括连接到下拉控制节点QB的控制电极、接收第一低电源电压VSS1的输入电极以及连接到第二栅输出节点的输出电极。1A开关元件T1A和1B开关元件T1B可以被统称为栅上拉开关元件。
根据一些实施例，进位信号CR(n)的宽度可以大于栅信号SC1和SC2中的每一个的宽度。
根据一些实施例，即使当栅时钟信号SC_CK1和SC_CK2的数量增加时，进位时钟信号CR_CK1和CR_CK2的数量也是固定的，使得可以最小化栅驱动电路的信号线的数量。因此，可以减小显示装置的死区。
另外，根据本发明构思的栅驱动电路包括比传统栅驱动电路的晶体管少的晶体管，使得可以减小显示装置的死区。
另外，先前进位信号CR(n-1)被施加到第四开关元件T4的输入电极，并且上拉控制信号GCK1/GCK2被施加到第四开关元件T4的控制电极，使得可以提高栅驱动电路的可靠性。
另外，栅时钟信号SC_CK1和SC_CK2的低电平可以被设置为大于进位时钟信号CR_CK1和CR_CK2的低电平，使得可以提高栅上拉开关元件T1A和T1B的可靠性。进位时钟信号CR_CK1和CR_CK2的低电平可以限定上拉控制节点QC或Q的电压的低电平。当栅时钟信号SC_CK1和SC_CK2的低电平大于进位时钟信号CR_CK1和CR_CK2的低电平时，在1A开关元件T1A和1B开关元件T1B的截止状态下1A开关元件T1A和1B开关元件T1B的栅-源电压VGS可以分别为负。当在1A开关元件T1A和1B开关元件T1B的截止状态下1A开关元件T1A和1B开关元件T1B的栅-源电压VGS分别为负时，1A开关元件T1A和1B开关元件T1B的截止状态可以被稳定地保持。特别地，即使当1A开关元件T1A和1B开关元件T1B的阈值电压负向偏移时，1A开关元件T1A和1B开关元件T1B的截止状态也可以被稳定地保持。因此，可以提高1A开关元件T1A和1B开关元件T1B的可靠性。
另外，进位时钟信号CR_CK1和CR_CK2的低电平可以被设置为大于施加到第四开关元件T4的控制电极的上拉控制信号GCK1/GCK2的低电平，使得可以提高第四开关元件T4的可靠性。进位时钟信号CR_CK1和CR_CK2的低电平可以限定先前进位信号CR(n-1)的低电平。当先前进位信号CR(n-1)的低电平大于上拉控制信号GCK1/GCK2的低电平时，在第四开关元件T4的截止状态下第四开关元件T4的栅-源电压VGS可以为负。当在第四开关元件T4的截止状态下第四开关元件T4的栅-源电压VGS为负时，第四开关元件T4的截止状态可以被稳定地保持。特别地，即使当第四开关元件T4的阈值电压负向偏移时，第四开关元件T4的截止状态也可以被稳定地保持。因此，可以提高第四开关元件T4的可靠性。
根据本发明构思中的栅驱动电路和显示装置，可以减少信号线的数量和晶体管的数量，使得可以减小显示装置的死区。另外，可以控制施加到栅驱动电路的开关元件的信号，使得可以提高栅驱动电路的可靠性。
上述为本发明构思的举例说明，并且将不被解释为限制本发明构思。尽管已经描述了本发明构思的一些实施例，但是本领域技术人员将容易理解，在这些实施例中，许多修改是可能的，而实质上不脱离根据本发明构思的实施例的新颖教导和特征。因此，所有这些修改旨在包括在权利要求书中限定的本发明构思的范围内。在权利要求中，装置加功能从句旨在覆盖本文中描述为执行所记载的功能的结构，不仅覆盖结构性等同还覆盖等同的结构。因此，将理解，上述为本发明构思的举例说明，并且将不被解释为局限于所公开的具体实施例，而且，对所公开的实施例以及其他实施例的修改旨在包括在权利要求的范围内。本发明构思由权利要求以及权利要求的包括在其中的等同限定。

Claims (21)

1.一种栅驱动电路，包括：
上拉控制电路，被配置为响应于上拉控制信号而控制上拉控制节点的电压；
下拉控制电路，被配置为响应于所述上拉控制节点的所述电压而控制下拉控制节点的电压；
进位输出电路，被配置为响应于所述上拉控制节点的所述电压和所述下拉控制节点的所述电压而输出进位信号；以及
栅输出电路，被配置为响应于所述上拉控制节点的所述电压和所述下拉控制节点的所述电压而输出具有不同时序的多个栅信号，
其中，所述进位信号的宽度大于所述栅信号中的每一个的宽度。
2.根据权利要求1所述的栅驱动电路，其中，所述上拉控制电路包括第四开关元件，所述第四开关元件包括被配置为接收所述上拉控制信号的控制电极、被配置为接收是先前级的进位信号中的一个进位信号的先前进位信号的输入电极以及连接到所述上拉控制节点的输出电极。
3.根据权利要求2所述的栅驱动电路，其中，所述上拉控制信号的有效脉冲包括在所述先前进位信号的有效时段中。
4.根据权利要求3所述的栅驱动电路，其中，所述先前进位信号的低电平大于所述上拉控制信号的低电平。
5.根据权利要求2所述的栅驱动电路，其中，所述第四开关元件包括彼此串联连接的两个晶体管，并且
其中，所述栅驱动电路进一步包括：
第十开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收高电源电压的输入电极以及连接到所述第四开关元件的彼此串联连接的所述两个晶体管的中间节点的输出电极。
6.根据权利要求1所述的栅驱动电路，其中，所述下拉控制电路包括：
第七开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收第二低电源电压的输入电极以及连接到所述下拉控制节点的输出电极；以及
第八开关元件，包括被配置为接收是后续级的进位信号中的一个进位信号的后续进位信号的控制电极、被配置为接收高电源电压的输入电极以及连接到所述下拉控制节点的输出电极。
7.根据权利要求6所述的栅驱动电路，其中，所述第七开关元件包括彼此串联连接的两个晶体管，并且
其中，所述下拉控制电路进一步包括：
第十二开关元件，包括连接到所述下拉控制节点的控制电极、被配置为接收所述高电源电压的输入电极以及连接到所述第七开关元件的彼此串联连接的所述两个晶体管的中间节点的输出电极。
8.根据权利要求6所述的栅驱动电路，进一步包括：
第五开关元件，包括被配置为接收第四控制信号的控制电极、被配置为接收所述高电源电压的输入电极以及连接到所述下拉控制节点的输出电极。
9.根据权利要求1所述的栅驱动电路，其中，所述进位输出电路包括：
第十五开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收进位时钟信号的输入电极以及连接到进位输出节点的输出电极；
第十七开关元件，包括连接到所述下拉控制节点的控制电极、被配置为接收第二低电源电压的输入电极以及连接到所述进位输出节点的输出电极；以及
升压电容器，包括连接到所述第十五开关元件的所述控制电极的第一端和连接到所述进位输出节点的第二端。
10.根据权利要求9所述的栅驱动电路，其中，所述进位时钟信号的占空比大于50％。
11.根据权利要求1所述的栅驱动电路，其中，所述栅输出电路包括：
1A开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收第一栅时钟信号的输入电极以及连接到第一栅输出节点的输出电极；
3A开关元件，包括连接到所述下拉控制节点的控制电极、被配置为接收第一低电源电压的输入电极以及连接到所述第一栅输出节点的输出电极；
1B开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收具有与所述第一栅时钟信号的时序不同的时序的第二栅时钟信号的输入电极以及连接到第二栅输出节点的输出电极；以及
3B开关元件，包括连接到所述下拉控制节点的控制电极、被配置为接收所述第一低电源电压的输入电极以及连接到所述第二栅输出节点的输出电极。
12.根据权利要求11所述的栅驱动电路，其中，所述栅输出电路进一步包括：
1C开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收具有与所述第一栅时钟信号的所述时序和所述第二栅时钟信号的所述时序不同的时序的第三栅时钟信号的输入电极以及连接到第三栅输出节点的输出电极；
3C开关元件，包括连接到所述下拉控制节点的控制电极、被配置为接收所述第一低电源电压的输入电极以及连接到所述第三栅输出节点的输出电极；
1D开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收具有与所述第一栅时钟信号的所述时序、所述第二栅时钟信号的所述时序和所述第三栅时钟信号的所述时序不同的时序的第四栅时钟信号的输入电极以及连接到第四栅输出节点的输出电极；以及
3D开关元件，包括连接到所述下拉控制节点的控制电极、接收所述第一低电源电压的输入电极以及连接到所述第四栅输出节点的输出电极。
13.根据权利要求1所述的栅驱动电路，其中，施加到所述栅输出电路的栅时钟信号的低电平大于施加到所述进位输出电路的进位时钟信号的低电平。
14.根据权利要求1所述的栅驱动电路，其中，所述上拉控制节点包括第一上拉控制节点和第二上拉控制节点，并且
其中，所述栅驱动电路进一步包括：
第九开关元件，包括被配置为接收高电源电压的控制电极、连接到所述第一上拉控制节点的输入电极以及连接到所述第二上拉控制节点的输出电极。
15.根据权利要求1所述的栅驱动电路，进一步包括：
线选择电路，被配置为基于第一控制信号选择包含具有有效电平的所述进位信号的级的栅线作为感测栅线。
16.根据权利要求15所述的栅驱动电路，其中，所述线选择电路包括：
第一感测开关元件，包括被配置为接收所述第一控制信号的控制电极、被配置为接收所述进位信号的输入电极以及连接到M节点的输出电极；
第二感测开关元件，包括被配置为接收第二控制信号的控制电极、连接到第三感测开关元件的输出电极的输入电极以及连接到所述上拉控制节点的输出电极；
所述第三感测开关元件，包括连接到所述M节点的控制电极、被配置为接收高电源电压的输入电极以及连接到所述第二感测开关元件的所述输入电极的所述输出电极；以及
第一电容器，包括被配置为接收所述高电源电压的第一端和连接到所述M节点的第二端。
17.根据权利要求16所述的栅驱动电路，其中，所述第二感测开关元件包括彼此串联连接的两个晶体管，并且
其中，所述栅驱动电路进一步包括：
第十开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收所述高电源电压的输入电极以及连接到所述第二感测开关元件的彼此串联连接的所述两个晶体管的中间节点的输出电极。
18.根据权利要求15所述的栅驱动电路，进一步包括：
线放电电路，被配置为基于第三控制信号对与所述感测栅线相对应的所述上拉控制节点进行放电。
19.根据权利要求18所述的栅驱动电路，其中，所述线放电电路包括：
第五感测开关元件，包括连接到M节点的控制电极、被配置为接收第二低电源电压的输入电极以及连接到第四感测开关元件的输入电极的输出电极；以及
所述第四感测开关元件，包括被配置为接收所述第三控制信号的控制电极、连接到所述第五感测开关元件的所述输出电极的所述输入电极以及连接到所述上拉控制节点的输出电极。
20.根据权利要求19所述的栅驱动电路，其中，所述第四感测开关元件包括彼此串联连接的两个晶体管，并且
其中，所述栅驱动电路进一步包括：
第十开关元件，包括连接到所述上拉控制节点的控制电极、被配置为接收高电源电压的输入电极以及连接到所述第四感测开关元件的彼此串联连接的所述两个晶体管的中间节点的输出电极。
21.一种显示装置，包括：
显示面板；
栅驱动器，被配置为将栅信号输出到所述显示面板；以及
数据驱动器，被配置为将数据电压输出到所述显示面板；
其中，所述栅驱动器的栅驱动电路包括：
上拉控制电路，被配置为响应于上拉控制信号而控制上拉控制节点的电压；
下拉控制电路，被配置为响应于所述上拉控制节点的所述电压而控制下拉控制节点的电压；
进位输出电路，被配置为响应于所述上拉控制节点的所述电压和所述下拉控制节点的所述电压而输出进位信号；以及
栅输出电路，被配置为响应于所述上拉控制节点的所述电压和所述下拉控制节点的所述电压而输出具有不同时序的多个所述栅信号，并且
其中，所述进位信号的宽度大于所述栅信号中的每一个的宽度。
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