CN1176549A

CN1176549A - 一种高速多路复接器及其实现方法

Info

Publication number: CN1176549A
Application number: CN 96109329
Authority: CN
Inventors: 孙辉先; 白云飞; 陈小敏; 汪大星; 安军社
Original assignee: National Space Science Center of CAS
Current assignee: National Space Science Center of CAS
Priority date: 1996-09-12
Filing date: 1996-09-12
Publication date: 1998-03-18
Anticipated expiration: 2016-09-12
Also published as: CN1067195C

Abstract

本发明提供一种用于空间飞行器的高速多路复接器,它包括三个输入数据缓存电路,导头数据缓存电路,填充数据产生电路,输出数据处理电路,复接过程控制电路等七个部分。它能够将空间飞行器上不同信源产生的高速和中低速的数据流按着CCSDS的标准,应用分包遥测和虚拟信道的概念将其异步复接成为一串行数据流,从而实现在同一物理信道上时分复用传送多种数据流的要求。

Description

一种高速多路复接器及其实现方法

本发明高速多路复接器是属于航天技术，特别是指一种用于空间飞行器，如空间站、空间平台、卫星上将各种不同信源产生的数据，如静止图象、语音、科学实验数据、工程参数等按照国际空间数据系统咨讯委员会(CCSDS)发布的空间数据系统标准建议书的格式复接成为一串行数据流经同一物理信道完成数据传输的设备和方法。

人造卫星，空间站等空间飞行器需要向地面传送科学数据和工程参数，通常是通过遥测来实现这种数据传输的。传统的遥测方式是以被测参数的单个数据进行管理的，每个被测参数被安排在由“路”和“帧”构成的类似矩阵式的格式中的特定位置上。帧的起始位置有特殊的识别码称为同步码，所有参数是依靠与同步码的相对位置加以区分的。

随着空间技术的发展，这种传统的遥测方式已经不能适应现代航天器对数据传输的要求。现代航天器往往需要在一条物理信道上传送包括图象、语音、科学实验数据、仪器设备的工程参数等多种信息。这些信息往往并不以固定的速率产生，有时还需要传输突发信息，同时由于空间活动是全球性活动，为了各个国家和地区提供相互支援，导致了广泛国际合作的需求，这样就需要有一套既适应现代航天器要求又便于相互支援的数据传输的标准。顺应这种需求国际空间数据系统咨询委员会从八十年代中期开始陆续发布了一系列关于空间数据传输的标准建议书，简称CCSDS标准。

CCSDS标准中引进了两个重要的概念即分包遥测和虚拟信道。不同于传统遥测，分包遥测是以数据集合为单位进行管理的，这个集合装在称作“包”的数据域中。对这个集合很少限制，只推荐其数据的码位数是字节的整数倍。包的数据域加上包头构成完整的包，包是数据管理的实际对象。虚拟信道是将一个实在的物理信道逻辑地划分为最多64个虚拟信道。每个虚拟信道上可以传送各自的传送帧称为虚拟信道数据单元(VCDU)。每个虚拟信道数据单元都有一个导头部分，依靠导头中的6位虚拟信道识别码来区分不同的虚拟信道的数据。

CCSDS标准为现代航天器的数据传输提供了一个统一的标准，大大提高了数据传输的灵活性和信道的利用率。各种图象，科学数据等不同信源的数据可以放到不同的虚拟信道，或同一虚拟信道不同的应用过程的包中，以时分方式在同一物理信道中传输。但由于这一处理过程比较复杂，尚无实现这一过程的现成设备和方法。

本发明的目的是设计一种结构新颖，性能先进，运行可靠，经济实用的，能按照CCSDS标准完成对空间飞行器上的各种数据进行复接处理的设备和方法。

本发明已经实现的设备，其复接后的输出速率为8.448Mbps，设有A，B，C三个数据输入口，其中A，B口为二个独立的串行数据输入口，每个口由用户提供二路信号，一路为数据，另一路为该数据的驱动时钟。C口为1553B总线接口，按照美军标MIL-STD-1553B标准提供互为冗余的二路总线接口。其中A、B口的数据输入的最高速率设计为7.2Mbps，C口为200kbps。数据输入速率无下限约束，并允许在输入过程中暂停或改变输入的速率。任一时刻只要三个口的输入数据速率之和不超过8Mbps，将不会产生数据丢失。各口的数据输入速率与复接器内部时钟是独立的非相关的并允许输入速率在不超过最高允许速率的前提下变化。复接是采用异步方式，有很强的自适应性和使用的灵活性。输出数据按CCSDS标准划分为4个虚拟信道，其A，B，C三个口的数据各占一个虚拟信道，另一个虚拟信道用于发送填充数据，当A，B，C三口输入数据不足时，为了使输出数据流不致于中断需要发送填充数据。

本发明按照CCSDS空间数据系统标准建议书＂高级在轨系统，网络与数据链路结构说明＂(CCSDS701.0-B-2蓝皮书，1992年11月)，选用了其中的位流业务处理方式。传输帧长度选为512字节，虚拟信道数据单元(VCDU)长度为508字节，格式如下：

VCDU主道头
VCDU主道头		同步32	版本号2	SCID8	VCID6	VCDU计数器24	信号域	VCDU导头差错控制16	B-PDU导头16	B-PDU位流数据区498字节
回放标志1	备用7						信号域

各部分意义如下：

同步码：按CCSDS规定为32位，按16进制表示为1ACFFC1D。

VCDU主导头部分：

版本号(位0～1)，取“01”标识虚拟信道数据单元。

航天器标识符(SCID)(位2～9)。

虚拟信道标识符(VCID)(位0～15)：安排了4个虚拟信道：其中信道A，B用来传输串行输入的高速数据，信道C用于传送经1553B总线口送入的中低速率的数据，信道D为填充信道。

虚拟信道数据单元计数器(位16～39)：对每个虚拟信道的数据单元单独记数，二进制，模2²⁴。

信号域(位40～47)：

回放标志(位40)：“0”＝实时VCDU，“1”＝回放VCDU。

保留备用域(41～47)：此7bits由CCSDS保留，目前全置“0”。

VCDU导头差错控制(位48～63)：2比特的版本号域，14比特的VCDU标识符域和8比特的信号域受差错控制和纠错码保护。

产生VCDU导头差错控制域的机制使用缩短的RS(10，6)码，所选码的参数如下：

(1).＂J＝4＂，每个R-S符号的码位。

(2).＂E＝2＂，一个R-S码字内的符号纠错能力。

(3).域生成多项式为：在GF(2)上，F(x)＝X⁴+X+1。

(4).码生成为多项式：

在GF(2⁴)上：

g(x)＝(x+α⁶)(x+α⁷)(x+α⁸)(x+α⁹)

F(α)＝0

α⁶＝1100，α⁷＝1011，α⁸＝0101，α⁹＝1010

GF(2⁴)

g(x)＝x⁴+α³x³+αx²+α³x+1

α⁰＝0001， α³＝1000

α¹＝0010

(5).在R-S符号内传输从最左边的位开始；例如

α³＝1000

传输将是先传一个“1”，然后跟着3个“0”。VCDU数据单元部分：

B-PDU位流规约数据单元：

导头部分：位(0～1)：备用，现置为“00”。

位(2～15)：位流数据指针，全置为“1”，表示在位流数据区中没有填充数据。

位流数据区：放置欲传输的位流数据，长度为498字节。

为了保证适当的转变密度，避免长时间出现“0”或“1”，需用一个伪随机序列与除同步标志以外的每位异或起来。按着CCSDS的规定，伪随机序列生成多项式为：

h(x)＝X⁸+x⁷+X⁵+X³+1

这个序列在255位之后重复，并且每个同步标志期间序列发生器重复初始为全“1”状态。这个序列最初40位为：

1111 1111 0100 1000 0000 1110 1100 0000 1001 1010

高速数据将在高速多路复接器中被切断为498字节的段，放入上面的B-PDU位流数据区中，地面接收之后将依据虚拟信道识别符及VCDU计数器，拼接起来恢复原始的数流。

对于经1553B总线传来的中低速率的数据将其打包处理，以不同的应用过程识别符加以区别。为了简化操作和便于地面正确地解包，将所有应用过程的包长度统一规定为498字节，以便每一个包准确地嵌入一个B-PDU位流数据区中。这样在每个虚拟信道数据单元中恰好装一个包，使同步码与每个数据包的起点有固定的位置关系，保证解包的可靠性。数据包的格式按CCSDS的规定采用如下格式：

主导头
主导头									包标识				包序列控制	包长度	副导头	源数据
版本号	类型	副导头标志	应用过程标识符	分段标志	源序列计数				包标识				包序列控制
版本号	类型	副导头标志	应用过程标识符	分段标志	源序列计数	3	1	1	11	2	14	16	可变
2字节				2字节		3	1	1	11	2	14	16	可变	2	492字节

主导头

包标识：

(1)版本号(位0～2)，版本号为“000”为完整的源包格式。

(2)类型(位3)，取“0”表示遥测包。

(3)副导头标志(位4)，此标志为“1”，表示源包内有副导头数据，为“0”表示没有副导头。

(4)应用过程标识符(位5～15)，此11比特用来标识产生源包的特定的应用过程。

包序列控制：

(1)分段标志(位0，1)，取“11”表示未分段包。

(2)源序列计数(位2～15)，该14bit域包括每一包的直接顺序计数(模16384)，由航天器上每个特别的应用过程产生。

包长度(16bit)，此16比特包含一个顺序二进制计数“C”，它表示此域后面的剩余部分的长度(以字节为单位)。“C”的值等于剩余字节数减1 。

本发明的特征在于：由A、B、C三输入数据缓存器、导头数据缓存器、填充数据产生电路、输出数据处理电路、复接控制电路等七部分构成，其中，A、B、C三输入数据缓存器、导头数据缓存器和填充数据产生电路的数据出口经内部8位数据总线相连，并经此8位数据总线接至数据输出处理电路，复接器控制电路分别与其它六部分电路相连，产生控制信号控制复接过程；通过硬件逻辑和微计算机的控制将二路串行高速数据和一路经过1553B总线接口输入的中低速数据流按照国际空间数据系统咨询委员会(CCSDS)的标准，运用分包遥测和虚拟信道的概念异步复接成为一串行数据流，其输出数据速率可达8.448Mbps，每路串行输入数据最高速率可达7.2Mbps，1553口输入速率可达200Kbps，在不超过最高允许速率的条件下，对输入数据速率的变化有自适应性；串行数据输入接口是采用外时钟驱动，经串/并转换由外时钟经8分频后得的脉冲自动将数据存入先进先出(FIFO)存储器中的缓存方式；复接器设一MIL-STD-1553B总线数据接口，由专用接口芯片接收经1553B总线输入的数据，并在接口芯片中缓存输入的数据，当输入的数据恰好构成一个数据包时，再由CPU控制将正个数据包移到由FIFO存储器构成的缓存器中；其输出处理电路完全由硬件逻辑电路完成同步码产生、伪随机码产生、伪随机码与虚拟信道数据单元(VCDU)的数据逐位异或运算、以及同步码数流与VCDU数据的切换；其伪随机码的产生是采用一个8位的移位寄存器经适当反馈电路构成，其状态的初始化是利用切换其串行输入端实现，在同步码输出期间将移位寄存器的串行输入端置高电平，经时钟脉冲将移位寄存器全部置＂1＂，从而实现初始化；其复接过程的控制是采用硬件产生的控制脉冲与用微机软件程序相结合的方式，硬件脉冲与软件控制之间严格的时序配合是通过由硬件在适当时刻产生脉冲引起CPU中断，从而启动中断服务程序而实现的；八种时序要求非常准确的复杂的控制信号，是利用PROM预先将其波型存储起来，然后用内部时钟驱动同步计数器，产生PROM的地址从而将所存的控制波型的信号自动连续输出而实现的；输入数据存储器的容量选用VCDU长度的4倍，其巧妙的控制策略是利用CPU通过检查每个缓存器的半满信号，从而决定下次应释放哪个缓存器的数据，并制作该信道的导头数据存入导头数据缓存器而实现的，每次从缓存器读出的数据不大于缓存器容量的1/4，从而保证了既不会将缓存器读空引起输出数据中断也不会造成缓存器的溢出。

本发明结构简单；控制原理设计巧妙，工作可靠，使用灵活，目前所实现的样机具有3个输入口和8.448Mbps的数据输出速率以及上面所述的其它性能。依据同样的原理可以根据需要提高输出数据速率，增加数据输入口的数量。

下面结合附图对本发明作进一步说明，其中：图1为简单原理框图。图2为详细原理框图。图3为同步码产生电路。图4为伪随机码产生电路。图5为控制脉冲产生电路。图6为控制策略示意图。图7为软件工作流程图。图8为软件工作流程图(中断服务程序1)图9为软件工作流程图(中断服务程序0)

本发明的电路原理和控制策略如下：

图1给出了本发明基本结构框图，由图可以看出本发明包括七个部分：

1. A口输入缓存电路，用来缓存由A口串行输入的高速数据。

2. B口输入缓存电路，用来缓存由B口串行输入的高速数据。

3. C口输入缓存电路，用来缓存由C口经1553B总线输入中、低速率数据。

4. VCDU导头缓存电路，用来缓存虚拟信道数据单元的导头和位流规约数据单元的导头。

5.填充数据产生电路，用于产生填充信道的数据。

6.输出数据处理电路，用于产生同步码，伪随机码并将虚拟信道数据单元的数据在输出前与伪随序列进行异或运算后输出。

7.控制电路用于以上6个部分复接工作过程的控制。

附图2给出了本发明的详细框图。

图中①、②两部分显示了A，B两个串行输入缓存器原理。用户输入的数据(data)在其驱动时钟(clock)的作用下，首先经过串并转换(s/p)器变成并行数据，时钟脉冲经过8分频后驱动先进先出(FIFO)数据缓存器，将已经转换为一个字节宽度的并行输入数据存入该数据缓存器(Buffer)。图中：MR为缓存器的清零信号，HF为缓存器的半满指示信号，当FIFO中的数据超过一半时，HF将由高电平变为低电平。R、RA为FIFO的读出控制信号，当R和RA均为“1”时FIFO中的数据被读出一字节。

图中③显示了C口输入缓存器原理。图中1553B接口是一块专用的1553B通信协议处理芯片，能自动完成1553B总线上的数据通信。当由1553总线接口输出的数据恰好为一个完整的数据包时接口芯片产生中断信号通知控制电路中的CPU，在CPU的控制下将整个数据包经内部微机总线存入缓存器Buffer C，与Buffer A、B相同缓存器也是由FIFO构成。

图中④显示了虚拟信道数据单元(VCDU)导头缓存器的原理。由控制部分中的CPU通过内部微机总线将导头数据存入此缓冲器，由控制部分硬件电路产生的控制脉冲RV控制导头数据的读出。

图中⑤为填充数据产生原理，它由一个简单的三态门电路构成，三态门的输入端接成一个固定的模式(如全0)，在R和RD的控制下将这固定数据读出。

图中⑥显示输出数据处理的原理。它由(P/S)并串转换器，伪随机扰码产生器，同步码产生器，切换开关和输出驱动电路构成。在同步码输出期间，开关由控制部分的硬件逻辑电路控制切向1，同步码产生器中的同步码由CP内部时钟驱动输出。在VCDU数据输出期间，开关由控制部分的硬件逻辑电路控制切向2，由数据缓冲器读出的数据经并串转换后，与扰码产生器输出的伪随机码进行异或运算后经驱动器输出，CP为复接器的内部时钟，它决定数据的输出速率。

图中⑦显示了控制部分的工作原理，由图中可以看出控制部分由两部分电路构成。一部分是以80C186 CPU为核心的微机系统构成，这一部分产生总清零信号MR，A口、B口选通信号STRA，STRB，BufferA～C的读出允许信号RA～RC和填充数据允许信号RE。微机部分检测Buffer A～C的半满信号HFA～HFC，以决定哪一个Buffer中的数据应该读出。控制电路中的另一部分电路为以内部时钟驱动由硬件构成的控制脉冲产生器。这一部分电路产生同步选通信号SYC，VCDU选通信号VCDU，同步码加载信号SYC_SET，BufferA～C切换信号BUF_EXCHG，并/串转换器的并行数据加载信号PRL_SET，缓存器读信号R，导头数据读信号RD，以及为了使硬件电路与微机软件部分控制的同步所必须的CPU中断信号Int.这些控制信号在高速复接过程中控制数据流的切换，要求速度快，时序准确而逻辑关系相对简单和固定，用硬件电路产生可使电路工作稳定可靠。

这七部分的连接关系是：①、②、③、④部分数据缓存器的读出口和⑤中填充数据出口经内部8位数据总线连接在一起，并经此总线与输出数据处理部分⑥中的串/并转换器入口相接。在VCDU输出期间在同一时刻①-⑤部分中只允许有一个部分输出数据，经输出数据处理⑥输出。控制部分⑦中的CPU经内部微处理器总线(16位数据总线、20位地址总线和控制总线)与导头缓存器④、1553B专用接口电路和Buffer C③相连，经此总线完成C口输入数据和导头数据的传送。控制电路⑦中的控制脉冲产生器产生的8路控制信号分别与①-⑥部分相连，控制各部分协调工作，完成复接功能。

附图3为同步码产生电路，由4片并入串出的移位寄存器构成。移位寄存器的并行输入端预先接成所需的同步码模式1ACFFC1D在VCDU输出期间由信号SYC_SET控制加载，在同步的输出期间由内部时钟驱动将32位同步码移出。

附图4为伪随机码产生电路由8位移位寄存器构成，在VCDU输出期间由信号VCDU控制按照CCSDS标准规定输出8阶伪随机M序列。

附图5为控制脉冲产生电路，它由一个12位计数器和一片4K*8的PROM构成将所需控制脉的波形预先存于PROM中，工作时12位同步计数器将产生12位地址，在其驱动下，PROM的8位数据线将连续输出所需控制脉冲(SYC、VCDU、SYC_SET、BUF_EXCHG、PRL_SET、R、RD、INT)的波型。

附图6为本发明的控制策略示意图。图中A，B，C，3个桶分别代表A、B、C、三个输入数据缓存器，D桶代表VCDU导头数据缓存器，E管代表填充数据。A，B，C三个桶的均有一个半满信号HFA～HFC。这三个桶上方的三个水管代表A，B，C三个口输入的数据流。假定KA～KE阀门打开时输出速率为恒定且大于输入数据流加导头数据之和，如本发明已实现实例中为8.448Mbps。

多路复接过程尤如作这样的游戏，A、B、C三个水管以其固有速率向三个桶中加水，游戏的规则是恰当地控制KA～KE五个阀门，每次先让D桶放出一定的标记水流(相当于虚拟信道数据单元的导头)，然后打开KA，KB或者KC，从相应桶中连续放出1/4桶的水，再重复上述过程。要求操作过程中任何一个桶既不能溢出，也不允许输出水流中断。当A、B、C三桶中水较少时允许打开KE放填充水，每次也必须放1/4桶。为了作到这一点其基本控制策略是：当某一桶正在放水时检查A桶的半满标志，若A已经半满则在D中准备好A的标志，下次先放A的标志，再打开KA，将A桶放掉1/4。若A桶尚未达到半满则检查B的半满信号，依次类推。若A，B，C均未半满，则在D中准备好E的标志，下次打开KE放1/4桶填充水。若已知A管进水速率大于B管，B管大于C管，且A、B、C三管加上标志桶的进水速率小于总的放水速率则理论计算和实验证明采用以上的策略A、B、C三桶既不会溢出，输出水流也不会中断。

附图7、8、9为本发明的软件工作流程图。本发明的软件以80C186汇编语言写成，程序分为主成序和二个中断服务程序。主程序(附图7)完成系统初始化，循环进行自检及工作模式检查。第一个中断程序(附图8)由控制脉冲Int信号触发，是在VCDU输出数据的开始时刻。服务程序中CPU检查三个数据缓存器的半满信号，根据上面提到的控制逻辑决定下次应读取哪个缓存器数据或加入填充数据，并在Buffer D中放入相应的虚拟信道数据单元的导头及位流规约数据单元导头数据。第二个中断服务程序(附图9)由1553B接口芯片触发，CPU在此中断程序中将存于1553B接口芯片的一个(完整的数据包(498个字节)传送到Buffer C。

Claims

1、一种高速多路复接器，其特征在于，由A、B、C三输入数据缓存器、导头数据缓存器、填充数据产生电路、输出数据处理电路、复接控制电路等七部分构成，其中，A、B、C三输入数据缓存器、导头数据缓存器和填充数据产生电路的数据出口经内部8位数据总线相连，并经此8位数据总线接至数据输出处理电路，复接器控制电路分别与其它六部分电路相连，产生控制信号控制复接过程。

2、一种高速多路复接器的实现方法，其特征在于，通过硬件逻辑和微计算机的控制将二路串行高速数据和一路经过1553B总线接口输入的中低速数据流按照国际空间数据系统咨询委员会(CCSDS)的标准，运用分包遥测和虚拟信道的概念异步复接成为一串行数据流，其输出数据速率可达8.448Mbps，每路串行输入数据最高速率可达7.2Mbps，1553口输入速率可达200Kbps，在不超过最高允许速率的条件下，对输入数据速率的变化有自适应性。

3、根据权利要求2所述的高速多路复接器实现方法，其特征在于，串行数据输入接口是采用外时钟驱动，经串/并转换由外时钟经8分频后得的脉冲自动将数据存入先进先出(FIF0)存储器中的缓存方式。

4、根据权利要求2所述的高速多路复接器实现方法，其特征在于，复接器设一MIL-STD-1553B总线数据接口，由专用接口芯片接收经1553B总线输入的数据，并在接口芯片中缓存输入的数据，当输入的数据恰好构成一个数据包时，再由CPU控制将正个数据包移到由FIF0存储器构成的缓存器中。

5、根据权利要求2所述的高速多路复接器实现方法，其特征在于，其输出处理电路完全由硬件逻辑电路完成同步码产生、伪随机码产生、伪随机码与虚拟信道数据单元(VCDU)的数据逐位异或运算、以及同步码数流与VCDU数据的切换。

6、根据权利要求2或4所述的高速多路复接器实现方法，其特征在于，其伪随机码的产生是采用一个8位的移位寄存器经适当反馈电路构成，其状态的初始化是利用切换其串行输入端实现，在同步码输出期间将移位寄存器的串行输入端置高电平，经时钟脉冲将移位寄存器全部置＂1＂，从而实现初始化。

7、根据权利要求2所述的高速多路复接器实现方法，其特征在于，其复接过程的控制是采用硬件产生的控制脉冲与用微机软件程序相结合的方式，硬件脉冲与软件控制之间严格的时序配合是通过由硬件在适当时刻产生脉冲引起CPU中断，从而启动中断服务程序而实现的。

8、根据权利要求2或6所述的高速多路复接器实现方法，其特征在于，八种时序要求非常准确的复杂的控制信号，是利用PROM预先将其波型存储起来，然后用内部时钟驱动同步计数器，产生PROM的地址从而将所存的控制波型的信号自动连续输出而实现的。

9、根据权利要求2所述的高速多路复接器实现方法，其特征在于，输入数据存储器的容量选用VCDU长度的4倍，其巧妙的控制策略是利用CPU通过检查每个缓存器的半满信号，从而决定下次应释放哪个缓存器的数据，并制作该信道的导头数据存入导头数据缓存器而实现的，每次从缓存器读出的数据不大于缓存器容量的1/4，从而保证了既不会将缓存器读空引起输出数据中断也不会造成缓存器的溢出。