CN117650892A - 仲裁器puf结构及具有其的加密装置 - Google Patents
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Abstract
本发明涉及仲裁器PUF结构设计技术领域，具体提供了一种仲裁器PUF结构及具有其的加密装置，包括：混淆模块，混淆模块用于利用预设编码协议将外界激励信号转化为内部激励信号，内部激励信号与外界激励信号的位宽不同；开关延迟电路，开关延迟电路具有两条开关延迟路径，各开关延迟路径的信号输入端与混淆模块的信号输出端相连，开关延迟路径的信号输入端接收内部激励信号和脉冲信号；仲裁器，仲裁器与开关延迟电路相连，仲裁器用于接收开关延迟电路传导的脉冲信号，并确定脉冲信号经两条开关延迟路径抵达仲裁器的时延，仲裁器用于基于时延生成响应信号。本申请解决了现有技术中应用FPGA实现仲裁器PUF具有安全性较差的缺陷的问题。
Description
技术领域
本发明涉及仲裁器PUF结构设计技术领域，具体而言，涉及一种仲裁器PUF结构及具有其的加密装置。
背景技术
物理不可克隆函数（Physical Unclonable Function，PUF）作为一种新兴的信息安全技术，能够很好的确保传统加密算法如 AES、RSA 等在加解密过程中需要利用到的密钥的存储安全，而仲裁器PUF（Arbiter PUF）作为众多物理不可克隆函数中的一种，由于其结构简单、拥有丰富的“激励-响应”对（Challenge-Response Pairs）以及成本低等优点受到了人们广泛的关注。
在实际生产中，使用传统的方案，应用FPGA实现仲裁器PUF，会出现以下问题：
1、仲裁器PUF对电路的对称性要求非常高，如果电路存在明显不对称那么将导致结果均匀性下降，传统仲裁器PUF在FPGA上布线难以实现对称。
2、仲裁器PUF电路的总延时由各级单元的延时叠加而来，具有较强的线性，收集到足够多的激励响应对后，容易对其进行建模，很容易采用机器学习的方法进行攻击。
3、由于FPGA中难以实现延时电路的对称性，使得输出的响应具有偏置性，偏向于0或1，均匀性难以接近理想值50%。
针对现有技术中的上述问题，目前尚未提出有效的解决方案。
发明内容
本发明的主要目的在于提供一种仲裁器PUF结构及具有其的加密装置，以解决现有技术中应用FPGA实现仲裁器PUF具有安全性较差的缺陷的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种仲裁器PUF结构，包括：混淆模块，混淆模块用于利用预设编码协议将外界激励信号转化为内部激励信号，内部激励信号与外界激励信号的位宽不同；开关延迟电路，开关延迟电路具有两条开关延迟路径，各开关延迟路径的信号输入端与混淆模块的信号输出端相连，开关延迟路径的信号输入端接收内部激励信号和脉冲信号，各开关延迟路径均包括多个依次级联的开关延迟组件，各开关延迟组件包括多个依次级联的开关延迟单元，开关延迟单元为第一查找表单元；仲裁器，仲裁器与开关延迟电路的信号输出端相连，仲裁器用于接收开关延迟电路传导的脉冲信号，并确定脉冲信号经两条开关延迟路径抵达仲裁器的时延，仲裁器用于基于时延生成响应信号，其中，脉冲信号的传导路径由内部激励信号确定。
进一步地，仲裁器PUF结构还包括：偏置延时调整模块，偏置延时调整模块设置于开关延迟电路与仲裁器之间，偏置延时调整模块用于调整由于两条开关延迟路径结构不对称引起的延时偏差，延时偏差用于表征多次工作中经两条开关延迟路径的脉冲信号通过竞争抵达仲裁器所需的时间差异。
进一步地，偏置延时调整模块包括调整电路，调整电路包括两条调整支路，两条调整支路的信号输入端与两条开关延迟路径的信号输出端对应相连，两条调整支路的信号输出端均与仲裁器连接。
进一步地，调整支路中包括多个依次级联的信号单元，信号单元包括第二查找表单元以及与第二查找表单元对应的选择器。
进一步地，第二查找表单元为一输入的查找表单元。
进一步地，各开关延迟路径均包括四个依次级联的开关延迟组件，各开关延迟组件包括四个依次级联的开关延迟单元。
进一步地，第一查找表单元为六输入的查找表单元。
进一步地，内部激励信号为八十比特激励信号，外界激励信号为六十四比特激励信号。
进一步地，预设编码协议为8B/10B编码协议。
根据本发明的另一方面，提供了一种加密装置，包括仲裁器PUF结构，仲裁器PUF结构为上述的仲裁器PUF结构。
应用本发明的技术方案，通过混淆模块将外界激励信号转化为内部激励信号，决定脉冲信号通过特定结构的开关延迟电路抵达仲裁器，显著地增加了仲裁器PUF的非线性，能够更好地抵抗机器学习攻击。采用本申请的技术方案，有效地解决了现有技术中的应用FPGA实现仲裁器PUF具有安全性较差的缺陷的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了现有技术中的仲裁器PUF的结构示意图；
图2示出了现有技术中基于FPGA实现仲裁器PUF的原理示意图；
图3示出了现有技术中基于FPGA实现仲裁器PUF的原理示意图；
图4示出了根据本发明的仲裁器PUF结构的实施例的结构示意图；
图5示出了根据本发明的查找表单元的第一实施例的内部结构示意图；
图6示出了根据本发明的查找表单元的第二实施例的内部结构示意图；
图7示出了根据本发明的采用8B/10B编码协议在编码转化前后的对应关系示意图。
其中，上述附图包括以下附图标记：
1、混淆模块；2、开关延迟电路；3、开关延迟组件；4、开关延迟单元；5、仲裁器；6、调整电路。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请的实施方式例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，有可能扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
PUF:（Physical Unclonable Function，物理不可克隆函数）物理不可克隆函数利用内在的物理构造来对其进行唯一性标识，输入任意激励都会输出一个唯一且不可预测的响应。作为一种新的硬件安全原语，物理不可克隆函数是一种依赖芯片特征的硬件函数实现电路，具有唯一性和随机性，通过提取芯片制造过程中必然引入的工艺参数偏差，实现激励信号与响应信号唯一对应的函数功能。
FPGA:（Field Programmable Gate Array， 现场可编程门阵列）FPGA是在PAL （可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。
ASIC：（Application Specific Integrated Circuit，专用集成电路）专用集成电路是为特定用户或特定电子系统制作的集成电路。数字集成电路的通用性和大批量生产，使电子产品成本大幅度下降，推进了计算机通信和电子产品的普及，但同时也产生了通用与专用的矛盾，以及系统设计与电路制作脱节的问题。同时，集成电路规模越大，组建系统时就越难以针对特殊要求加以改变。为解决这些问题，就出现了以用户参加设计为特征的专用集成电路，它能实现整机系统的优化设计，性能优越，保密性强。
Slice（微片）：Xilinx（赛灵思）的7系列FPGA的slice（微片）包含4个部分：
（1）逻辑功能产生器，也就是查找表LUT，1个slice里包含4个6输入的查找表。
（2）存储单元，也就是常说的触发器，1个slice里包含8个触发器。每4个触发器为一组，可配置成D触发器或锁存器。
（3）多路复用器，也就是1位宽的数据选择器MUX，数量非常多，足够使用。
（4）进位逻辑，它与本列的上下slice的进位逻辑相连，实现数据运算时的进位操作。
因此，大量的slice相结合，再加上全局时钟就能实现复杂的数字功能。另外，FPGA里的slice有2种，一种被称为sliceL，另一种被称为sliceM，有的CLB由2个sliceL构成，有的则是由1个sliceL和一个sliceM构成。
PDL：（Programmable Delays Line, 可编程延迟线）可以根据需要，设置必要的参数，来调整光、电等信号传输延时的信号传输线。
MUX：（Multiplexer，多路选择器）是一种电子器件，用于将多个输入信号选择并转换成一个输出信号。它是数字电路中的重要组成部分，常用于数据传输、信号选择、地址编码等应用中。
如图1示出了现有技术中的仲裁器PUF的结构示意图。仲裁器PUF由n个级联路径选择器和一个末端的仲裁器构成。输入信号从同一个公共的输入端开始，分为上下两路传递到仲裁器，仲裁器根据信号到达的先后顺序来确定输出响应r。传输过程的延时由各级路径选择器和导线决定，仲裁器PUF的激励输入信号c作为路径选择的选择输入，在不同的激励输入下信号将沿着不同的路径传输到末端，虽然两条路径经过的电路结构相同，但由于器件级的工艺差异，导致最终的累积的延时结果不同，且是不可预测的。由于输入位宽为n位，电路共可以输出2的n次方比特的结果。
仲裁器 PUF利用对称路径的传输延时的不同产生响应，因此对于对称路径的要求十分严格，在现场可编程门阵列（Field Programmable Gate Array，FPGA）上实现仲裁器PUF 往往会受到 FPGA 内部布线的影响，不如在专用集成电路（Application SpecificIntegrated Circuit，ASIC）中做到信号路径的完全对称，因此最终产生的响应带有偏置。
结合图4至图7所示，根据本申请的具体实施例，提供了一种仲裁器PUF结构。
仲裁器PUF结构包括：混淆模块1、开关延迟电路2、仲裁器5。混淆模块1用于利用预设编码协议将外界激励信号转化为内部激励信号，内部激励信号与外界激励信号的位宽不同；开关延迟电路2具有两条开关延迟路径，各开关延迟路径的信号输入端与混淆模块1的信号输出端相连，开关延迟路径的信号输入端接收内部激励信号和脉冲信号，各开关延迟路径均包括多个依次级联的开关延迟组件3，各开关延迟组件3包括多个依次级联的开关延迟单元4，开关延迟单元4为第一查找表单元；仲裁器5与开关延迟电路2的信号输出端相连，仲裁器5用于接收开关延迟电路2传导的脉冲信号，并确定脉冲信号经两条开关延迟路径抵达仲裁器5的时延，仲裁器5用于基于时延生成响应信号，其中，脉冲信号的传导路径由内部激励信号确定。
应用本发明的技术方案，通过混淆模块1将外界激励信号转化为内部激励信号，决定脉冲信号通过特定结构的开关延迟电路2抵达仲裁器5，显著地增加了仲裁器PUF的非线性，能够更好地抵抗机器学习攻击。采用本申请的技术方案，有效地解决了现有技术中的应用FPGA实现仲裁器PUF具有安全性较差的缺陷的问题。
第一查找表单元中的“第一”仅表示与下文第二查找表单元的编号不同，其即为查找表单元LUT（Look-up Table，LUT），查找表LUT是FPGA能够实现各种组合逻辑的基本单元。FPGA 中没有门电路，只能利用查找表LUT实现逻辑功能。
仲裁器PUF（Arbiter PUF）是线性结构。如果对输入激励进行一定程度的穷举，收集响应信号，可以实现对电路延迟组件的重要参数的拟合，进而将物理不可克隆的结构特性以数学模型的方式进行表示。利用混淆模块1将外界激励信号转化为内部激励信号，显著地增加了仲裁器PUF的非线性，提高了攻击者建立数学模型的难度。
如图2和图3均示出了现有技术中基于FPGA实现仲裁器PUF的原理示意图；传统的方案，使用FPGA中实现仲裁器PUF，通常会经过以下操作：
1、将LUT配置成一个MUX（Multiplexer，多路选择器）；
2、由于强PUF的激励相对较多，将LUT配置成MUX会大大增加FPGA中Slice的资源消耗。因此，引入可编程延迟线（Programmable Delays Line, PDL）的概念，将四个输入等于输出的六输入LUT配置成PDL；
3、每一个LUT的IO端口都连接在一起作为脉冲信号输入端，然后将PDL两两分为一组，每一组的PDL的两个输出作为一个2-1 MUX的两个输入；
4、最后将两个2-1 MUX的输出，连接到最后一个2-1MUX的两个输入端，构成一个SLICE PDL模块。
采用传统方案，仲裁器结果唯一性较低，且安全性较低。
图4示出了根据本发明的仲裁器PUF结构的实施例的结构示意图；本方案提供了一种新型的PUF结构，采用的延时电路的开关组件由四个六输入LUT（查找表单元）级联组成，并增加了激励混淆模块。“级联”指的是多个元素中相邻的两个元素的数据输入端和数据输出端依次连接。
以下对查找表单元进行介绍：如图5和图6所示，LUT（查找表）位于FPGA中Slice（微片）内部，它是由一组SRAM单元组成的，由于SRAM存储值的不同，LUT可以实现不同的功能。通过SRAM存储，可以使LUT实现任何n输入的逻辑功能函数表达式。当SRAM值配置成10101010时，LUT可以被视为一个输出等于输入的缓冲器，即将LUT作为一个延迟单元，如图所示为3输入LUT，输入为I1、I2、I3，输出为O。当输入I2，I3为10时，输入到输出的传播路径为图5中粗实线箭头路径，当输入I2，I3为01时，输入到输出的传播路径为图5中虚线箭头路径，可以观察到I2、I3决定输入I1到输出O的传输路径，而不会影响输出的结果。当传输路径不同时，输入到输出的延迟不同，I2、I3决定输入到输出的延迟。3输入LUT，一共有四种不同传播路径分别是{I2，I3}={0，0}、{0，1}、{1，0}、{1，1}时。
在Xilinx Artix7、Spartan6（均为不同型号的开发板）等开发板中是采用的6输入的LUT，即由I1、I2、I3、I4、I5决定输入I0到输出O的传播路径，一共有32种不同的传播路径。所以将一个6输入LUT作为PUF的开关延迟组件，可以有5bit输入作为激励信号，影响着输入到输出的延迟。
Xilinx Artix7内部Slice结构包括四个六输入LUT。LUT1的输入作为PUF的外部输入信号，LUT4的输出作为该开关延迟组件的输出信号，将LUT2的输出连接LUT3的输入，同样地，LUT3和LUT4进行首尾相连，即形成四个级联的6输入LUT，将其整体作为一个开关延迟组件，一个六输入LUT为5bit激励信号，四个级联的六输入LUT具有20bit激励信号。将四个开关延迟组件级联形成开关延迟路径，可以设计出80bit激励信号的仲裁器PUF。
以下对四个六输入LUT的级联进行介绍：每一个LUT配置成输入等于输出的Buffer（缓冲器），将LUT的输出连接到下一个LUT的输入，四个六输入LUT（也即开关延迟单元4）进行级联，即可构成一个激励为20bit的开关组件结构（也即开关延迟组件3）。若生成64bit的激励响应对，需要四个开关组件结构级联。
上述实施例介绍了开关延迟电路基于FPGA的实现，以下对混淆模块进行介绍：
仲裁器PUF具有很强的线性特性，很容易受到机器学习攻击。为了提高仲裁器PUF的抗建模攻击能力，可以使用结合8b10b协议来混淆激励，提高仲裁器PUF的非线性。当将4个级联的LUT作为开关延迟组件时，开关延迟电路的输入激励为80bit，实现64bit激励响应对的仲裁器PUF，需要将64bit激励转换成80bit内部激励。仲裁器PUF的响应取决于混淆后的内部激励和PUF本身结构，而不仅仅取决于原始激励。攻击者很难访问中间激励，即使攻击者获得原始激励和相应的响应，利用激励响应对进行模型攻击也是非常困难的，因为这里的激励响应对组成的训练集并不能真实的反应仲裁器PUF的物理结构。
图7示出了根据本发明的采用8B/10B编码协议在编码转化前后的对应关系示意图。8B/10B协议是在实现直流均衡时常用到的一种编码方式，可以将8位数据编码成10位数据，使得编码后的二进制数据流中的1和0数量基本保持一致。如图所示，将输入8位数据的低5bit通过5B/6B转变成6bit数据作为输出10bit数据的高6bit，将输入8位数据的高3bit通过3B/4B转变成4bit数据作为输出10bit数据的低4bit。5B/B和3B/4B有着其对应的编码映射关系表，RD信号是对编码后数据0和1占比的一个统计，如果1的个数大于0，则RD取正，如果0的个数大于1，则RD取负，在8B/10B协议中，RD初始值为负。5B/B和3B/4B的编码根据RD的正负有着不同的映射关系。然而PUF的输入激励信号不需要0和1均匀分配，为了保证PUF的可靠性和唯一性不受混淆模块的影响，需要确定下RD的正负值，可以使其一直为正或负，使输入数据和输出数据仅进行一对一的映射关系。
混淆模块借鉴于8B/10B编码技术思想，将输入64bit激励信号转换成80bit，发送给延时电路。相对于现有技术在牺牲了一个SLICE单元的情况下，大大增加了仲裁器PUF的非线性，能够更好的抗机器学习攻击。
进一步地，仲裁器PUF结构还包括：偏置延时调整模块。偏置延时调整模块设置于开关延迟电路2与仲裁器5之间，偏置延时调整模块用于调整由于两条开关延迟路径结构不对称引起的延时偏差，延时偏差用于表征多次工作中经两条开关延迟路径的脉冲信号通过竞争抵达仲裁器5所需的时间差异。
从数据统计学维度来看，由于利用FPGA实现仲裁器PUF不能开关延迟路径结构严格对称，因此在同一脉冲信号的多次路径传导中，出现0和1的概率可能不是均分。也即是说，如果定义同一脉冲信号沿着开关延迟路径A早于该脉冲信号沿着开关延迟路径B抵达仲裁器时得到1，反之定义同一脉冲信号沿着开关延迟路径B早于该脉冲信号沿着开关延迟路径A抵达仲裁器时得到0，那么如果0和1的理想概率分布应该是1/2和1/2。但是由于开关延迟路径结构不对称导致路径的偏置，就可能使得某一种结构出现的概率偏大。利用偏置延时调整模块调整这种概率偏差使其接近理想概率分布。“接近”的程度可以通过允许的误差精度来表征。其中，输入激励决定脉冲信号抵达仲裁器的不同传播路径。
仲裁器PUF是根据上下两条开关延迟路径的延迟的不同生成的响应，对开关延迟路径的对称性要求极为严格。当路径不够对称时，生成的响应则不是由激励信号的不同引起的延迟差生成的，而是由于结构不对称引起的延迟差生成的，使得响应具有明显的偏置性，更偏向于0或者1。所以在FPGA中实现仲裁器PUF需要对延迟路径的开关组件内部以及开关组件之间的进行手动布局布线，并对布线进行锁定，然而由于仲裁器无法布局在两条延迟路径的对称中心，使得两条路径无法实现完全对称。
因此在开关延迟路径和仲裁器之间加入调整电路，调整电路结构由一个选择器和一个一输入LUT组成。一输入LUT实现输出等于输入的buffer，连接到选择器的输入1端，选择器的sel信号作为调整信号。上下两信号通路的输入分开控制，根据需要给上下两路输入不同的值。设置阈值后，通过收集响应判断0和1的占比是否接近50%，当0和1占比超过阈值时，表明延迟路径有偏置性，需要进行电路调整，通过改变调整值来减小上下两条路径的延迟差，实现延迟校准，最终使PUF的响应中具有良好的0、1分布。
由于在FPGA设计中，精确布局布线往往难以实现，使得响应有偏置性，增加调整电路，通过对上下路径插buffer的方法，收集响应对延时路径进行在线校准，对上级路径和下级路径延时进行调整，直到输出响应0和1占比接近50%，固定调整值。
如图4所示，偏置延时调整模块包括调整电路6。调整电路6包括两条调整支路。两条调整支路的信号输入端与两条开关延迟路径的信号输出端对应相连。两条调整支路的信号输出端均与仲裁器5连接。
进一步地，调整支路中包括多个依次级联的信号单元。信号单元包括第二查找表单元以及与第二查找表单元对应的选择器。如图4中示出了第二查找表单元为多个。
进一步地，第二查找表单元为一输入的查找表单元。如何将FPGA中的LUT配置为一输入的查找表单元已在上述实施例记录。
进一步地，各开关延迟路径均包括四个依次级联的开关延迟组件3。各开关延迟组件3包括四个依次级联的开关延迟单元4。
进一步地，第一查找表单元为六输入的查找表单元。
进一步地，内部激励信号为八十比特激励信号，外界激励信号为六十四比特激励信号。仲裁器最后输出响应信号为一比特。
进一步地，预设编码协议为8B/10B编码协议。
采用上述实施例的技术方案，得到了一种新型的仲裁器PUF结构，对其进行性能验证和分析，可以从可靠性、唯一性、均匀性三个方面进行。
对新型的仲裁器PUF结构评价唯一性（独特性）：
片间汉明距离对不同PUF输入某一激励，得到的两个响应的数字序列中不相同的比特位数之和称为片间汉明距离（），表达式：/>。
PUF提取芯片制造过程中随机工艺偏差，因此当对同一结构的多个PUF 芯片给出相同的激励时，输出的响应不同，而且差异较大。唯一性表征不同设备所生成的 ID 之间的差异化程度。由于唯一性是设备间性能，在测试时应考虑所有可能的设备之间的组合。对已有的同种结构的k个不同PUF个体来说，进行唯一性测试时，应当使用同一个激励作为每个PUF的输入，设响应的序列长度为，则唯一性的公式如下∶。
其中和/>分别表示第/>个和第/>个PUF设备生成的响应值。PUF的唯一性理想值应接近50%，表示不同设备间的响应差异化最大。唯一性的公式所计算的其实是不同的PUF设备所产生的响应之间的平均汉明距离。这里可以换一种方法去理解，假设PUF 设备的响应为64bit，两个PUF设备/>，/>的响应/>与/>之间的汉明距离若为1，则表示只有一个比特发生跳变。那么由设备/>经过64次假设猜测后必然能推导出/>，这一过程在计算机中可以很快完成，表示PUF设备之间差异性小，安全性低。理想情况下/>与/>之间有32位相同32位不同，这样的组合数量最多导致猜测次数最多，理论上来说安全性最高。
本实验在相同的环境条件和相同的激励（64位）集下，建立在4个不同的FPGA中，每次施加100000个激励。采集PUF的响应信号分析结果得到唯一性为49.36%。
对新型的仲裁器PUF结构评价可靠性（稳定性）：
片内汉明距离（）是指对同一PUF两次输入某一激励，得到的两响应的数字序列中所产生跳变的比特位数量。表达式：/>。
PUF的可靠性测试是在变化的环境条件下，使用相同的激励对同一PUF进行测试，收集响应后与理想环境中的响应值进行比并计算片内汉明距离，从而得到可靠性优劣。芯片的工作环境变化一般包括外界温度波动、工作电压变化、电磁干扰等。因此在对 PUF 进行可靠性测试时也一般从这三个方面展开∶测量PUF在不同环境温度下的响应。温度范围一般是从-40℃到+80℃，在更加严格的应用标准下，测量温度甚至高达125℃；测量PUF在不同工作电压下的响应；将PUF 芯片置于不同强度的电磁场中测量 PUF 响应等。可靠性公式如下：。
其中表示响应的序列长度；/>表示常温、恒定工作电压下的响应；/>表示在测试条件为/>时的响应；/>表示测试组数。例如∶在0—70℃下对PUF进行可靠性测试，如果温度变化梯度为10℃，则需要进行7次测试，即/>=7，然后在0—70℃范围内，每10℃输入同一激励并对PUF的响应进行一次提取。然后将数据代入公式进行计算。PUF可靠性的理想值为100%，表示在不同测试条件下，PUF响应值稳定性好，响应序列中没有出现比特跳变。
本实验在4块FPGA上进行对可靠性的测试，每次施加100000个激励。采集PUF的响应信号分析结果得到可靠性97.52%。
对新型的仲裁器PUF结构评价均匀性：
评价PUF响应的均匀性，则要计算响应中“0”和“1”的比例，通过计算结果判断响应是否均匀分布。在统计学意义上讲，对于同一个PUF的每一个响应而言，这个比例必须是50%。表达式：。
其中l为PUF应答的位数。
本实验通过对PUF施加各不相同的10000个随机激励，统计得到的响应中0与1的占比情况得到，1的概率更集中在0.4893左右。
对新型的仲裁器PUF结构评价电路开销情况：
延时电路采用四个级联的LUT作为单个开关延迟组件，每条路径将4个开关延迟组件级联，每一个开关延迟组件所占的资源为1个SLICE，每条路径消耗SLICE资源为4个SLICE，上下两条路径总计消耗的SLICE资源为8个。
调整电路采用一个LUT和选择器作为调整电路组件，每两个组件占用一个SLICE，所以每条路径在30位调整值的情况下，消耗15个SLICE资源，上下两条路径总计消耗的SLICE资源为30个。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
1. 利用混淆模块将输入64bit混淆成80bit的输出，再结合四个六输入的可编程延迟线级联的方式作为开关组件实现开关延迟电路；
2. 延迟在线校准模块利用LUT配置成Buffer，收集响应判断PUF均匀性，通过加buffer的方式调整路径延迟，使得PUF均匀性接近50%。
具体的，PUF本身即物理不可克隆函数，即使电路结构一样也无法实现两个完全相同的PUF。对于调整电路和混淆模块，可以靠设计思想设计不同结构，相应的性质也会发生改变。
上述实施例中的仲裁器PUF结构还可以用于加密装置技术领域，即根据本发明的另一方面，提供了一种加密装置，包括仲裁器PUF结构，所述仲裁器PUF结构为上述的仲裁器PUF结构。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述作出相应解释。
除上述以外，还需要说明的是在本说明书中所谈到的“一个实施例”、“另一个实施例”、“实施例”等，指的是结合该实施例描述的具体特征、结构或者特点包括在本申请概括性描述的至少一个实施例中。在说明书中多个地方出现同种表述不是一定指的是同一个实施例。进一步来说，结合任一实施例描述一个具体特征、结构或者特点时，所要主张的是结合其他实施例来实现这种特征、结构或者特点也落在本发明的范围内。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种仲裁器PUF结构，其特征在于，包括：
混淆模块（1），所述混淆模块（1）用于利用预设编码协议将外界激励信号转化为内部激励信号，所述内部激励信号与所述外界激励信号的位宽不同；
开关延迟电路（2），所述开关延迟电路（2）具有两条开关延迟路径，各所述开关延迟路径的信号输入端与所述混淆模块（1）的信号输出端相连，所述开关延迟路径的信号输入端接收所述内部激励信号和脉冲信号，各所述开关延迟路径均包括多个依次级联的开关延迟组件（3），各所述开关延迟组件（3）包括多个依次级联的开关延迟单元（4），所述开关延迟单元（4）为第一查找表单元；
仲裁器（5），所述仲裁器（5）与所述开关延迟电路（2）的信号输出端相连，所述仲裁器（5）用于接收所述开关延迟电路（2）传导的所述脉冲信号，并确定所述脉冲信号经两条所述开关延迟路径抵达所述仲裁器（5）的时延，所述仲裁器（5）用于基于所述时延生成响应信号，其中，所述脉冲信号的传导路径由所述内部激励信号确定。
2.根据权利要求1所述的仲裁器PUF结构，其特征在于，所述仲裁器PUF结构还包括：
偏置延时调整模块，所述偏置延时调整模块设置于所述开关延迟电路（2）与所述仲裁器（5）之间，所述偏置延时调整模块用于调整由于两条所述开关延迟路径结构不对称引起的延时偏差，所述延时偏差用于表征多次工作中经两条所述开关延迟路径的所述脉冲信号通过竞争抵达所述仲裁器（5）所需的时间差异。
3.根据权利要求2所述的仲裁器PUF结构，其特征在于，所述偏置延时调整模块包括调整电路（6），所述调整电路（6）包括两条调整支路，两条所述调整支路的信号输入端与两条所述开关延迟路径的信号输出端对应相连，两条所述调整支路的信号输出端均与所述仲裁器（5）连接。
4.根据权利要求3所述的仲裁器PUF结构，其特征在于，所述调整支路中包括多个依次级联的信号单元，所述信号单元包括第二查找表单元以及与所述第二查找表单元对应的选择器。
5.根据权利要求4所述的仲裁器PUF结构，其特征在于，第二查找表单元为一输入的查找表单元。
6.根据权利要求1所述的仲裁器PUF结构，其特征在于，各所述开关延迟路径均包括四个依次级联的所述开关延迟组件（3），各所述开关延迟组件（3）包括四个依次级联的所述开关延迟单元（4）。
7.根据权利要求1所述的仲裁器PUF结构，其特征在于，所述第一查找表单元为六输入的查找表单元。
8.根据权利要求1所述的仲裁器PUF结构，其特征在于，所述内部激励信号为八十比特激励信号，所述外界激励信号为六十四比特激励信号。
9.根据权利要求1所述的仲裁器PUF结构，其特征在于，所述预设编码协议为8B/10B编码协议。
10.一种加密装置，包括仲裁器PUF结构，其特征在于，所述仲裁器PUF结构为权利要求1至9中任一项所述的仲裁器PUF结构。
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