CN117650802B - 一种毫米波收发多功能芯片电路 - Google Patents

Abstract

本发明公开了一种毫米波收发多功能芯片电路，包括功率放大电路模块、低噪声放大电路模块、通道选择开关电路模块以及8个对外端口，其中第一控制端口和第二控制端口用于使通道选择开关电路模块工作在发射支路或接收支路，通道选择开关电路模块工作在发射支路的情况下，接收链路供电端口关闭，发射链路栅极供电端口和发射链路漏极供电端口供电，使功率放大电路模块处于放大状态；通道选择开关电路模块工作在接收支路的情况下，发射链路栅极供电端口和发射链路漏极供电端口关闭，接收链路供电端口供电，使低噪声放大电路模块处于放大状态。本发明可以有效地提高T/R组件的集成度，促进T/R组件的低成本、小型化和轻量化。

Description

一种毫米波收发多功能芯片电路

技术领域

本发明涉及微波毫米波芯片电路领域，具体涉及一种毫米波收发多功能芯片电路。

背景技术

目前毫米波收发前端芯片多采用单功能芯片电路设计，例如单功能的毫米波功率放大器芯片、低噪声放大器芯片和通道选择开关电路芯片等。作为现有技术技术，CN206498394U公开了一种基于毫米波功率放大器的发射芯片，CN109687885B公开了一种接收器、低噪声放大器以及无线通信装置。采用这种技术设计的芯片存在的不足之处在于电路集成度低，不利于T/R组件小型化、轻量化设计，不利于降低组件成本，而且由于芯片数量较多，需要的金丝互连也随之增加，降低了组件电性能，增加了装配工艺的难度。

发明内容

本发明的目的是提供一种毫米波收发多功能芯片电路，可以有效地提高T/R组件的集成度，促进T/R组件的低成本、小型化和轻量化，提高组件的电性能，降低装配工艺的难度。

为了实现上述目的，本发明的一个方面提供一种毫米波收发多功能芯片电路，包括功率放大电路模块、低噪声放大电路模块、通道选择开关电路模块以及8个对外端口，

所述8个对外端口分别为：公共端口，作为发射链路的信号输入端口和接收链路的信号输出端口，发射链路信号输出端口，发射链路栅极供电端口，发射链路漏极供电端口，接收链路信号输入端口，接收链路供电端口，第一控制端口和第二控制端口；

发射链路栅极供电端口用于为功率放大电路模块的栅极供电，发射链路漏极供电端口用于为功率放大电路模块的漏极供电，功率放大电路模块的输入端口与通道选择开关电路模块的发射支路相连，输出端口为发射链路信号输出端口；

接收链路供电端口用于为低噪声放大电路模块供电，低噪声放大电路模块的输入端口与接收链路信号输入端口相连，输出端口与通道选择开关电路模块的接收支路相连；

第一控制端口和第二控制端口用于使通道选择开关电路模块工作在发射支路或接收支路，通道选择开关电路模块工作在发射支路的情况下，接收链路供电端口关闭，发射链路栅极供电端口和发射链路漏极供电端口供电，使功率放大电路模块处于放大状态；

通道选择开关电路模块工作在接收支路的情况下，发射链路栅极供电端口和发射链路漏极供电端口关闭，接收链路供电端口供电，使低噪声放大电路模块处于放大状态。

本发明上述方面的毫米波收发多功能芯片电路将T/R组件中的功率放大器、低噪声放大器和开关集成到同一颗芯片内，可以有效地提高T/R组件的集成度，促进T/R组件的低成本、小型化和轻量化，有助于提高组件的电性能。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的说明。

图1是本发明一种实施方式的毫米波收发多功能芯片电路的结构框图；

图2是本发明一种实施方式的毫米波收发多功能芯片电路的电路原理图；

图3是本发明一种实施方式的功率放大电路模块的结构框图。

具体实施方式

为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。

本发明的实施方式提供一种毫米波收发多功能芯片电路，图1是本发明一种实施方式的毫米波收发多功能芯片电路的结构框图。如图1所示，本发明实施方式的毫米波收发多功能芯片电路包括功率放大电路模块PA、低噪声放大电路模块LNA、通道选择开关电路模块SPDT和8个对外端口，所述8个对外端口分别为：公共端口COM，作为发射链路的信号输入端口和接收链路的信号输出端口，发射链路信号输出端口Tx，发射链路栅极供电端口VGT，发射链路漏极供电端口VDT，接收链路信号输入端口Rx，接收链路供电端口VDR，第一控制端口S1和第二控制端口S2。通过对第一控制端口S1和第二控制端口S2外加适当的电压，并配合适当的接收链路供电端口VDR、发射链路栅极供电端口VGT以及发射链路漏极供电端口VDT，本发明可以切换信号接收和发射的状态。

图2是本发明一种实施方式的毫米波收发多功能芯片电路的电路原理图。如图2所示，功率放大电路模块包括耗尽型的第一晶体管M1～第八晶体管M8、第一电容C1～第四十一电容C41、第一微带线L1～第四十三微带线L43、第一电阻R1～第十八电阻R18。发射链路栅极供电端口VGT为功率放大电路模块的栅极供电，发射链路漏极供电端口VDT为功率放大电路模块的漏极供电。功率放大电路模块的输入端口与通道选择开关电路模块相连，输出端口为发射链路信号输出端口Tx。发射链路栅极供电端口VGT通过与第三十七微带线L37、第二十九微带线L29和第十一微带线L11相连，为功率放大电路模块的第一晶体管M1～第八晶体管M8提供栅极电压，发射链路漏极供电端口VDT通过与第三微带线L3、第二十五微带线L25和第三十三微带线L33相连，为功率放大电路模块的第一晶体管M1～第八晶体管M8提供漏极电压。

低噪声放大电路模块包括耗尽型的第九晶体管M9～第十二晶体管M12、第四十二电容C42～第五十四电容C54、第四十四微带线L44～第六十微带线L60、第十九电阻R19～第二十五电阻R25。低噪声放大电路模块的供电端口为接收链路供电端口VDR，接收链路供电端口VDR与第五十微带线L50、第五十八微带线L58相连，并链接第二十四电阻R24，配合第二十三电阻R23和第二十五电阻R25，为第九晶体管M9～第十二晶体管M12提供合适的偏置电压，低噪声放大电路模块的输入端口与接收链路信号输入端口Rx相连，输出端口通过第六十一微带线L61与通道选择开关电路模块相连。

通道选择开关电路模块包括第十三晶体管M13～第十七晶体管M17、第五十五电容C55、第六十二微电线L62、第六十四微带线L64和第六十五微带线L65、第六十三电感L63，通道选择开关电路模块的公共端口与芯片电路的公共端口COM相接，通道选择开关电路模块由接收支路和发射支路组成，接收支路对外端口通过第六十一电感L61与低噪声放大电路模块的输出端口相连，发射支路对外端口通过第六十六电感L66与功率放大电路模块的输入端口相连。

本发明实施方式的毫米波收发多功能芯片电路的工作状态分为两个：发射状态和接收状态。通过在第一控制端口S1和第二控制端口S2外加适当的电压，使通道选择开关电路模块工作在发射支路，关闭接收链路供电端口VDR的供电，对发射链路栅极供电端口VGT和发射链路漏极供电端口VDT外加适当的偏置电压，使功率放大电路模块处于放大状态，此时本发明的芯片电路处于发射状态。

通过在第一控制端口S1和第二控制端口S2外加适当的电压，使通道选择开关电路模块工作在接收支路，关闭发射链路栅极供电端口VGT和发射链路漏极供电端口VDT，对接收链路供电端口VDR外加适当的偏置电压，使低噪声放大电路模块处于放大状态，此时本发明的芯片电路处于接收状态。

在一个实施例中，为了使功率放大电路模块在毫米波频段有足够的放大能力，采用三级放大结构，如图3所示，功率放大电路模块包括输入匹配网络、第一级放大电路、第一级间匹配网络、第二级放大电路、第二级间匹配网络、第三级放大电路、输出匹配网络，其中，第三级放大电路包括第一晶体管M1～第四晶体管M4，第二级放大电路包括第五晶体管M5和第六晶体管M6，第一级放大电路包括第七晶体管M7和第八晶体管M8。

所述输出匹配网络包括第一电容C1～第六电容C6、第一微带线L1～第十微带线L10、第一电阻R1～第三电阻R3。所述输出匹配网络能够使第一晶体管M1～第四晶体管M4均工作在高效率和高功率输出状态。该输出匹配网络具有功率合成和对第一晶体管M1～第四晶体管M4施加漏极馈电的作用，该输出匹配网络损耗极低，提高了功率放大电路的饱和输出功率和功率附加效率。该输出匹配网络将第一晶体管M1～第四晶体管M4放大后的信号进行功率合成，并传送到发射链路信号输出端口Tx将信号输出。

在所述输出匹配网络中，发射链路信号输出端口Tx与第一电容C1的第一端口连接，第一电容器C1的第二端口与第二电容C2的第一端口、第一微带线L1的第一端口及第二微带线L2的第一端口连接，第二电容C2的第二端口接地，第一微带线L1的第二端口与第三微带线L3的第一端口及第五微带线L5的第一端口相连，第三微带线L3的第二端口与第五电容C5的第一端口及端口VDT相连，第五电容C5的第二端口接地，第五微带线L5的第二端口与第三电容C3的第一端口、第七微带线L7的第一端口及第八微带线L8的第一端口相连，第三电容C3的第二端口接地，第七微带线L7的第二端口与第一晶体管M1的漏极及第一电阻R1的第一端口相连，第一晶体管M1的源极接地，第一电阻R1的第二端口与第二晶体管M2的漏极、第八微带线L8的第二端口及第二电阻R2的第一端口相连，第二晶体管M2的源极接地，第二微带线L2的第二端口与第四微带线L4的第一端口及第六微带线L6的第一端口相连，第四微带线L4的第二端口与第六电容C6的第一端口相连，第六电容C6的第二端口接地，第六微带线L6的第二端口与第四电容C4的第一端口、第九微带线L9的第一端口及第十微带线L10的第一端口相连，第四电容C4的第二端口接地，第九微带线L9的第二端口与第三晶体管M3的漏极、第二电阻R2的第二端口及第三电阻R3的第一端口相连，第三晶体管M3的源极接地，第三电阻R3的第二端口与第四晶体管M4的漏极及第十微带线L10的第二端口相连，第四晶体管M4的源极接地。

所述第二级间匹配网络包括第七电容C7～第二十二电容C22、第十一微带线L11～第二十八微带线L28、第四电阻R4～第十一电阻R11，所述第二级间匹配网络具有功分功能、对第一晶体管M1～第四晶体管M4施加栅极馈电的功能、对第五晶体管M5和第六晶体管M6施加漏极馈电的功能以及使功率放大电路模块稳定的功能。

在所述第二级间匹配网络中，第七电容C7的第一端口与第十一微带线L11的第一端口、第二十一电容C21的第一端口及第二十五微带线L25的第一端口相连，第七电容C7的第二端口接地，第二十一电容C21的第二端接地，第十一微带线L11的第二端口与第七电阻R7的第一端口、第十一电容C11的第一端口及第十五微带线L15的第一端口相连，第十一电容C11的第二端口与第一晶体管M1的栅极、第七电阻R7的第二端口及第四电阻R4的第一端口相连，第十五微带线L15的第二端口与第十五电容C15的第一端口及第十九微带线L19的第一端口相连，第十五电容C15的第二端口接地，第十九微带线L19的第二端口与第十九电容C19的第一端口及第二十微带线L20的第一端口相连，第十九电容C19的第二端口与第二十三微带线L23的第一端口相连，第二十三微带线L23的第二端口与第二十五微带线L25的第二端口及第二十七微带线L27的第一端口相连，第二十七微带线L27的第二端口与第五晶体管M5的漏极及第十一电阻R11的第一端口相连，第五晶体管M5的源极接地，第四电阻R4的第二端口与第二晶体管M2的栅极、第八电阻R8的第一端口、第十二电容C12的第一端口及第五电阻R5的第一端口相连，第八电阻R8的第二端口与第十二电容C12的第二端口、第十二微带线L12的第一端口及第十六微带线L16的第一端口相连，第十六微带线L16的第二端口与第二十微带线L20的第二端口及第十六电容C16的第一端口相连，第十六电容C16的第二端口接地，第十二微带线L12的第二端口与第八电容C8的第一端口、第九电容C9的第一端口及第十三微带线L13的第一端口相连，第八电容C8的第二端口接地，第九电容C9的第二端口接地。所述第十电容C10的第一端口与第十四微带线L14的第一端口、第二十二电容C22的第一端口及第二十六微带线L26的第一端口相连，第十电容C10的第二端口接地，第二十二电容C22第二端口接地，第十四微带线L14的第二端口与第十电阻R10的第一端口、第十四电容C14的第一端口及第十八微带线L18的第一端口相连，第十四电容C14的第二端口与第四晶体管M4的栅极、第十电阻R10的第二端口及第六电阻R6的第一端口相连，第十八微带线L18的第二端口与第十八电容C18的第一端口及第二十二微带线L22的第一端口相连，第十八电容C18的第二端口接地，第二十二微带线L22的第二端口与第二十电容C20的第一端口及第二十一微带线L21的第一端口相连，第二十电容C20的第二端口与第二十四微带线L24的第一端口相连，第二十四微带线L24的第二端口与第二十六微带线L26的第二端口及第二十八微带线L28的第一端口相连，第二十八微带线L28的第二端口与第六晶体管M6的漏极及第十一电阻R11的第二端口相连，第六晶体管M6的源极接地，第六电阻R6的第二端口与第三晶体管M3的栅极、第九电阻R9的第一端口、第十三电容C13的第一端口及第五电阻R5的第二端口相连，第九电阻R9的第二端口与第十三电容C13的第二端口、第十三微带线L13的第二端口及第十七微带线L17的第一端口相连，第十七微带线L17的第二端口与第二十一微带线L21的第二端口及第十七电容C17的第一端口相连，第十七电容C17的第二端口接地。

所述第一级间匹配网络包括第二十三电容C23～第三十二电容C32、第二十九微带线L29～第三十六微带线L36、第十二电阻R12～第十五电阻R15，通过该第一级间匹配网络分别将第七晶体管M7和第八晶体管M8放大输出的信号传递给第五晶体管M5和第六晶体管M6，该匹配网络具有对第五晶体管M5和第六晶体管M6施加栅极馈电的功能、对第七晶体管M7和第八晶体管M8施加漏极馈电的功能以及使功率放大电路稳定的功能。

在第一级间匹配网络中，第二十三电容C23的第一端口与第二十九微带线L29的第一端口相连，第二十三电容C23的第二端口接地，第二十九微带线L29的第二端口与第十三电阻R13的第一端口、第二十五电容C25的第一端口及第三十一微带线L31的第一端口相连，第十三电阻R13的第二端口与第五晶体管M5的栅极、第二十五电容C25的第二端口及第十二电阻R12的第一端口相连，第三十一微带线L31的第二端口与第二十七电容C27的第一端口及第二十九电容C29的第一端口相连，第二十七电容C27的第二端口接地，第二十九电容C29的第二端口与第三十三微带线L33的第一端口及第三十五微带线L35的第一端口相连，第三十三微带线L33的第二端口与第三十一电容C31的第一端口相连，第三十一电容C31的第二端口接地，第三十五微带线L35的第二端口与第七晶体管M7的漏极及第十五电阻R15的第一端口相连，第七晶体管M7的源极接地。第二十四电容C24的第一端口与第三十微带线L30的第一端口相连，第二十四电容C24的第二端口接地，第三十微带线L30的第二端口与第十四电阻R14的第一端口、第二十六电容C26的第一端口及第三十二微带线L32的第一端口相连，第十四电阻R14的第二端口与第六晶体管M6的栅极、第二十六电容C26的第二端口及第十二电阻R12的第二端口相连，第三十二微带线L32的第二端口与第二十八电容C28的第一端口及第三十电容C30的第一端口相连，第二十八电容C28的第二端口接地，第三十电容C30的第二端口与第三十四微带线L34的第一端口及第三十六微带线L36的第一端口相连，第三十四微带线L34的第二端口与第三十二电容C32的第一端口相连，第三十二电容C32的第二端口接地，第三十六微带线L36的第二端口与第八晶体管M8的漏极及第十五电阻R15的第二端口相连，第八晶体管M8的源极接地。

所述输入匹配网络包括第三十三电容C33～第四十一电容C41、第三十七微带线L37～第四十三微带线L43、第十六电阻R16～第十八电阻R18，所述输入匹配网络将从通道选择开关电路模块传输到功率放大电路模块输入端口的信号分配传输给第七晶体管M7和第八晶体管M8，该输入匹配网络具有对第七晶体管M7和第八晶体管M8施加栅极馈电的功能以及使功率放大电路模块稳定的功能，此外输入匹配网络使功率放大电路模块与通道选择开关电路模块的发射支路得到良好的阻抗匹配。

在所述输入匹配网络中，所述第三十三电容C33的第一端口与第三十七微带线L37的第一端口及功率放大器栅极加电端口VGT相连，第三十三电容C33的第二端口接地，第三十七微带线L37的第二端口与第三十五电容C35的第一端口与第十七电阻R17的第一端口、第三十七电容C37的第一端口及第三十九微带线L39的第一端口相连，第三十七电容C37的第二端口接地，第十七电阻R17的第二端口与第七晶体管M7的栅极、第三十五电容C35的第二端口及第十六电阻R16的第一端口相连，第三十九微带线L39的第二端口与第三十九电容C39的第一端口相连，第三十九电容C39的第二端口与第四十二微带线L42的第一端口相连，第四十二微带线L42的第二端口与第四十一微带线L41的第一端口、第四十三微带线L43的第一端口及第四十一电容C41的第一端口相连，第四十一微带线L41的第二端口接地。第三十四电容C34的第一端口与第三十八微带线L38的第一端口相连，第三十四电容C34的第二端口接地，第三十八微带线L38的第二端口与第三十六电容C36的第一端口与第十八电阻R18的第一端口、第三十八电容C38的第一端口及第四十微带线L40的第一端口相连，第三十八电容C38的第二端口接地，第十八电阻R18的第二端口与第八晶体管M8的栅极、第三十六电容C36的第二端口及第十六电阻R16的第二端口相连，第四十微带线L40的第二端口与第四十电容C40的第一端口相连，第四十电容C40的第二端口与第四十三微带线L43的第二端口相连。

低噪声放大电路模块包括第九晶体管M9～第十二晶体管M12、第四十二电容C42～第五十五电容C55、第四十四微带线L44～第六十一微带线L61、第十九电阻R19～第二十五电阻R25。

其中，收发芯片接收端口Rx与第四十二电容C42的第一端口相连，第四十二电容C42的第二端口与第四十四微带线L44的第一端口及第九晶体管M9栅极相连，第四十四微带线L44的第二端口接地，第九晶体管M9的源极与第四十五微带线L45的第一端口相连，第四十五微带线L45的第二端口与第四十三电容C43的第一端口、第十九电阻R19的第一端口相连，第四十三电容C43的第二端口与第十九电阻R19的第二端口相连并接地。第九晶体管M9的漏极与第四十六微带线L46的第一端口相连，第四十六微带线L46的第二端口与第四十四电容C44的第一端口及第四十七微带线L47的第一端口相连，第四十四电容C44的第二端口与第十晶体管M10的栅极及第二十电阻R20的第一端口相连，第二十电阻R20的第二端口与第四十六电容C46的第一端口、第二十五电阻R25的第一端口、第五十微带线L50的第一端口、第四十七电容C47的第一端口、第二十四电阻R24的第一端口第二十二电阻R22的第一端口、第五十一电容C51的第一端口、第五十八微带线L58的第一端口、第五十三电容C53的第一端口及接收链路供电端口VDR相连，第四十六电容C46的第二端口与第十晶体管M10的漏极及第四十九微带线L49的第一端口相连，第十晶体管M10的源极与第四十八微带线L48的第一端口相连，第四十八微带线L48的第二端口与第四十七微带线L47的第二端口及第四十五电容C45的第一端口相连，第四十五电容C45的第二端口接地。第四十九微带线L49的第二端口与第五十微带线L50的第二端口及第五十一微带线L51的第一端口相连，第四十七电容C47的第二端口接地。第五十一微带线L51的第二端口与第四十八电容C48的第一端口相连，第四十八电容C48的第二端口与第五十二微带线L52的第一端口及第十一晶体管M11的栅极相连，第五十二微带线L52的第二端口接地。第十一晶体管M11的源极与第五十三微带线L53的第一端口相连，第五十三微带线L53的第二端口与第四十九电容C49的第一端口及第二十一电阻R21的第一端口相连，电容C49的第二端口与第二十一电阻R21的第二端口相连并接地，第十一晶体管M11的漏极与第五十四微带线L54的第一端口相连，第五十四微带线L54的第二端口与第五十电容C50的第一端口及第五十五微带线L55的第一端口相连，第五十五微带线L55的第二端口与第五十二电容C52的第一端口及第五十六微带线L56的第一端口相连，第十二晶体管M12的源极与第五十六微带线L56的第二端相连，第五十二电容C52的第二端口接地。第十二晶体管M12的栅极与第五十电容C50的第二端口及第二十二电阻R22的第一端口相连，第五十一电容C51的第二端口与第十二晶体管M12的漏极及第五十七微带线L57的第一端口相连，第五十七微带线L57的第二端口与第五十八微带线L58的第二端口及第五十九微带线L59的第一端口相连，第五十三电容C53的第二端口接地。第五十九微带线L59的第二端口与第五十四电容C54的第一端口相连，第五十四电容C54的第二端口与第六十微带线L60的第一端口及第五十五电容C55的第一端口相连，第六十微带线L60的第二端口接地，第五十五电容C55的第二端口与第六十一微带线L61的第一端口相连，第二十四电阻R24的第二端口与第二十三电阻R23的第一端口及第二十五电阻R25的第二端口相连，第二十三电阻R23的第二端口接地。

在上述的低噪声放大电路模块中，第九晶体管M9～第十二晶体管M12均为耗尽型晶体管，为了实现对信号的低噪声放大，需要选择合适的晶体管尺寸，并对晶体管施加合适的偏置。为了给第九晶体管M9～第十二晶体管M12施加合适的偏置，选择合适的第十九电阻R19、第二十一电阻R21、第二十三电阻R23、第二十四电阻R24及第二十五电阻R25，对每个晶体管提供合适的偏置。选择合适的第四十二电容C42与第四十四微带线L44组成低噪声放大电路模块的输入匹配，使第九晶体管M9在进行信号放大时引入的噪声尽量小，并给第九晶体管M9栅极一个偏置，选择合适的第四十三电容C43、第四十五微带线L45及第十九电阻R19构成第九晶体管M9的源极网络，该源极网络用以折中低噪声放大电路模块的噪声指标和增益指标，选择合适的第四十六微带线L46、第四十七微带线L47、第四十八微带线L48、第四十四电容C44、第四十五电容C45、第四十六电容C46及第二十电阻R20，构成第九晶体管M9与第十晶体管M10之间的级间匹配网络，该网络用以改善低噪声放大电路模块的带宽特性，折中噪声指标和增益指标，以及给第九晶体管M9漏极供电。选择合适的第四十九微带线L49、第五十微带线L50及第四十七电容C47，构成第十晶体管M10的输出匹配网络，该网络兼具给第九晶体管M9和第十晶体管M10施加漏极偏置的作用。

通过以上器件所构成的各级匹配网络，使第九晶体管M9和第十晶体管M10实现对信号的低噪声放大。选择合适的第五十一微带线L51、第五十二微带线L52、第四十八电容C48，构成第十一晶体管M11与前级放大电路的级间匹配网络，使前级放大的信号传输到第十一晶体管M11，并给第十一晶体管M11的栅极进行偏置。选择合适的第五十三微带线L53、第四十九电容C49及第二十一电阻R21，构成第十一晶体管M11的源极网络，该源极网络用以折中低噪声放大电路模块的噪声指标和增益指标。选择合适的第五十四微带线L54、第五十五微带线L55、第五十六微带线L56、第五十电容C50、第五十一电容C51、第五十二电容C52、第二十二电阻R22，构成第十一晶体管M11和第十二晶体管M12间的级间匹配网络，该网络用以改善放大器电路的带宽特性，折中噪声指标和增益指标，以及给第十一晶体管M11漏极供电。第五十七微带线L57～第六十一微带线L61、第五十三电容C53～第五十五电容C55，构成了低噪声放大电路模块的输出匹配网络，为第十二晶体管M12提供漏极供电，并与通道选择开关电路模块的接收支路进行良好的阻抗匹配。

通道选择开关电路模块包括接收支路、发射支路和第五十六电容C56，通过对第一控制端口S1和第二控制端口S2施加合适的电压进行状态选择。接收支路包括第十三晶体管M13、第十四晶体管M14和第十五晶体管M15、第六十二微带线L62、第六十三电感L63、第二十六电阻R26、第二十七电阻R27、第二十八电阻R28，发射支路包括第十六晶体管M16和第十七晶体管M17、第六十四微带线L64、第六十五微带线L65、第六十六微带线L66、第二十九电阻R29、第三十电阻R30，通过对以上器件及第五十六电容C56选择合适的尺寸，使通道选择开关电路模块在所选的支路(接收支路或发射支路)具有较低的插损，对另一支路(发射支路或接收支路)具有较高的隔离度。

在所述接收支路中，第十三晶体管M13的漏极与第六十二微带线L62的第一端口及第六十一微带线L61的第二端口相连，第十三晶体管M13的源极接地，第十三晶体管M13的栅极与第二十六电阻R26的第一端口相连，第一控制端口S1与第二十六电阻R26的第二端口及第二十七电阻R27的第一端口相连。第十四晶体管M14的源极接地，第十四晶体管M14的栅极与第二十七电阻R27的第二端口相连，第十五晶体管M15的源极与第十四晶体管M14的漏极、第六十三电感L63的第二端口及第六十二微带线L62的第二端口相连，第十五晶体管M15的栅极与第二十八电阻R28的第一端口相连，第十五晶体管M15的漏极与第六十三电感L63的第二端口相连。

在所述发射支路中，第六十四微带线L64的第一端口与第十六晶体管M16的漏极及第六十五微带线L65的第一端口相连，第十六晶体管M16的源极接地，第十六晶体管M16的栅极与第二十九电阻R29的第一端口相连，第六十五微带线L65的第二端口与第十七晶体管M17的漏极及第六十六微带线L66的第一端口相连，第六十六微带线L66的第二端口与第四十一电容C41的第二端口相连，第十七晶体管M17的源极接地，第十七晶体管M17的栅极与第三十电阻R30的第一端口相连。第二控制端口S2与第二十八电阻R28的第二端口、第二十九电阻R29的第二端口及第三十电阻R30的第二端口相连，收发芯片公共端口COM与第五十六电容C56的第一端口相连，第五十六电容C56的第二端口与第十五晶体管M15的漏极、第六十四微带线L64的第二端口及第六十三微带线L63的第二端口相连。

本发明上述实施方式的毫米波收发多功能芯片电路采用的技术包括：高效率功率放大技术、低噪声放大技术、低功耗匹配技术、宽带匹配技术、高隔离度通道选择技术、毫米波电路高集成技术等，通过将毫米波功率放大电路、低噪声放大电路和开关电路等集成到一颗芯片，提高芯片集成度，减少了金丝互连的数量，提高了组件设计的集成度和灵活性，有利于组件小型化、轻量化、低成本设计，并且由于金丝键合数量的减少，减少了金丝带来的损耗，有利于提高组件性能。同时，芯片处于发射状态时，该电路可将输入信号通过功率放大器进行功率放大，发射状态的饱和输出功率大，饱和工作效率高；芯片处于接收状态时，该电路将接收的微小信号通过低噪声放大电路进行放大并输出，接收状态的噪声系数小，功耗低。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的说明，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (10)

1.一种毫米波收发多功能芯片电路，其特征在于，包括功率放大电路模块、低噪声放大电路模块、通道选择开关电路模块以及8个对外端口，

所述8个对外端口分别为：公共端口，作为发射链路的信号输入端口和接收链路的信号输出端口，发射链路信号输出端口，发射链路栅极供电端口，发射链路漏极供电端口，接收链路信号输入端口，接收链路供电端口，第一控制端口和第二控制端口；

发射链路栅极供电端口用于为功率放大电路模块的栅极供电，发射链路漏极供电端口用于为功率放大电路模块的漏极供电，功率放大电路模块的输入端口与通道选择开关电路模块的发射支路相连，输出端口为发射链路信号输出端口；

接收链路供电端口用于为低噪声放大电路模块供电，低噪声放大电路模块的输入端口与接收链路信号输入端口相连，输出端口与通道选择开关电路模块的接收支路相连；

第一控制端口和第二控制端口用于使通道选择开关电路模块工作在发射支路或接收支路，通道选择开关电路模块工作在发射支路的情况下，接收链路供电端口关闭，发射链路栅极供电端口和发射链路漏极供电端口供电，使功率放大电路模块处于放大状态；

通道选择开关电路模块工作在接收支路的情况下，发射链路栅极供电端口和发射链路漏极供电端口关闭，接收链路供电端口供电，使低噪声放大电路模块处于放大状态。

2.如权利要求1所述的毫米波收发多功能芯片电路，其特征在于，所述功率放大电路模块包括输入匹配网络、第一级放大电路、第一级间匹配网络、第二级放大电路、第二级间匹配网络、第三级放大电路、输出匹配网络；

第三级放大电路包括第一晶体管～第四晶体管，第二级放大电路包括第五晶体管和第六晶体管，第一级放大电路包括第七晶体管和第八晶体管；

所述输出匹配网络用于对第一晶体管～第四晶体管施加漏极馈电、将第一晶体管～第四晶体管放大后的信号进行功率合成，并传送到发射链路信号输出端口；

所述第二级间匹配网络用于对第一晶体管～第四晶体管施加栅极馈电、对第五晶体管和第六晶体管施加漏极馈电；

所述第一级间匹配网络用于将第七晶体管和第八晶体管放大后的信号传递给第五晶体管和第六晶体管，对第五晶体管和第六晶体管施加栅极馈电，并且对第七晶体管和第八晶体管施加漏极馈电；

所述输入匹配网络用于对第七晶体管和第八晶体管施加栅极馈电，并且使功率放大电路模块与通道选择开关电路模块的发射支路实现阻抗匹配。

3.如权利要求2所述的毫米波收发多功能芯片电路，其特征在于，所述输出匹配网络包括第一电容～第六电容、第一微带线～第十微带线、第一电阻～第三电阻，

其中，发射链路信号输出端口与第一电容的第一端口连接，第一电容器的第二端口与第二电容的第一端口、第一微带线的第一端口及第二微带线的第一端口连接，第二电容的第二端口接地，第一微带线的第二端口与第三微带线的第一端口及第五微带线的第一端口相连，第三微带线的第二端口与第五电容的第一端口及端口相连，第五电容的第二端口接地，第五微带线的第二端口与第三电容的第一端口、第七微带线的第一端口及第八微带线的第一端口相连，第三电容的第二端口接地，第七微带线的第二端口与第一晶体管的漏极及第一电阻的第一端口相连，第一晶体管的源极接地，第一电阻的第二端口与第二晶体管的漏极、第八微带线的第二端口及第二电阻的第一端口相连，第二晶体管的源极接地，第二微带线的第二端口与第四微带线的第一端口及第六微带线的第一端口相连，第四微带线的第二端口与第六电容的第一端口相连，第六电容的第二端口接地，第六微带线的第二端口与第四电容的第一端口、第九微带线的第一端口及第十微带线的第一端口相连，第四电容的第二端口接地，第九微带线的第二端口与第三晶体管的漏极、第二电阻的第二端口及第三电阻的第一端口相连，第三晶体管的源极接地，第三电阻的第二端口与第四晶体管的漏极及第十微带线的第二端口相连，第四晶体管的源极接地。

4.如权利要求3所述的毫米波收发多功能芯片电路，其特征在于，所述第二级间匹配网络包括第七电容～第二十二电容、第十一微带线～第二十八微带线、第四电阻～第十一电阻，

其中，第七电容的第一端口与第十一微带线的第一端口、第二十一电容的第一端口及第二十五微带线的第一端口相连，第七电容的第二端口接地，第二十一电容的第二端接地，第十一微带线的第二端口与第七电阻的第一端口、第十一电容的第一端口及第十五微带线的第一端口相连，第十一电容的第二端口与第一晶体管的栅极、第七电阻的第二端口及第四电阻的第一端口相连，第十五微带线的第二端口与第十五电容的第一端口及第十九微带线的第一端口相连，第十五电容的第二端口接地，第十九微带线的第二端口与第十九电容的第一端口及第二十微带线的第一端口相连，第十九电容的第二端口与第二十三微带线的第一端口相连，第二十三微带线的第二端口与第二十五微带线的第二端口及第二十七微带线的第一端口相连，第二十七微带线的第二端口与第五晶体管的漏极及第十一电阻的第一端口相连，第五晶体管的源极接地，第四电阻的第二端口与第二晶体管的栅极、第八电阻的第一端口、第十二电容的第一端口及第五电阻的第一端口相连，第八电阻的第二端口与第十二电容的第二端口、第十二微带线的第一端口及第十六微带线的第一端口相连，第十六微带线的第二端口与第二十微带线的第二端口及第十六电容的第一端口相连，第十六电容的第二端口接地，第十二微带线的第二端口与第八电容的第一端口、第九电容的第一端口及第十三微带线的第一端口相连，第八电容的第二端口接地，第九电容的第二端口接地，第十电容的第一端口与第十四微带线的第一端口、第二十二电容的第一端口及第二十六微带线的第一端口相连，第十电容的第二端口接地，第二十二电容第二端口接地，第十四微带线的第二端口与第十电阻的第一端口、第十四电容的第一端口及第十八微带线的第一端口相连，第十四电容的第二端口与第四晶体管的栅极、第十电阻的第二端口及第六电阻的第一端口相连，第十八微带线的第二端口与第十八电容的第一端口及第二十二微带线的第一端口相连，第十八电容的第二端口接地，第二十二微带线的第二端口与第二十电容的第一端口及第二十一微带线的第一端口相连，第二十电容的第二端口与第二十四微带线的第一端口相连，第二十四微带线的第二端口与第二十六微带线的第二端口及第二十八微带线的第一端口相连，第二十八微带线的第二端口与第六晶体管的漏极及第十一电阻的第二端口相连，第六晶体管的源极接地，第六电阻的第二端口与第三晶体管的栅极、第九电阻的第一端口、第十三电容的第一端口及第五电阻的第二端口相连，第九电阻的第二端口与第十三电容的第二端口、第十三微带线的第二端口及第十七微带线的第一端口相连，第十七微带线的第二端口与第二十一微带线的第二端口及第十七电容的第一端口相连，第十七电容的第二端口接地。

5.如权利要求4所述的毫米波收发多功能芯片电路，其特征在于，所述第一级间匹配网络包括第二十三电容～第三十二电容、第二十九微带线～第三十六微带线、第十二电阻～第十五电阻，

其中，第二十三电容的第一端口与第二十九微带线的第一端口相连，第二十三电容的第二端口接地，第二十九微带线的第二端口与第十三电阻的第一端口、第二十五电容的第一端口及第三十一微带线的第一端口相连，第十三电阻的第二端口与第五晶体管的栅极、第二十五电容的第二端口及第十二电阻的第一端口相连，第三十一微带线的第二端口与第二十七电容的第一端口及第二十九电容的第一端口相连，第二十七电容的第二端口接地，第二十九电容的第二端口与第三十三微带线的第一端口及第三十五微带线的第一端口相连，第三十三微带线的第二端口与第三十一电容的第一端口相连，第三十一电容的第二端口接地，第三十五微带线的第二端口与第七晶体管的漏极及第十五电阻的第一端口相连，第七晶体管的源极接地，第二十四电容的第一端口与第三十微带线的第一端口相连，第二十四电容的第二端口接地，第三十微带线的第二端口与第十四电阻的第一端口、第二十六电容的第一端口及第三十二微带线的第一端口相连，第十四电阻的第二端口与第六晶体管的栅极、第二十六电容的第二端口及第十二电阻的第二端口相连，第三十二微带线的第二端口与第二十八电容的第一端口及第三十电容的第一端口相连，第二十八电容的第二端口接地，第三十电容的第二端口与第三十四微带线的第一端口及第三十六微带线的第一端口相连，第三十四微带线的第二端口与第三十二电容的第一端口相连，第三十二电容的第二端口接地，第三十六微带线的第二端口与第八晶体管的漏极及第十五电阻的第二端口相连，第八晶体管的源极接地。

6.如权利要求5所述的毫米波收发多功能芯片电路，其特征在于，所述输入匹配网络包括第三十三电容～第四十一电容、第三十七微带线～第四十三微带线、第十六电阻～第十八电阻，

其中，所述第三十三电容的第一端口与第三十七微带线的第一端口及发射链路栅极供电端口相连，第三十三电容的第二端口接地，第三十七微带线的第二端口与第三十五电容的第一端口与第十七电阻的第一端口、第三十七电容的第一端口及第三十九微带线的第一端口相连，第三十七电容的第二端口接地，第十七电阻的第二端口与第七晶体管的栅极、第三十五电容的第二端口及第十六电阻的第一端口相连，第三十九微带线的第二端口与第三十九电容的第一端口相连，第三十九电容的第二端口与第四十二微带线的第一端口相连，第四十二微带线的第二端口与第四十一微带线的第一端口、第四十三微带线的第一端口及第四十一电容的第一端口相连，第四十一微带线的第二端口接地，第三十四电容的第一端口与第三十八微带线的第一端口相连，第三十四电容的第二端口接地，第三十八微带线的第二端口与第三十六电容的第一端口与第十八电阻的第一端口、第三十八电容的第一端口及第四十微带线的第一端口相连，第三十八电容的第二端口接地，第十八电阻的第二端口与第八晶体管的栅极、第三十六电容的第二端口及第十六电阻的第二端口相连，第四十微带线的第二端口与第四十电容的第一端口相连，第四十电容的第二端口与第四十三微带线的第二端口相连。

7.如权利要求2-6中任一项所述的毫米波收发多功能芯片电路，其特征在于，所述低噪声放大电路模块包括第九晶体管～第十二晶体管、第四十二电容～第五十五电容、第四十四微带线～第六十一微带线、第十九电阻～第二十五电阻，

其中，接收链路信号输入端口与第四十二电容的第一端口相连，第四十二电容的第二端口与第四十四微带线的第一端口及第九晶体管栅极相连，第四十四微带线的第二端口接地，第九晶体管的源极与第四十五微带线的第一端口相连，第四十五微带线的第二端口与第四十三电容的第一端口、第十九电阻的第一端口相连，第四十三电容的第二端口与第十九电阻的第二端口相连并接地，第九晶体管的漏极与第四十六微带线的第一端口相连，第四十六微带线的第二端口与第四十四电容的第一端口及第四十七微带线的第一端口相连，第四十四电容的第二端口与第十晶体管的栅极及第二十电阻的第一端口相连，第二十电阻的第二端口与第四十六电容的第一端口、第二十五电阻的第一端口、第五十微带线的第一端口、第四十七电容的第一端口、第二十四电阻的第一端口第二十二电阻的第一端口、第五十一电容的第一端口、第五十八微带线的第一端口、第五十三电容的第一端口及接收链路供电端口相连，第四十六电容的第二端口与第十晶体管的漏极及第四十九微带线的第一端口相连，第十晶体管的源极与第四十八微带线的第一端口相连，第四十八微带线的第二端口与第四十七微带线的第二端口及第四十五电容的第一端口相连，第四十五电容的第二端口接地，第四十九微带线的第二端口与第五十微带线的第二端口及第五十一微带线的第一端口相连，第四十七电容的第二端口接地，第五十一微带线的第二端口与第四十八电容的第一端口相连，第四十八电容的第二端口与第五十二微带线的第一端口及第十一晶体管的栅极相连，第五十二微带线的第二端口接地，第十一晶体管的源极与第五十三微带线的第一端口相连，第五十三微带线的第二端口与第四十九电容的第一端口及第二十一电阻的第一端口相连，电容的第二端口与第二十一电阻的第二端口相连并接地，第十一晶体管的漏极与第五十四微带线的第一端口相连，第五十四微带线的第二端口与第五十电容的第一端口及第五十五微带线的第一端口相连，第五十五微带线的第二端口与第五十二电容的第一端口及第五十六微带线的第一端口相连，第十二晶体管的源极与第五十六微带线的第二端相连，第五十二电容的第二端口接地，第十二晶体管的栅极与第五十电容的第二端口及第二十二电阻的第一端口相连，第五十一电容的第二端口与第十二晶体管的漏极及第五十七微带线的第一端口相连，第五十七微带线的第二端口与第五十八微带线的第二端口及第五十九微带线的第一端口相连，第五十三电容的第二端口接地，第五十九微带线的第二端口与第五十四电容的第一端口相连，第五十四电容的第二端口与第六十微带线的第一端口及第五十五电容的第一端口相连，第六十微带线的第二端口接地，第五十五电容的第二端口与第六十一微带线的第一端口相连，第二十四电阻的第二端口与第二十三电阻的第一端口及第二十五电阻的第二端口相连，第二十三电阻的第二端口接地。

8.如权利要求2-6中任一项所述的毫米波收发多功能芯片电路，其特征在于，通道选择开关电路模块包括接收支路、发射支路和第五十六电容。

9.如权利要求8所述的毫米波收发多功能芯片电路，其特征在于，所述接收支路包括第十三晶体管、第十四晶体管和第十五晶体管、第六十二微带线、第六十三电感、第二十六电阻、第二十七电阻、第二十八电阻，

其中，第十三晶体管的漏极与第六十二微带线的第一端口及第六十一微带线的第二端口相连，第十三晶体管的源极接地，第十三晶体管的栅极与第二十六电阻的第一端口相连，第一控制端口与第二十六电阻的第二端口及第二十七电阻的第一端口相连，第十四晶体管的源极接地，第十四晶体管的栅极与第二十七电阻的第二端口相连，第十五晶体管的源极与第十四晶体管的漏极、第六十三电感的第二端口及第六十二微带线的第二端口相连，第十五晶体管的栅极与第二十八电阻的第一端口相连，第十五晶体管的漏极与第六十三电感的第二端口相连。

10.如权利要求9所述的毫米波收发多功能芯片电路，其特征在于，所述发射支路包括第十六晶体管和第十七晶体管、第六十四微带线、第六十五微带线、第六十六微带线、第二十九电阻、第三十电阻，

其中，第六十四微带线的第一端口与第十六晶体管的漏极及第六十五微带线的第一端口相连，第十六晶体管的源极接地，第十六晶体管的栅极与第二十九电阻的第一端口相连，第六十五微带线的第二端口与第十七晶体管的漏极及第六十六微带线的第一端口相连，第六十六微带线的第二端口与第四十一电容的第二端口相连，第十七晶体管的源极接地，第十七晶体管的栅极与第三十电阻的第一端口相连，第二控制端口与第二十八电阻的第二端口、第二十九电阻的第二端口及第三十电阻的第二端口相连，收发芯片公共端口与第五十六电容的第一端口相连，第五十六电容的第二端口与第十五晶体管的漏极、第六十四微带线的第二端口及第六十三微带线的第二端口相连。