CN117641886A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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CN117641886A CN202310259586.2A CN202310259586A CN117641886A CN 117641886 A CN117641886 A CN 117641886A CN 202310259586 A CN202310259586 A CN 202310259586A CN 117641886 A CN117641886 A CN 117641886A
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Abstract

本公开涉及一种半导体装置和半导体装置的制造方法。一种半导体装置可以包括源极线、位线和位于所述源极线和所述位线之间的栅极结构。所述栅极结构可以包括交替层叠的导电层和绝缘层。所述半导体装置可以包括拓扑绝缘体，所述拓扑绝缘体可以穿过所述栅极结构从所述位线延伸到所述源极线。所述拓扑绝缘体可以包括非导体区域和联接到所述非导体区域并位于所述拓扑绝缘体的侧壁处的半导体区域。所述半导体装置还可以包括围绕所述拓扑绝缘体的存储器层。

Description

半导体装置和半导体装置的制造方法
技术领域
本公开的实施方式涉及一种电子装置，更具体地，涉及一种半导体装置和半导体装置的制造方法。
背景技术
半导体装置的集成度主要由单位存储器单元所占据的面积决定。近来，随着用于在基板上在单层中形成存储器单元的半导体装置的集成度的提高达到极限，已经提出了用于在基板上层叠存储器单元的三维半导体装置。此外，为了提高这种半导体装置的操作可靠性，已经开发了各种结构和制造方法。
发明内容
在一个实施方式中，一种半导体装置可以包括源极线、位线和位于所述源极线和所述位线之间的栅极结构。所述栅极结构可以包括交替层叠的导电层和绝缘层。所述半导体装置可以包括拓扑绝缘体，所述拓扑绝缘体可以穿过所述栅极结构从所述位线延伸到所述源极线。所述拓扑绝缘体可以包括非导体区域和联接到所述非导体区域并位于所述拓扑绝缘体的侧壁处的一个或更多个半导体区域。所述半导体装置还可以包括围绕所述拓扑绝缘体的存储器层。
在一个实施方式中，一种半导体装置可以包括位线、源极线和连接在所述位线和所述源极线之间的存储器串。所述存储器串可以包括至少一个源极选择晶体管、多个存储器单元和至少一个漏极选择晶体管。所述存储器单元中的每一个可以包括第一沟道层，该第一沟道层包括包含第一突出缘的拓扑绝缘体，其中，所述拓扑绝缘体可以包括位于所述第一突出缘处的半导体区域。所述存储器单元可以包括围绕所述第一沟道层的隧穿层、围绕所述隧穿层的数据存储层和围绕所述数据存储层的阻挡层。
在一个实施方式中，一种半导体装置的制造方法可以包括形成包括交替层叠的第一材料层和第二材料层的叠层。可以在所述叠层中形成第一开口，其中，所述第一开口可以在所述叠层中包括至少一个第一突出缘。可以在所述第一开口中形成存储器层，其中，所述存储器层可以包括至少一个第二突出缘。可以在所述存储器层上形成第一沟道层，其中，所述存储器层可以包括拓扑绝缘体，所述拓扑绝缘体包括至少一个第三突出缘。
附图说明
图1A和图1B是示出根据一个实施方式的示例半导体装置的结构的图。
图2A和图2B是示出根据一个实施方式的示例半导体装置的结构的图。
图3A和图3B是示出根据一个实施方式的示例半导体装置的结构的图。
图4A至图4C是用于描述根据一个实施方式的示例晶体管的结构和操作特性的图。
图5A和图5B是用于描述根据一个实施方式的示例半导体装置的结构和单元阵列的图。
图6A、图6B、图7A、图7B、图8A和图8B是用于描述根据一个实施方式的半导体装置的示例制造方法的图。
图9A和图9B是用于描述根据一个实施方式的半导体装置的示例制造方法的图。
具体实施方式
各种实施方式涉及一种具有稳定结构和改进特性的半导体装置及其制造方法。
通过以三维方式层叠存储器单元，可以提高半导体装置的集成度。此外，可以提供具有稳定的结构和改进的可靠性的半导体装置。
此后，将参照附图描述根据本公开的技术精神的实施方式。
图1A和图1B是示出根据一个实施方式的示例半导体装置的结构的图。
参照图1A和图1B，半导体装置可以包括栅极结构GST、沟道层13或存储器层14或其组合。栅极结构GST可以包括交替层叠的导电层11和绝缘层12。导电层11可以是诸如字线、位线或选择线之类的栅极线。导电层11可以各自包括诸如多晶硅、钼、钨等的导电材料。绝缘层12用于使导电层11彼此绝缘，并且可以各自包括诸如氧化物、氮化物、气隙等的绝缘材料。
一个或更多个沟道层13可以位于栅极结构GST中，并且沟道层13可以沿第一方向I和/或与第一方向I相交的第二方向II间隔开。在栅极结构GST中，沟道层13可以在第三方向III上延伸，第三方向III可以是从由第一方向I和第二方向II限定的平面突出的方向。因此，沟道层13可以在由第一方向I和第二方向II限定的平面上间隔开。导电层11的层叠方向可以是垂直于由第一方向I和第二方向II限定的平面的第三方向III。
在一个实施方式中，沟道层13可以在第三方向III上穿过栅极结构GST。晶体管可以位于沟道层13和导电层11彼此相交的区域中。当导电层11是选择线时，选择晶体管可以位于相交区域中。当导电层11是字线或位线时，存储器单元可以位于相交区域中。在第三方向III上层叠的选择晶体管和存储器单元可以共享沟道层13。
沟道层13可以包括拓扑绝缘体(topological insulator)，并且在一些实施方式中，拓扑绝缘体可以用作沟道层13。因此，拓扑绝缘体可以在栅极结构GST中在第三方向III上延伸。拓扑绝缘体可以包括例如拓扑晶体绝缘体、高阶拓扑绝缘体等。n型或p型载流子可以由拓扑绝缘体中的空位或缺陷(例如铋(Bi)、碲(Te)、硒(Se)等)产生。在一个实施方式中，沟道层13可以包括例如Bi2Se3、Bi2Te3、Sb2Te3、SnTe、Bi2Se2Te、Bi2Te2、Bi2-xSbxTe3、BixSb1-xTeySe1-y等中的一个或更多个。沟道层13可以包括诸如二维原子层之类的二维材料。
拓扑绝缘体可以具有通过拓扑波函数(topological wave function)而具备导体特性或半导体特性的表面，并且可以具有具备非导体特性的内部部分。在一个实施方式中，可以认为非导体区域被半导体区域围绕。其它实施方式可以在半导体区域中具有非导体区域。在一个实施方式中，在三元拓扑绝缘体的情况下，拓扑绝缘体可以具有两个二维表面彼此相遇的一维铰链(hinge)。因为在铰链处保持能带的镜面对称，所以拓扑绝缘体可以具有半导体特性或导体特性。因为能带的镜面对称在弯曲表面上被打破，所以三元拓扑绝缘体可以具有非导体的特性。因此，根据一个实施方式的沟道层13可以包括拓扑绝缘体作为晶体管的沟道材料，并且可以通过拓扑绝缘体的形状来控制晶体管的电流路径。
作为示例，拓扑绝缘体可以包括侧壁SW上的半导体区域和由半导体区域围绕或位于半导体区域内的非导体区域。拓扑绝缘体可以包括侧壁SW上的至少一个第一突出缘PE1。第一突出缘PE1可以具有保持拓扑绝缘体的镜面对称的形状。在一个实施方式中，第一突出缘PE1在平面图中可以具有多边形形状，如图1B所示。拓扑绝缘体可以包括在平面图中可以具有锯齿形形状的多个第一突出缘PE1。因此，拓扑绝缘体可以包括半导体区域13A，半导体区域13A包括第一突出缘PE1处的区域，并且半导体区域13A可以用作晶体管的沟道区域。在晶体管的操作期间，电流可以流过半导体区域13A。
由于沟道层13的除了由第一突出缘PE1限定的半导体区域13A之外的区域不具有镜面对称，因此拓扑绝缘体的该区域可以具有非导体特性。非导电区域可以称为非导体区域13B。在一个实施方式中，拓扑绝缘体可以包括非导体区域13B和联接到非导体区域13B的半导体区域13A。在一个实施方式中，半导体区域13A可以分别位于第一突出缘PE1中，非导体区域13B可以位于由半导体区域13A围绕的沟道层13的芯部处。半导体区域13A可以通过非导体区域13B彼此隔离。因此，可以不形成单独的绝缘芯，并且电流流动可以集中在沟道层13的表面上。
作为参考，沟道层13可以包括具有镜面对称的有机材料或无机材料，而不是拓扑绝缘体。
存储器层14可以位于沟道层13和导电层11之间。在一个实施方式中，存储器层14可以形成为围绕沟道层13。存储器层14可以包括阻挡层14A、数据存储层14B或隧穿层14C中的至少一个或其组合。隧穿层14C可以围绕沟道层13，并且包括绝缘材料。数据存储层14B可以围绕隧穿层14C，并且包括浮置栅极、多晶硅、电荷俘获材料、氮化物、可变电阻材料、纳米结构或其组合。阻挡层14A可以围绕数据存储层14B并且包括高k材料。
存储器层14可以围绕沟道层13的侧壁SW。存储器层14可以包括例如在阻挡层14A的外侧壁上的至少一个第二突出缘PE21，在数据存储层14B的外侧壁上的至少一个第二突出缘PE22，和/或在隧穿层14C的外侧壁上的至少一个第二突出缘PE23。第二突出缘PE21、PE22和/或PE23可以具有对应于第一突出缘PE1的形状。因此，包括第二突出缘PE21、PE22和PE23在内的第二突出缘PE2在平面图中可以具有多边形形状。在一个实施方式中，可以从阻挡层14A转印(transfer)第二突出缘PE22，并且可以从数据存储层14B转印第二突出缘PE23。因此，术语“转印”可以指基于当前层(例如，阻挡层14A)使后续层(例如，数据存储层14B)图案化。在一些实施方式中，由于后续层比当前层具有更小的直径，因此后续层的至少一些部分与当前层相比可以缩小(scaled down)。
根据上述结构，可以实现使用拓扑绝缘体作为沟道层13的晶体管，并且电流流动可以集中在第一突出缘PE1上。因此，与使用在晶粒边界处具有俘获位点的多晶硅层作为沟道层的情况相比，可以最小化或抑制载流子的复合和由于复合而引起的电阻的增加。可以改善晶体管的例如泄漏电流和栅极控制的操作特性，并且可以改善存储器单元的阈值电压分布。
图2A和图2B是示出根据一个实施方式的示例半导体装置的结构的图。可能不重复先前描述的内容。
参照图2A和图2B，半导体装置可以包括栅极结构GST、沟道层23和存储器层24中的一个或两者、以及绝缘芯25。栅极结构GST可以包括交替层叠的导电层21和绝缘层22。导电层21可以是诸如字线、位线或选择线的栅极线。沟道层23可以位于栅极结构GST中，并且可以在第三方向III上延伸。
沟道层23可以包括拓扑绝缘体。沟道层23可以在其外侧壁上包括至少一个第一突出缘PE1。第一突出缘PE1可以具有保持拓扑绝缘体的镜面对称的形状。沟道层23可以包括至少一个半导体区域和非导体区域。半导体区域可以位于例如第一突出缘PE1中，并且可以用作晶体管的沟道区域。
存储器层24可以位于沟道层23和导电层21之间。存储器层24可以包括阻挡层、数据存储层或隧穿层中的至少一个或其组合。存储器层24可以包括在其外侧壁和/或内侧壁上的至少一个第二突出缘PE2。第二突出缘PE2可以对应于第一突出缘PE1而定位，并且可以具有对应于第一突出缘PE1的形状。
绝缘芯25可以位于沟道层23中。在一个实施方式中，沟道层23可以具有管状形状，并且绝缘芯25可以填充沟道层23的内部。沟道层23的非导体区域可以与绝缘芯25接触。绝缘芯25可以包括诸如氧化物、氮化物、气隙等的绝缘材料。绝缘芯25可以包括在其外侧壁上的至少一个第三突出缘PE3。第三突出缘PE3可以对应于第一突出缘PE1和/或第二突出缘PE2而定位，并且可以具有对应于第一突出缘PE1和/或第二突出缘PE2的形状。
根据上述结构，绝缘芯25可以形成为沟道层23中的单独的层。因此，与使用多晶硅层形成沟道层的情况相比，可以减小沟道层23的厚度，并且可以改善晶体管的栅极控制特性和操作特性。此外，可以改善存储器单元的阈值电压分布。
图3A和图3B是示出根据一个实施方式的示例半导体装置的结构的图。可以不重复先前描述的内容。
参照图3A和图3B，半导体装置可以包括栅极结构GST、第一沟道层33或存储器层34，或其组合。半导体装置还可以包括第二沟道层36。栅极结构GST可以包括交替层叠的导电层31和绝缘层32。导电层31可以是诸如字线、位线或选择线的栅极线。
第一沟道层33可以位于栅极结构GST中，并且可以在第三方向III上延伸。第一沟道层33可以包括拓扑绝缘体。第一沟道层33可以包括在其外侧壁上的至少一个第一突出缘PE1。第一突出缘PE1可以具有保持拓扑绝缘体的镜面对称的形状。第一沟道层33可以包括半导体区域和非导体区域。半导体区域可以位于第一突出缘PE1中，并且可以用作晶体管的沟道区域。
第二沟道层36可以位于第一沟道层33中。在一个实施方式中，第一沟道层33可以具有管状形状，并且第二沟道层36可以填充第一沟道层33的内部。第二沟道层36可以在栅极结构GST中在第三方向III上延伸。在一个实施方式中，第一沟道层33和第二沟道层36可以是同轴的。第二沟道层36可以包括不同于第一沟道层33的材料的材料。在一个实施方式中，第一沟道层33可以包括拓扑绝缘体，并且第二沟道层36可以包括多晶硅。
第二沟道层36可以包括在其外侧壁上的至少一个第四突出缘PE4。第四突出缘PE4可以在外侧壁上对应于第一突出缘PE1或第二突出缘PE2而定位。第一沟道层33的内侧壁可以接触第四突出缘PE4，并且可以具有与第四突出缘PE4类似的形状。第四突出缘PE4可以具有对应于第一突出缘PE1和/或第二突出缘PE2的形状。作为参考，尽管在附图中未示出，但是半导体装置还可以包括位于第二沟道层36中的绝缘芯。
存储器层34可以位于第一沟道层33和导电层31之间。存储器层34可以包括阻挡层、数据存储层或隧穿层中的至少一个或其组合。存储器层34可以包括在其外侧壁和/或内侧壁上的至少一个第二突出缘PE2。第二突出缘PE2可以对应于第一突出缘PE1和/或第四突出缘PE4而定位，并且可以具有对应于第一突出缘PE1和/或第四突出缘PE4的形状。
根据上述结构，可以实现包括第一沟道层33和第二沟道层36的晶体管。第二沟道层36可以与第一沟道层33一起提供晶体管的沟道区域。在一个实施方式中，在晶体管的操作期间，主沟道M可以形成在第一沟道层33的第一突出缘PE1中，并且子沟道S可以形成在第二沟道层36中。因此，当由包括拓扑绝缘体的第一沟道层33提供的电流不足时，可以通过包括多晶硅层的第二沟道层36来补偿晶体管的电流流动。
图4A至图4C是用于描述根据一个实施方式的示例晶体管的结构和操作特性的图。可以不重复先前描述的内容。
参照图4A，晶体管TR可以包括沟道层43、存储器层44和栅电极41。晶体管TR还可以包括沟道层43中的绝缘芯或第二沟道层，或其组合。
沟道层43可以包括拓扑绝缘体。当晶体管TR使用拓扑绝缘体作为沟道层43时，电流流动集中在沟道层43的侧壁上，从而可以改善单元电流。当晶体管TR导通时，电流C可以流过位于沟道层43的第一突出缘PE1中的半导体区域。由于电流流动集中在第一突出缘PE1上，所以可以改善单元电流。在一个实施方式中，沟道层43可以包括一个第一突出缘PE1，并且电流可以流过该一个第一突出缘PE1。除了第一突出缘PE1之外的侧壁SW可以是非导体区域，并且没有电流可以流过该非导体区域。另选地，沟道层43可以包括多个第一突出缘PE1。可以通过其中一个存储器单元包括多个电流路径的多沟道结构来改善电流流动。
栅电极41可以围绕沟道层43的侧壁SW的整个表面。因此，通过向沟道层43的整个表面施加电场，可以改善单元电流。栅电极41可以电连接到诸如选择线、字线或位线的栅极线，或者可以是栅极线的一部分。存储器层44可以位于沟道层43和栅电极41之间。
参照图4B，沟道层43和存储器层44的隧穿层44C可以彼此面对。在一个实施方式中，第一突出缘PE1可以如图所示突出到隧穿层44C中。隧穿层44C可以填充相邻的第一突出缘PE1之间的部分。在一个实施方式中，隧穿层44C可以如图所示包括在第一突出缘PE1之间突出的第五突出缘PE5。
半导体区域43A可以完全形成在第一突出缘PE1中，或者可以形成在第一突出缘PE1的一部分中。在一个实施方式中，半导体区域43A可以仅在第一突出缘PE1的尖端附近形成，并且第一突出缘PE1可以包括半导体区域43A和非导体区域43B。当在第一突出缘PE1的尖端处形成半导体区域43A时，电场可以在晶体管的操作期间通过第一突出缘PE1的尖端集中并且通过隧穿层44C分散，使得电场可被均匀地施加到数据存储层44B。
图4C示出了存储器单元的单元分布。图4C示出了PV1’至PV7’的编程级别(programlevel)和PV1至PV7的编程级别。X轴可以表示阈值电压Vth的电平，Y轴可以表示存储器单元的数量。处于擦除状态的存储器单元可以具有分布E，并且处于编程状态的存储器单元可以具有k个分布之一。在一个实施方式中，当沟道层43包括多晶硅层时，可以以编程级别PV1'至PVk'中的一个对存储器单元进行编程。当沟道层43包括拓扑绝缘体时，可以以比PV1'至PVk'具有更窄的宽度的编程级别PV1至PVk中的一个对存储器单元进行编程。在上文中，k可以是等于或大于2的整数。
根据上述结构，由于栅电极41围绕沟道层43的整个表面并且沟道层43包括拓扑绝缘体，所以可以改善晶体管TR的操作特性。通过改善存储器单元的阈值电压分布，可以确保读取窗口裕量。
图5A和图5B是用于描述根据一个实施方式的示例半导体装置的结构和单元阵列的图。图5A是半导体装置的截面图，并且图5B是单元阵列的电路图。可能不重复先前描述的内容。
参照图5A，半导体装置可以包括单元阵列CA。半导体装置可以包括源极线50、栅极结构GST、沟道层53、或存储器层54，或其组合。半导体装置还可以包括第二接触插塞55、位线56、或第二层间介电层57，或其组合。
栅极结构GST可以位于源极线50与位线56之间。栅极结构GST可以包括交替层叠的导电层51A至51C和绝缘层52。导电层51A至51C可以包括至少一条源极选择线51A、至少一条漏极选择线51B和多条字线51C。源极选择线51A可以位于源极线50与字线51C之间，并且漏极选择线51B可以位于位线56与字线51C之间。第二层间介电层57可以位于栅极结构GST上，并且位线56和第二接触插塞55可以位于第二层间介电层57中。
沟道层53可以连接在位线56与源极线50之间。沟道层53可以通过第二接触插塞55连接到位线56。沟道层53可以直接连接到源极线50，或者可以通过外延生长的半导体层连接到源极线50。沟道层53可以穿过栅极结构GST从位线56延伸到源极线50。
如上所述，沟道层53可以包括在其外侧壁上的至少一个突出缘。沟道层53可以包括位于突出缘中的半导体区域和位于半导体区域中的非导体区域。沟道层53可以包括拓扑绝缘体，并且拓扑绝缘体可以在突出缘处具有镜面对称。半导体装置还可以包括位于拓扑绝缘体中的第二沟道层和/或绝缘芯。在一个实施方式中，沟道层53可以包括拓扑绝缘体，第二沟道层可以包括多晶硅。存储器层54可以位于沟道层53和导电层51之间。在一个实施方式中，存储器层54可以围绕沟道层53的侧壁。
源极选择晶体管可以位于沟道层53和源极选择线51A的相交区域处。源极选择晶体管可以包括存储器层54和包括拓扑绝缘体的沟道层53。漏极选择晶体管可以位于沟道层53和漏极选择线51B的相交区域处。漏极选择晶体管可以包括存储器层54和包括拓扑绝缘体的沟道层53。存储器单元可以位于沟道层53和字线51C的相交区域处。存储器单元可以包括存储器层54和包括拓扑绝缘体的沟道层53。共享一个沟道层53的源极选择晶体管、存储器单元和漏极选择晶体管可以构成一个存储器串。源极选择晶体管或漏极选择晶体管可以使用存储器层54作为栅极绝缘层。
半导体装置还可以包括外围电路PC。外围电路PC可以包括基板100、晶体管P_TR、隔离层110、第一接触插塞150、布线线路160或第一层间介电层170，或其组合。晶体管P_TR可以包括栅电极1、栅极绝缘层2和结3。外围电路PC可以与单元阵列CA位于相同的高度，或者可以位于单元阵列CA上方或下方。单元阵列CA和外围电路PC可以形成为单个芯片。另选地，在分别形成包括单元阵列CA的单元芯片和包括外围电路PC的外围电路芯片之后，可以将单元芯片和外围电路芯片彼此结合。
参照图5B，存储器串MS11至MS2m可以连接在源线SL和位线BL1至BLm之间。存储器串MS11至MS2m中的每一个可以包括串联连接的至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。在上文中，m可以是等于或大于2的整数。存储器单元MC的栅电极可以连接到字线WL。驱动所需的字线电压(编程电压、通过电压、读取电压等)可被施加到字线WL中的每条字线。漏极选择晶体管DST的栅电极可以连接到漏极选择线DSL。源极选择晶体管SST的栅电极可以连接到源极选择线SSL。
根据上述结构，包括在存储器串MS11至MS2m中的每一个中的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DST可以共享包括拓扑绝缘体的沟道层53(图5A)。在编程操作、读取操作或擦除操作期间，可以从形成于沟道层53的侧壁上的第一突出缘形成或移除电流路径。因此，可以改善电流流动，并且可以改善半导体装置的操作特性。
图6A、图6B、图7A、图7B、图8A和图8B是用于描述根据一个实施方式的半导体装置的示例制造方法的图。图6A、图7A和图8A可以是平面图，并且图6B、图7B和图8B分别是沿图6A、图7A和图8A中的线A-A'截取的截面图。可能不重复先前描述的内容。
参照图6A和图6B，可以形成叠层ST。在一个实施方式中，叠层ST可以形成在可以包括诸如源极线之类的下部结构的基板(未示出)上。叠层ST可以包括交替层叠的第一材料层61和第二材料层62。第一材料层61可以用于形成字线、位线、选择线等，并且第二材料层62可以用于形成绝缘层。第一材料层61可各自包括相对于第二材料层62具有高蚀刻选择性的材料。例如，第一材料层61可各自包括诸如氮化物之类的牺牲材料，并且第二材料层62可包括诸如氧化物之类的绝缘材料。在另一示例中，第一材料层61可各自包括诸如多晶硅、钨、钼等的导电材料，并且第二材料层62可各自包括诸如氧化物之类的绝缘材料。
随后，可以在叠层ST上形成掩模图案69。掩模图案69可以包括至少一个第一开口OP1，并且第一开口OP1可以包括至少一个第一突出缘PE1。在一个实施方式中，可以通过使用掩模图案69作为蚀刻屏障来蚀刻叠层ST而形成第二开口OP2。第二开口OP2可以形成在对应于第一开口OP1的位置处，并且可以延伸到诸如源极线的下部结构。第二开口OP2可以包括至少一个第二突出缘PE2。如图6A所示，第二突出缘PE2可以从第一突出缘PE1转印。即，第二突出缘PE2可以与第一突出缘PE1类似地定位和成形。
参照图7A和图7B，可以在第二开口OP2中形成存储器层64。可以与关于图1A和图1B中的存储器层14的描述类似地沿着第二开口OP2的内表面形成存储器层64。存储器层64可以包括在其外侧壁上的至少一个第三突出缘PE3。第三突出缘PE3可以从第二开口OP2的第二突出缘PE2转印。存储器层64还可以包括在其内侧壁上的突出缘。存储器层64可以包括例如阻挡层64A、数据存储层64B和隧穿层64C。
在一个实施方式中，可以在第二开口OP2中形成包括从第二突出缘PE2转印的第三突出缘PE3的阻挡层64A。随后，可以在阻挡层64A中形成包括从阻挡层64A转印的突出缘的数据存储层64B。然后，可以在数据存储层64B中形成包括从数据存储层64B转印的突出缘的隧穿层64C。
然后可以沿着存储器层64的内侧壁形成沟道层63。这也可以称为在存储器层64上形成沟道层63。沟道层63可以包括至少一个第四突出缘PE4。沟道层63可以包括拓扑绝缘体。可以通过用拓扑绝缘体填充存储器层64来形成沟道层63。拓扑绝缘体可以在第四突出缘PE4处具有镜面对称。拓扑绝缘体可以包括拓扑晶体绝缘体或更高阶的拓扑绝缘体。在一个实施方式中，沟道层63可以包括例如Bi2Se3、Bi2Te3、Sb2Te3、SnTe、Bi2Se2Te、Bi2Te2、Bi2- xSbxTe3、BixSb1-xTeySe1-y等或其组合。沟道层63可以包括二维材料。在一个实施方式中，可以通过使用诸如原子层沉积(ALD)、化学气相沉积(CVD)等沉积方法沿着第二开口OP2的内表面沉积例如二维原子层来形成沟道层63。沟道层63可以包括位于第四突出缘PE4中的半导体区域63A和位于半导体区域63A中的非导体区域63B。
参照图8A和图8B，可以用第三材料层71代替第一材料层61。例如，当第一材料层61各包括牺牲材料时，第一材料层61可各由导电材料代替。在另一示例中，当第一材料层61各包括导电材料时，第一材料层61可被硅化以形成第三材料层71。作为参考，可以省略替换第三材料层71的工艺，并且第一材料层61可以原样用作栅极线。
因此，可以形成包括交替层叠的第三材料层71和第二材料层62的栅极结构GST。栅极结构GST可以包括沿着沟道层63层叠的晶体管。
根据上述制造方法，可以形成包括第四突出缘PE4的沟道层63。此外，可以使用掩模图案69来调整包括在沟道层63中的第四突出缘PE4的数量、形状等。第四突出缘PE4可以对称地布置或不对称地布置在沟道层63的侧壁上。第四突出缘PE4中的每一个可以具有对称形状或非对称形状。因此，通过调整沟道层63的材料和第四突出缘PE4的数量、形状等，可以调整晶体管的特性。
图9A和图9B是用于描述根据一个实施方式的半导体装置的示例制造方法的图。图9A可以是平面图，并且图9B可以是沿图9A中的线B-B'截取的截面图。可能不重复先前描述的内容。
参照图9A和图9B，可以形成包括交替层叠的第一材料层91和第二材料层92的叠层ST。第一材料层91可以是牺牲层或导电层，第二材料层92可以是绝缘层。随后，可以在叠层ST中形成包括至少一个第一突出缘PE1的第一开口OP1。
然后，可以在第一开口OP1中形成包括从至少一个第一突出缘PE1转印的至少一个第二突出缘PE2的存储器层94。随后，可以在存储器层94的内侧壁上形成包括从至少一个第二突出缘PE2转印的至少一个第三突出缘PE3的第一沟道层93。第一沟道层93可以包括拓扑绝缘体，并且拓扑绝缘体可以在第三突出缘PE3处具有镜面对称。因此，第一沟道层93可以包括位于第三突出缘PE3处的半导体区域和位于半导体区域中的非导体区域。
随后，可以在第一沟道层93的内侧壁上形成第二沟道层95。第二沟道层95可以包括例如与第一沟道层93的材料不同的材料，并且包括例如多晶硅。第二沟道层95可以包括从至少一个第三突出缘PE3转印的至少一个第四突出缘PE4。在一个实施方式中，第二沟道层95可以填充第一开口OP1的剩余部分，以便被第一沟道层93围绕。另选地，在一些实施方式中，第二沟道层95可以是管状形状，并且绝缘芯可以形成在第二沟道层95的轴向空的空间中。在其它实施方式中，绝缘芯可以填充第一开口OP1的剩余部分，以便被第一沟道层93围绕。
随后，可以用第三材料层101代替第一材料层91。第三材料层101可以是导电层。因此，可以形成包括交替层叠的第三材料层101和第二材料层92的栅极结构GST。
根据上述制造方法，通过另外形成由第一沟道层93围绕的第二沟道层95和/或绝缘芯，可以改善晶体管的电流流动。
虽然上面已经参照附图描述了根据本公开的实施方式，但是这仅用于解释根据本公开的构思的实施方式，并且本公开不限于上述实施方式。在不脱离本公开的范围的情况下，本领域技术人员可以对实施方式进行各种替换、修改和/或变更。应当理解，这些替换、修改和变更属于本公开的范围并且可以被要求保护。
相关申请的交叉引用
本申请要求于2022年8月26日提交的韩国专利申请No.10-2022-0107657的优先权，该申请通过引用整体结合于此。

Claims (28)

1.一种半导体装置，所述半导体装置包括：
源极线；
位线；
栅极结构，所述栅极结构位于所述源极线和所述位线之间，包括交替层叠的导电层和绝缘层；
拓扑绝缘体，所述拓扑绝缘体穿过所述栅极结构从所述位线延伸到所述源极线，所述拓扑绝缘体包括：
非导体区域；以及
半导体区域，所述半导体区域联接到所述非导体区域并且位于所述拓扑绝缘体的侧壁处；以及
存储器层，所述存储器层围绕所述拓扑绝缘体。
2.根据权利要求1所述的半导体装置，其中，所述拓扑绝缘体包括在所述拓扑绝缘体的侧壁上的至少一个第一突出缘，并且所述半导体区域位于所述第一突出缘处。
3.根据权利要求2所述的半导体装置，其中，所述拓扑绝缘体在所述第一突出缘处具有镜面对称，并且电流流过所述第一突出缘。
4.根据权利要求2所述的半导体装置，其中，所述至少一个第一突出缘在平面图中具有多边形形状。
5.根据权利要求1所述的半导体装置，其中，所述非导体区域使所述半导体区域彼此隔离。
6.根据权利要求1所述的半导体装置，所述半导体装置还包括：
绝缘芯，所述绝缘芯位于所述拓扑绝缘体中。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
子沟道层，所述子沟道层位于所述拓扑绝缘体中。
8.根据权利要求7所述的半导体装置，其中，所述子沟道层包括多晶硅。
9.根据权利要求1所述的半导体装置，其中，所述存储器层包括：
隧穿层，所述隧穿层围绕所述拓扑绝缘体；
数据存储层，所述数据存储层围绕所述隧穿层；以及
阻挡层，所述阻挡层围绕所述数据存储层。
10.根据权利要求1所述的半导体装置，其中，所述存储器层的外侧壁包括至少一个第二突出缘。
11.根据权利要求1所述的半导体装置，其中，所述存储器层的内侧壁包括至少一个第三突出缘。
12.根据权利要求1所述的半导体装置，其中，所述拓扑绝缘体包括二维原子层。
13.根据权利要求1所述的半导体装置，其中，所述拓扑绝缘体包括Bi2Se3、Bi2Te3、Sb2Te3、SnTe、Bi2Se2Te、Bi2Te2Se、Bi2-xSbxTe3、或BixSb1-xTeySe1-y，或其组合。
14.一种半导体装置，所述半导体装置包括：
位线；
源极线；以及
存储器串，所述存储器串连接在所述位线与所述源极线之间，并且包括：
至少一个源极选择晶体管；
多个存储器单元；以及
至少一个漏极选择晶体管，
其中，所述存储器单元中的每一个包括：
第一沟道层，所述第一沟道层包括包含第一突出缘的拓扑绝缘体，其中，所述拓扑绝缘体包括位于所述第一突出缘处的半导体区域；
隧穿层，所述隧穿层围绕所述第一沟道层；
数据存储层，所述数据存储层围绕所述隧穿层；以及
阻挡层，所述阻挡层围绕所述数据存储层。
15.根据权利要求14所述的半导体装置，其中，当所述存储器单元导通时，电流流过所述第一突出缘的所述半导体区域。
16.根据权利要求14所述的半导体装置，其中，当所述至少一个源极选择晶体管或所述至少一个漏极选择晶体管导通时，电流流过所述第一突出缘的所述半导体区域。
17.根据权利要求14所述的半导体装置，其中，所述拓扑绝缘体包括：
非导体区域；以及
半导体区域，所述半导体区域联接到所述非导体区域并具有镜面对称。
18.根据权利要求14所述的半导体装置，其中，所述第一突出缘突出到所述隧穿层中。
19.一种半导体装置的制造方法，所述制造方法包括以下步骤：
形成包括交替层叠的第一材料层和第二材料层的叠层；
在所述叠层中形成包括至少一个第一突出缘的第一开口；
在所述第一开口中形成包括至少一个第二突出缘的存储器层；以及
在所述存储器层上形成包括拓扑绝缘体的第一沟道层，所述拓扑绝缘体包括至少一个第三突出缘。
20.根据权利要求19所述的制造方法，其中，形成所述第一开口的步骤包括以下步骤：
在所述叠层上形成包括第二开口的掩模图案，其中，所述第二开口包括至少一个第四突出缘；以及
通过使用所述掩模图案作为蚀刻屏障蚀刻所述叠层来形成所述第一开口。
21.根据权利要求19所述的制造方法，其中，形成所述存储器层的步骤包括以下步骤：
在所述第一开口中形成阻挡层，所述阻挡层包括从所述第一突出缘转印的所述第二突出缘；
在所述阻挡层中形成包括从所述阻挡层转印的突出缘的数据存储层；以及
在所述数据存储层中形成包括从所述数据存储层转印的突出缘的隧穿层。
22.根据权利要求19所述的制造方法，其中，在形成所述第一沟道层的步骤中，形成包括位于所述第三突出缘处的半导体区域的所述拓扑绝缘体。
23.根据权利要求22所述的制造方法，其中，所述拓扑绝缘体包括：
非导体区域；以及
所述半导体区域，所述半导体区域联接到所述非导体区域并具有镜面对称。
24.根据权利要求19所述的制造方法，其中，在形成所述第一沟道层的步骤中，沿所述第一开口的内表面沉积二维原子层。
25.根据权利要求19所述的制造方法，其中，在形成所述第一沟道层的步骤中，利用所述拓扑绝缘体填充所述第一开口。
26.根据权利要求19所述的制造方法，所述制造方法还包括以下步骤：
在所述第一沟道层中形成绝缘芯。
27.根据权利要求19所述的制造方法，所述制造方法还包括以下步骤：
在所述第一沟道层中形成第二沟道层，其中，所述第二沟道层的材料不同于所述第一沟道层的材料。
28.根据权利要求27所述的制造方法，其中，所述第二沟道层包括多晶硅。
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