CN117636924A - 闪存的上电校验方法和装置 - Google Patents
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Abstract
本发明公开了一种闪存的上电校验方法，包括：步骤一、形成上电复位信号。步骤二、电荷泵字线读取电压以及控制栅线读取电压。步骤三、采用验证码进行验证。验证码的数据‘1’采用一个存储单元存储且存储单元设置为：和控制栅线读取电压连接的控制栅对应的浮栅存储‘0’，接地的控制栅对应的浮栅存储‘1’。步骤四、对验证结果进行判断，如果验证成功，则进行后续步骤五；如果验证失败，则重复进行步骤三。步骤五、加载闪存的修调信息；修调信息的数据‘1’采用一个存储单元存储且存储单元设置为：各浮栅都存储‘1’。本发明还公开了一种闪存的上电校验装置。本发明能防止上电时闪存内部电压不稳定造成的数据加载错误，保证上电的可靠性。
Description
技术领域
本发明涉及半导体集成电路的制造领域，特别是涉及一种闪存的上电校验方法。本发明还涉及一种闪存的上电校验装置。
背景技术
如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；现有闪存如闪存包括多个存储单元101，由多个所述存储单元101排列形成存储器的阵列结构。
各所述存储单元101都采用分离栅浮栅器件。
如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。
所述分离栅浮栅器件为N型器件，所述第一源漏区205a和所述第二源漏区205b都由N+区组成。
P型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。
所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线BL1。
所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线BL0。
各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线WL。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用CG0和CG1表示，第一栅极结构102a的所述控制栅105连接到控制栅线CG0，第一栅极结构102b的所述控制栅105连接到控制栅线CG1。
如图3所示，是现有闪存的上电校验过程中的信号曲线图；闪存的采用图1所示的存储单元。上电校验的步骤包括：
根据上电时电源电压Vdd的大小形成上电复位信号PORb。
电荷泵提供闪存的存储单元101进行操作时所需要的字线读取电压VWLR以及控制栅线读取电压VCGR。
图3中的NOR对应的曲线为闪存中的数据曲线，闪存为NOR闪存。而图1中所述存储单元包括双存储位，故为NORD型闪存。
进行如标记301所示的55AA码验证，如果验证通过即Verify OK，则进行后续标记302对应的加载闪存的修调信息(Triminfo)；如果验证失败即not OK，则重复进行55AA码验证。
但是，在上电过程中闪存的内部电压并不稳定，如虚线圈303所示，字线读取电压VWLR以及控制栅线读取电压VCGR的波动较大，即使通过了55AA码验证，在加载Triminfo的过程中也有可能出现错误，即电压波动较大时可能或出现错误，所以，具有上电加载(load)错误信息的风险。而闪存的修调信息为闪存的关键参数的修调数据，加载错误，则使得闪存无法正常运行。
发明内容
本发明是提供一种闪存的上电校验方法，能防止上电时闪存内部电压不稳定造成的数据加载错误，保证上电的可靠性。为此，本发明还提供一种闪存的上电校验装置。
本发明提供的闪存的上电校验方法包括如下步骤：
步骤一、根据上电时电源电压的大小形成上电复位信号。
步骤二、电荷泵提供闪存的存储单元进行操作时所需要的字线读取电压以及控制栅线读取电压。
各所述存储单元都采用分离栅浮栅器件，由多个所述存储单元排列形成闪存的阵列结构。
所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；每一个所述浮栅作为一个存储位；同一行的各所述第一栅极结构连接到对应的字线，同一行的各所述控制栅连接到对应的控制栅线。
步骤三、采用验证码进行验证，验证中，所述字线读取电压加到所读取的所述存储单元的所述第一栅极结构上，所述控制栅线读取电压连接到所读取的所述存储单元的一个所述控制栅上，所述存储单元的未连接所述控制栅线读取电压的所述控制栅接地。
在存储所述验证码的各所述存储单元中，所述验证码的数据‘1’采用一个所述存储单元存储且对应的所述存储单元设置为：和所述控制栅线读取电压连接的所述控制栅对应的所述浮栅存储‘0’，接地的所述控制栅对应的所述浮栅存储‘1’。
步骤四、对所述验证结果进行判断，如果验证成功，则进行后续步骤五；如果验证失败，则重复进行步骤三。
步骤五、加载闪存的修调信息；所述修调信息的数据‘1’采用一个所述存储单元存储且对应的所述存储单元设置为：各所述浮栅都存储‘1’。
进一步的改进是，步骤三中，所述验证码包括55AA码。
进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
进一步的改进是，所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成。
P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。
进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。
所述第二栅极结构由字线栅介质层和字线栅叠加而成。
进一步的改进是，所述浮栅为多晶硅浮栅；所述控制栅采用多晶硅栅，所述字线栅采用多晶硅栅。
所述隧穿介质层的材料为氧化层，所述控制栅介质层的材料为氧化层，所述字线栅介质层的材料为氧化层。
进一步的改进是，步骤一中，采用上电复位电路检测所述电源电压的大小并形成所述上电复位信号。
进一步的改进是，所述上电复位信号为高电平或者为低电平。
为解决上述技术问题，本发明提供的闪存的上电校验装置包括：
上电复位电路，用于在上电时根据电源电压的大小形成上电复位信号；
电荷泵，用于提供闪存的存储单元进行操作时所需要的字线读取电压以及控制栅线读取电压；
各所述存储单元都采用分离栅浮栅器件，由多个所述存储单元排列形成闪存的阵列结构；
所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；每一个所述浮栅作为一个存储位；同一行的各所述第一栅极结构连接到对应的字线，同一行的各所述控制栅连接到对应的控制栅线；
验证模块，用于采用验证码进行验证，验证中，所述字线读取电压加到所读取的所述存储单元的所述第一栅极结构上，所述控制栅线读取电压连接到所读取的所述存储单元的一个所述控制栅上，所述存储单元的未连接所述控制栅线读取电压的所述控制栅接地；
在存储所述验证码的各所述存储单元中，所述验证码的数据‘1’采用一个所述存储单元存储且对应的所述存储单元设置为：和所述控制栅线读取电压连接的所述控制栅对应的所述浮栅存储‘0’，接地的所述控制栅对应的所述浮栅存储‘1’；
加载模块，用于在验证成功后加载闪存的修调信息；所述修调信息的数据‘1’采用一个所述存储单元存储且对应的所述存储单元设置为：各所述浮栅都存储‘1’。
进一步的改进是，步骤三中，所述验证码包括55AA码。
进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
进一步的改进是，所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成。
P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。
进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。
所述第二栅极结构由字线栅介质层和字线栅叠加而成。
进一步的改进是，所述浮栅为多晶硅浮栅；所述控制栅采用多晶硅栅，所述字线栅采用多晶硅栅。
所述隧穿介质层的材料为氧化层，所述控制栅介质层的材料为氧化层，所述字线栅介质层的材料为氧化层。
进一步的改进是，所述上电复位信号为高电平或者为低电平。
本发明根据上电时闪存内部电压不稳定的特点，对验证步骤中的验证码的数据‘1’和加载步骤中的修调信息的数据‘1’进行了不同的设置，验证码的数据‘1’采用了对电压波动要求更严格的设置，修调信息的数据‘1’则采用了对电压波动要求较松的设置，当电压波动较大时，在验证步骤就会不通过；而如果验证步骤成功，则在加载步骤中电压波动也就不会对修调信息的数据‘1’产生加载错误，所以，能防止上电时闪存内部电压不稳定造成的数据加载错误，保证上电的可靠性。
其中，验证码的数据‘1’采用了对电压波动要求更严格的设置是指所述验证码的数据‘1’所对应的所述存储单元设置为：和所述控制栅线读取电压连接的所述控制栅对应的所述浮栅存储‘0’，接地的所述控制栅对应的所述浮栅存储‘1’，以所述分离栅浮栅器件为双分离栅浮栅器件为例，对应的所述存储单元所述存储的信息为‘10’，也即，存储单元的‘10’表示验证码的数据‘1’，读取时读取电流为Ir10，显然，所述存储单元的‘0’存储位的读取需要加大的控制栅线读取电压，故验证码的数据‘1’采用了对电压波动要求更严格的设置。
而修调信息的数据‘1’则采用了对电压波动要求较松的设置是指，所述修调信息的数据‘1’对应的所述存储单元的各所述浮栅都存储‘1’，以所述分离栅浮栅器件为双分离栅浮栅器件为例，对应的所述存储单元所述存储的信息为‘11’，也即，存储单元的‘11’表示修调信息的数据‘1’，读取时读取电流为Ir11，显然，所述存储单元的‘1’存储位的读取的控制栅线读取电压即使降低到0V，也能实现正确读取，故修调信息的数据‘1’则采用了对电压波动要求较松的设置。
验证码的数据‘1’和修调信息的数据‘1’分开进行设置且是分别按照最有利于避免上电时闪存内部电压波动的不利影响进行设置，故最后能防止上电时闪存内部电压不稳定造成的数据加载错误，保证上电的可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有闪存的存储单元的电路结构示意图；
图2是现有闪存的存储单元的剖面结构示意图；
图3是现有闪存的上电校验过程中的信号曲线图；
图4是本发明实施例闪存的上电校验方法的流程图；
图5是本发明实施例闪存的上电校验方法中验证码的数据‘1’在存储单元中存储的信息状态图；
图6是本发明实施例闪存的上电校验方法中修调信息的数据‘1’在存储单元中存储的信息状态图。
具体实施方式
如图4所示，是本发明实施例闪存的上电校验方法的流程图；上电校验过程中的信号曲线图也请参考图3所示；本发明实施例闪存的上电校验方法包括如下步骤：
步骤一、根据上电时电源电压Vdd的大小形成上电复位信号PORb。
本发明实施例方法中，采用上电复位电路检测所述电源电压Vdd的大小并形成所述上电复位信号PORb。
所述上电复位信号PORb为高电平。在其他实施例中，也能为：所述上电复位信号PORb为低电平。
步骤二、电荷泵提供闪存的存储单元101进行操作时所需要的字线读取电压VWLR以及控制栅线读取电压VCGR。
图3中的NOR对应的曲线为闪存中的数据曲线，闪存为NOR闪存。
所述存储单元101的电路结构也请参考图1所示，剖面结构也请参考图2所示，所述存储单元101都采用分离栅浮栅器件，由多个所述存储单元101排列形成闪存的阵列结构。
各所述存储单元101都采用分离栅浮栅器件。
如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。闪存为NORD闪存即具有双存储位的存储单元形成的NOR闪存。
所述分离栅浮栅器件为N型器件，所述第一源漏区205a和所述第二源漏区205b都由N+区组成。
P型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。
所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线BL1。
所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线BL0。
各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线WL。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用CG0和CG1表示，第一栅极结构102a的所述控制栅105连接到控制栅线CG0，第一栅极结构102b的所述控制栅105连接到控制栅线CG1。
由于在后续的验证中需要对选定的所述存储单元101进行读取，故需要提供字线读取电压VWLR以及控制栅线读取电压VCGR，图1中，显示了读取操作时对选定的所述存储单元101所加的电压，可以看出：控制栅线CG1接地GND；字线WL接字线读取电压VWLR，VWLR用括号表示；控制栅线CG0接地控制栅线读取电压VCGR，VCGR用括号表示。
步骤三、采用验证码进行验证，图1中，标记301对应的阶段为所述验证阶段，验证中，所述字线读取电压VWLR加到所读取的所述存储单元101的所述第一栅极结构上，所述控制栅线读取电压VCGR连接到所读取的所述存储单元101的一个所述控制栅105上，所述存储单元101的未连接所述控制栅线读取电压VCGR的所述控制栅105接地。
在存储所述验证码的各所述存储单元101中，所述验证码的数据‘1’采用一个所述存储单元101存储且对应的所述存储单元101设置为：和所述控制栅线读取电压VCGR连接的所述控制栅105对应的所述浮栅104存储‘0’，接地的所述控制栅105对应的所述浮栅104存储‘1’。
本发明实施例方法中，所述验证码包括55AA码。如图5所示，是本发明实施例闪存的上电校验方法中验证码的数据‘1’在存储单元中存储的信息状态图；55AA码如虚线框401所示，虚线框401中还显示了55AA对应的二进制数。
由于本发明实施例方法中，由于所述存储单元101为双分离栅浮栅器件，故所述存储单元101仅存在一个‘1’存储位，所述存储单元101的2个存储位的存储信息合起来为‘10’。图5中的所述存储单元101中所存储的信息正是‘10’，图5中还用箭头线表示了，55AA码中的各数据‘1’都采用存储了‘10’的所述存储单元101表示。
由于所述存储单元101的存储信息为‘0’的存储位对应的所述控制栅105所加电压为所述控制栅线读取电压VCGR，读取电流为Ir10，这时，为了实现正确的读取，所述控制栅线读取电压VCGR的值必须较大。这样当闪存内部电压不稳定时，如果所述控制栅线读取电压VCGR的值较小，必然无法轻易验证通过，故所述存储单元101所存储的信息为‘10’时，对于所述验证来说，是一种比较严格条件，能使内部电压波动较大时不易通过验证；而如果通过验证，则反过来说明内部电压波动较小，对后续修调信息的加载错误影响也会降低。
步骤四、对所述验证结果进行判断，如果验证成功，即图3中的Verify OK，则进行后续步骤五；如果验证失败，即图3中的not OK，则重复进行步骤三。
步骤五、加载闪存的修调信息；所述修调信息的数据‘1’采用一个所述存储单元101存储且对应的所述存储单元101设置为：各所述浮栅104都存储‘1’。
如图6所示，是本发明实施例闪存的上电校验方法中修调信息的数据‘1’在存储单元中存储的信息状态图；修调信息即Triminfo如虚线框402所示，虚线框402中仅示意性的显示了修调信息中的数据‘1’，可以看出，数据‘1’都采用图6中所示的所述存储单元101的存储信息即‘11’表示，图6中所示的所述存储单元101中两个存储位所存储的信息都为‘1’，两个存储位所存储的信息合起来为‘11’。
如图3所示，在上电校验过程中，如虚线圈303所示，所述字线读取电压VWLR和所述控制栅线读取电压VCGR并不稳定。但是，本发明实施例方法的加载闪存的修调信息的步骤即步骤五中，由于和所述控制栅线读取电压VCGR相连的所述控制栅所对应的存储位所存储的信息也为‘1’，故读取时，即使所述控制栅线读取电压VCGR的电压降低到0V，也能实现正确读取。所以，能在步骤三的基础上，进一步降低或消除内部电压的波动对修调信息的加载错误的影响。
本发明实施例根据上电时闪存内部电压不稳定的特点，对验证步骤中的验证码的数据‘1’和加载步骤中的修调信息的数据‘1’进行了不同的设置，验证码的数据‘1’采用了对电压波动要求更严格的设置，修调信息的数据‘1’则采用了对电压波动要求较松的设置，当电压波动较大时，在验证步骤就会不通过；而如果验证步骤成功，则在加载步骤中电压波动也就不会对修调信息的数据‘1’产生加载错误，所以，能防止上电时闪存内部电压不稳定造成的数据加载错误，保证上电的可靠性。
其中，验证码的数据‘1’采用了对电压波动要求更严格的设置是指所述验证码的数据‘1’所对应的所述存储单元101设置为：和所述控制栅线读取电压VCGR连接的所述控制栅105对应的所述浮栅104存储‘0’，接地的所述控制栅105对应的所述浮栅104存储‘1’，以所述分离栅浮栅器件为双分离栅浮栅器件为例，对应的所述存储单元101所述存储的信息为‘10’，也即，存储单元101的‘10’表示验证码的数据‘1’，读取时读取电流为Ir10，显然，所述存储单元101的‘0’存储位的读取需要加大的控制栅线读取电压VCGR，故验证码的数据‘1’采用了对电压波动要求更严格的设置。
而修调信息的数据‘1’则采用了对电压波动要求较松的设置是指，所述修调信息的数据‘1’对应的所述存储单元101的各所述浮栅104都存储‘1’，以所述分离栅浮栅器件为双分离栅浮栅器件为例，对应的所述存储单元101所述存储的信息为‘11’，也即，存储单元101的‘11’表示修调信息的数据‘1’，读取时读取电流为Ir11，显然，所述存储单元101的‘1’存储位的读取的控制栅线读取电压VCGR即使降低到0V，也能实现正确读取，故修调信息的数据‘1’则采用了对电压波动要求较松的设置。
验证码的数据‘1’和修调信息的数据‘1’分开进行设置且是分别按照最有利于避免上电时闪存内部电压波动的不利影响进行设置，故最后能防止上电时闪存内部电压不稳定造成的数据加载错误，保证上电的可靠性。
本发明实施例闪存的上电校验装置包括：
上电复位电路，用于在上电时根据电源电压Vdd的大小形成上电复位信号PORb。
所述上电复位信号PORb为高电平。在其他实施例中也能为：所述上电复位信号PORb为低电平。
电荷泵，用于提供闪存的存储单元101进行操作时所需要的字线读取电压VWLR以及控制栅线读取电压VCGR。
各所述存储单元101都采用分离栅浮栅器件，由多个所述存储单元101排列形成闪存的阵列结构；
各所述存储单元101都采用分离栅浮栅器件。
如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。闪存为NORD闪存即具有双存储位的存储单元形成的NOR闪存。
所述分离栅浮栅器件为N型器件，所述第一源漏区205a和所述第二源漏区205b都由N+区组成。
P型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。
所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线BL1。
所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线BL0。
各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线WL。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用CG0和CG1表示，第一栅极结构102a的所述控制栅105连接到控制栅线CG0，第一栅极结构102b的所述控制栅105连接到控制栅线CG1。
由于在后续的验证中需要对选定的所述存储单元101进行读取，故需要提供字线读取电压VWLR以及控制栅线读取电压VCGR，图1中，显示了读取操作时对选定的所述存储单元101所加的电压，可以看出：控制栅线CG1接地GND；字线WL接字线读取电压VWLR，VWLR用括号表示；控制栅线CG0接地控制栅线读取电压VCGR，VCGR用括号表示。
验证模块，用于采用验证码进行验证，验证中，所述字线读取电压VWLR加到所读取的所述存储单元101的所述第一栅极结构上，所述控制栅线读取电压VCGR连接到所读取的所述存储单元101的一个所述控制栅105上，所述存储单元101的未连接所述控制栅线读取电压VCGR的所述控制栅105接地。
在存储所述验证码的各所述存储单元101中，所述验证码的数据‘1’采用一个所述存储单元101存储且对应的所述存储单元101设置为：和所述控制栅线读取电压VCGR连接的所述控制栅105对应的所述浮栅104存储‘0’，接地的所述控制栅105对应的所述浮栅104存储‘1’。
本发明实施例中，所述验证码包括55AA码。如图5所示，55AA码如虚线框401所示，虚线框401中还显示了55AA对应的二进制数。
由于本发明实施例中，由于所述存储单元101为双分离栅浮栅器件，故所述存储单元101仅存在一个‘1’存储位，所述存储单元101的2个存储位的存储信息合起来为‘10’。图5中的所述存储单元101中所存储的信息正是‘10’，图5中还用箭头线表示了，55AA码中的各数据‘1’都采用存储了‘10’的所述存储单元101表示。
由于所述存储单元101的存储信息为‘0’的存储位对应的所述控制栅105所加电压为所述控制栅线读取电压VCGR，读取电流为Ir10，这时，为了实现正确的读取，所述控制栅线读取电压VCGR的值必须较大。这样当闪存内部电压不稳定时，如果所述控制栅线读取电压VCGR的值较小，必然无法轻易验证通过，故所述存储单元101所存储的信息为‘10’时，对于所述验证来说，是一种比较严格条件，能使内部电压波动较大时不易通过验证；而如果通过验证，则反过来说明内部电压波动较小，对后续修调信息的加载错误影响也会降低。
验证模块在验证完成后会形成验证结果并作出验证是否通过的判断。
加载模块，用于在验证成功后加载闪存的修调信息；所述修调信息的数据‘1’采用一个所述存储单元101存储且对应的所述存储单元101设置为：各所述浮栅104都存储‘1’。
如图6所示，修调信息即Triminfo如虚线框402所示，虚线框402中仅示意性的显示了修调信息中的数据‘1’，可以看出，数据‘1’都采用图6中所示的所述存储单元101的存储信息即‘11’表示，图6中所示的所述存储单元101中两个存储位所存储的信息都为‘1’，两个存储位所存储的信息合起来为‘11’，者有利于实现对存储信息为‘11’的所述存储单元有利于实现读取。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种闪存的上电校验方法，其特征在于，包括如下步骤：
步骤一、根据上电时电源电压的大小形成上电复位信号；
步骤二、电荷泵提供闪存的存储单元进行操作时所需要的字线读取电压以及控制栅线读取电压；
各所述存储单元都采用分离栅浮栅器件，由多个所述存储单元排列形成闪存的阵列结构；
所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；每一个所述浮栅作为一个存储位；同一行的各所述第一栅极结构连接到对应的字线，同一行的各所述控制栅连接到对应的控制栅线；
步骤三、采用验证码进行验证，验证中，所述字线读取电压加到所读取的所述存储单元的所述第一栅极结构上，所述控制栅线读取电压连接到所读取的所述存储单元的一个所述控制栅上，所述存储单元的未连接所述控制栅线读取电压的所述控制栅接地；
在存储所述验证码的各所述存储单元中，所述验证码的数据‘1’采用一个所述存储单元存储且对应的所述存储单元设置为：和所述控制栅线读取电压连接的所述控制栅对应的所述浮栅存储‘0’，接地的所述控制栅对应的所述浮栅存储‘1’；
步骤四、对所述验证结果进行判断，如果验证成功，则进行后续步骤五；如果验证失败，则重复进行步骤三；
步骤五、加载闪存的修调信息；所述修调信息的数据‘1’采用一个所述存储单元存储且对应的所述存储单元设置为：各所述浮栅都存储‘1’。
2.如权利要求1所述的闪存的上电校验方法，其特征在于：步骤三中，所述验证码包括55AA码。
3.如权利要求1所述的闪存的上电校验方法，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
4.如权利要求3所述的闪存的上电校验方法，其特征在于：所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成；
P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。
5.如权利要求4所述的闪存的上电校验方法，其特征在于：
各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成；
所述第二栅极结构由字线栅介质层和字线栅叠加而成。
6.如权利要求5所述的闪存的上电校验方法，其特征在于：所述浮栅为多晶硅浮栅；所述控制栅采用多晶硅栅，所述字线栅采用多晶硅栅；
所述隧穿介质层的材料为氧化层，所述控制栅介质层的材料为氧化层，所述字线栅介质层的材料为氧化层。
7.如权利要求1所述的闪存的上电校验方法，其特征在于：步骤一中，采用上电复位电路检测所述电源电压的大小并形成所述上电复位信号。
8.如权利要求7所述的闪存的上电校验方法，其特征在于：所述上电复位信号为高电平或者为低电平。
9.一种闪存的上电校验装置，其特征在于，包括：
上电复位电路，用于在上电时根据电源电压的大小形成上电复位信号；
电荷泵，用于提供闪存的存储单元进行操作时所需要的字线读取电压以及控制栅线读取电压；
各所述存储单元都采用分离栅浮栅器件，由多个所述存储单元排列形成闪存的阵列结构；
所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；每一个所述浮栅作为一个存储位；同一行的各所述第一栅极结构连接到对应的字线，同一行的各所述控制栅连接到对应的控制栅线；
验证模块，用于采用验证码进行验证，验证中，所述字线读取电压加到所读取的所述存储单元的所述第一栅极结构上，所述控制栅线读取电压连接到所读取的所述存储单元的一个所述控制栅上，所述存储单元的未连接所述控制栅线读取电压的所述控制栅接地；
在存储所述验证码的各所述存储单元中，所述验证码的数据‘1’采用一个所述存储单元存储且对应的所述存储单元设置为：和所述控制栅线读取电压连接的所述控制栅对应的所述浮栅存储‘0’，接地的所述控制栅对应的所述浮栅存储‘1’；
加载模块，用于在验证成功后加载闪存的修调信息；所述修调信息的数据‘1’采用一个所述存储单元存储且对应的所述存储单元设置为：各所述浮栅都存储‘1’。
10.如权利要求9所述的闪存的上电校验装置，其特征在于：步骤三中，所述验证码包括55AA码。
11.如权利要求9所述的闪存的上电校验装置，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
12.如权利要求11所述的闪存的上电校验装置，其特征在于：所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成；
P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。
13.如权利要求12所述的闪存的上电校验装置，其特征在于：
各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成；
所述第二栅极结构由字线栅介质层和字线栅叠加而成。
14.如权利要求13所述的闪存的上电校验装置，其特征在于：所述浮栅为多晶硅浮栅；所述控制栅采用多晶硅栅，所述字线栅采用多晶硅栅；
所述隧穿介质层的材料为氧化层，所述控制栅介质层的材料为氧化层，所述字线栅介质层的材料为氧化层。
15.如权利要求9所述的闪存的上电校验装置，其特征在于：所述上电复位信号为高电平或者为低电平。
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