CN117636777A - 栅极驱动器和显示设备 - Google Patents

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Abstract

提供栅极驱动器和显示设备。所述栅极驱动器包括多个级，其中，多个级中的每一个包括：输出单元，包括上拉晶体管和下拉晶体管，上拉晶体管连接在第一时钟端子和输出端子之间，并且下拉晶体管连接在输出端子和电压输入端子之间；第一节点控制器，被配置为控制下拉晶体管的栅极所连接到的第一控制节点的电压电平；以及第二节点控制器，被配置为控制上拉晶体管的栅极所连接到的第二控制节点的电压电平，其中，第二节点控制器包括：第一控制晶体管，连接在第一时钟端子和第二控制节点之间，并且包括连接到第一控制节点的栅极；以及第二控制晶体管，包括连接到第一控制晶体管的栅极的栅极，并且被配置为控制第一时钟端子和第二时钟端子之间的短路。

Description

栅极驱动器和显示设备
相关申请的交叉引用
本申请基于并要求于2022年8月23日在韩国知识产权局提交的第10-2022-0105774号韩国专利申请的优先权，上述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
一个或多个实施例涉及栅极驱动器和包括栅极驱动器的显示设备。
背景技术
显示设备包括像素部、栅极驱动器、数据驱动器和控制器，像素部包括多个像素。栅极驱动器包括连接到栅极线的级，并且级被配置为响应于来自控制器的信号将栅极信号供应到连接到级的栅极线。
发明内容
一个或多个实施例包括被配置为稳定地输出栅极信号的栅极驱动器和包括栅极驱动器的显示设备。将通过实施例实现的技术目的不限于以上提到的技术目的，并且根据本公开的描述，本领域普通技术人员将清楚地理解未提及的其它技术目的。
附加方面将在以下描述中部分地阐述，并且将部分地根据描述而变得明显，或者可以通过实践所呈现的本公开的实施例而获知。
根据一个或多个实施例，栅极驱动器包括多个级，其中，所述多个级中的每一个包括：输出单元，包括上拉晶体管和下拉晶体管，所述上拉晶体管连接在第一时钟端子和输出端子之间，并且所述下拉晶体管连接在所述输出端子和电压输入端子之间；第一节点控制器，被配置为控制所述下拉晶体管的栅极所连接到的第一控制节点的电压电平；以及第二节点控制器，被配置为控制所述上拉晶体管的栅极所连接到的第二控制节点的电压电平，其中，所述第二节点控制器包括：第一控制晶体管，连接在所述第一时钟端子和所述第二控制节点之间，并且所述第一控制晶体管包括连接到所述第一控制节点的栅极；以及第二控制晶体管，包括连接到所述第一控制晶体管的所述栅极的栅极，并且所述第二控制晶体管被配置为控制所述第一时钟端子和第二时钟端子之间的短路。
所述第一节点控制器可以包括：第一晶体管，连接在第一节点和被施加起始信号的输入端子之间，所述第一晶体管包括连接到所述第一时钟端子的栅极；以及第二晶体管，连接在所述第一节点和所述第一控制节点之间，并且包括连接到所述电压输入端子的栅极。
所述第一节点控制器还可以包括：第三晶体管，连接在第二节点和所述第二时钟端子之间，并且包括连接到所述第一控制节点的栅极；以及第一电容器，连接在所述第一控制节点和所述第二节点之间。
所述起始信号可以是从前一级的输出端子输出的输出信号。
施加到所述第一时钟端子的第一时钟信号和施加到所述第二时钟端子的第二时钟信号可以具有相位差。
所述第二节点控制器还可以包括：第四晶体管，连接在第三节点和所述电压输入端子之间，并且所述第四晶体管包括连接到所述第一时钟端子的栅极；第五晶体管，连接在所述第三节点和第四节点之间，并且所述第五晶体管包括连接到所述电压输入端子的栅极；第六晶体管，连接在第五节点和所述第二时钟端子之间，并且所述第六晶体管包括连接到所述第四节点的栅极；以及第七晶体管，连接在所述第五节点和所述第二控制节点之间，并且所述第七晶体管包括连接到所述第二时钟端子的栅极，其中，所述第二控制晶体管可以连接在所述第一时钟端子和所述第三节点之间。
所述第二节点控制器还可以包括：第二电容器，连接在所述第一时钟端子和所述第二控制节点之间；以及第三电容器，连接在所述第四节点和所述第五节点之间。
所述第二节点控制器还可以包括：第九晶体管，连接在所述第六晶体管和所述第二时钟端子之间，并且所述第九晶体管包括连接到所述第四节点的栅极。
所述第二节点控制器还可以包括：第四晶体管，连接在第三节点和所述第一时钟端子之间，并且所述第四晶体管包括连接到所述第一时钟端子的栅极；第五晶体管，连接在所述第三节点和第四节点之间，并且所述第五晶体管包括连接到所述电压输入端子的栅极；第六晶体管，连接在第五节点和所述第二时钟端子之间，并且所述第六晶体管包括连接到所述第四节点的栅极；以及第七晶体管，连接在所述第五节点和所述第二控制节点之间，并且所述第七晶体管包括连接到所述第二时钟端子的栅极，其中，所述第二控制晶体管可以连接在所述第一时钟端子和所述第三节点之间。
所述第二节点控制器还可以包括：第九晶体管，连接在所述第六晶体管和所述第二时钟端子之间，并且所述第九晶体管包括连接到所述第四节点的栅极。
具有相位差的四个时钟信号可以被顺序地施加到所述栅极驱动器，所述四个时钟信号之中的两个时钟信号可以被供应到所述多个级中的每一个，并且所述四个时钟信号中的输入对可以每四个级被重复。
根据一个或多个实施例，显示设备包括：像素部，多个像素布置在所述像素部中；以及栅极驱动器，被配置为将栅极信号输出到所述多个像素，其中，所述栅极驱动器包括多个级，并且所述多个级中的每一个包括：输出单元，包括上拉晶体管和下拉晶体管，所述上拉晶体管连接在第一时钟端子和被配置为输出所述栅极信号的输出端子之间，并且所述下拉晶体管连接在所述输出端子和电压输入端子之间；第一节点控制器，被配置为控制所述下拉晶体管的栅极所连接到的第一控制节点的电压电平；以及第二节点控制器，被配置为控制所述上拉晶体管的栅极所连接到的第二控制节点的电压电平，其中，所述第二节点控制器包括：第一控制晶体管，连接在所述第一时钟端子和所述第二控制节点之间，并且所述第一控制晶体管包括连接到所述第一控制节点的栅极；以及第二控制晶体管，包括连接到所述第一控制晶体管的所述栅极的栅极，并且所述第二控制晶体管被配置为控制所述第一时钟端子和第二时钟端子之间的短路。
所述第一节点控制器可以包括：第一晶体管，连接在被施加起始信号的输入端子和第一节点之间，所述第一晶体管包括连接到所述第一时钟端子的栅极；以及第二晶体管，连接在所述第一节点和所述第一控制节点之间，并且所述第二晶体管包括连接到所述电压输入端子的栅极；第三晶体管，连接在第二节点和所述第二时钟端子之间，并且所述第三晶体管包括连接到所述第一控制节点的栅极；以及第一电容器，连接在所述第一控制节点和所述第二节点之间。
所述起始信号可以是从前一级的输出端子输出的输出信号。
施加到所述第一时钟端子的第一时钟信号和施加到所述第二时钟端子的第二时钟信号可以具有相位差。
所述第二节点控制器还可以包括：第四晶体管，连接在第三节点和所述电压输入端子之间，并且所述第四晶体管包括连接到所述第一时钟端子的栅极；第五晶体管，连接在所述第三节点和第四节点之间，并且所述第五晶体管包括连接到所述电压输入端子的栅极；第六晶体管，连接在第五节点和第二时钟端子之间，并且所述第六晶体管包括连接到所述第四节点的栅极；以及第七晶体管，连接在所述第五节点和所述第二控制节点之间，并且所述第七晶体管包括连接到所述第二时钟端子的栅极；第二电容器，连接在所述第一时钟端子和所述第二控制节点之间；以及第三电容器，连接在所述第四节点和所述第五节点之间，其中，所述第二控制晶体管可以连接在所述第一时钟端子和所述第三节点之间。
所述第二节点控制器还可以包括：第九晶体管，连接在所述第六晶体管和所述第二时钟端子之间，并且所述第九晶体管包括连接到所述第四节点的栅极。
所述第二节点控制器还可以包括：第四晶体管，连接在第三节点和所述第一时钟端子之间，并且所述第四晶体管包括连接到所述第一时钟端子的栅极；第五晶体管，连接在所述第三节点和第四节点之间，并且所述第五晶体管包括连接到所述电压输入端子的栅极；第六晶体管，连接在第五节点和所述第二时钟端子之间，并且所述第六晶体管包括连接到所述第四节点的栅极；以及第七晶体管，连接在所述第五节点和所述第二控制节点之间，并且所述第七晶体管包括连接到所述第二时钟端子的栅极；以及第三电容器，连接在所述第四节点和所述第五节点之间，其中，所述第二控制晶体管可以连接在所述第一时钟端子和所述第三节点之间。
所述第二节点控制器还可以包括：第九晶体管，连接在所述第六晶体管和所述第二时钟端子之间，并且所述第九晶体管包括连接到所述第四节点的栅极。
具有相位差的四个时钟信号可以被顺序地供应到所述栅极驱动器，所述四个时钟信号之中的两个时钟信号可以被供应到所述多个级中的每一个，并且所述四个时钟信号中的输入对可以每四个级被重复。
附图说明
根据以下结合附图的描述，本公开的特定实施例的以上和其它方面、特征和优点将更加明显，在附图中：
图1是根据实施例的显示设备的示意性平面图；
图2是根据实施例的像素的等效电路图；
图3是根据实施例的栅极驱动器的示意图；
图4是示出图3的栅极驱动器的输入/输出信号的时序图；
图5是包括在图3的栅极驱动器中的级的示例的电路图；
图6是用于说明驱动图5的级的方法的时序图；以及
图7、图8和图9是示出根据实施例的栅极驱动器的级的各种修改示例的电路图。
具体实施方式
现在将详细参考实施例，在附图中示出了实施例的示例，在附图中，同样的附图标记始终指代同样的元件。在这方面，所呈现的实施例可以具有不同的形式，并且不应被解释为局限于在本文中阐述的描述。因此，仅通过参考附图在下面描述实施例，以说明本说明书的方面。如在本文中使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。在整个本公开中，表述“a、b和c中的至少一个(者/种)”表示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c全部或者其变型。
由于本公开允许各种变化和许多实施例，因此将在附图中示出并在书面的描述中描述特定实施例。将参考下面参照附图详细描述的实施例来阐明本公开的效果和特征以及用于实现本公开的效果和特征的方法。然而，本公开不限于以下实施例，并且可以以各种形式实现。
虽然可以使用诸如“第一”和“第二”的术语来描述各种元件，但是这些元件不应局限于以上术语。以上术语用于将一个元件与另一元件区分开。
除非上下文另外明确指示，否则如在本文中使用的单数形式“一个”、“一种”和“所述(该)”旨在也包括复数形式。
将理解的是，如在本文中使用的术语“包括”、“包含”、“具有”和/或“具备”说明存在所陈述的特征或元件，但是不排除附加一个或多个其它特征或元件。
将进一步理解的是，当层、区或元件被称为“在”另一层、区或元件“上”时，所述层、区或元件可以直接或间接在所述另一层、区或元件上。也就是说，例如，可以存在居间层、居间区或居间元件。
为了便于说明，附图中的元件的尺寸可能被夸大或缩小。作为示例，附图中所示的每个元件的尺寸和厚度是为了便于说明而任意表示的，并且因此，本公开不必局限于此。
在本说明书中，“A和/或B”表示A或B或者A和B。在本说明书中，“A和B中的至少一个(者/种)”表示A或B或者A和B。
在下面的实施例中，当描述X连接到Y时，X可以电连接到Y，X可以功能性地连接到Y，或者X可以直接连接到Y。这里，X和Y可以是物体(例如，设备、元件、电路、布线、电极、端子、导电层和层等)。因此，X和Y不局限于预设的连接关系和在附图中示出并在详细描述中描述的连接关系，而是可以包括除了在附图中示出并在详细描述中描述的连接关系之外的连接关系。
X电连接到Y的情况可以包括使X和Y之间能够电连接的至少一个元件(例如，开关、晶体管、电容元件、电感器、电阻元件和二极管等)连接在X和Y之间的情况。
在下面的实施例中，与元件状态相关联使用的“导通”可以表示元件的激活状态，并且“截止”可以表示元件的非激活状态。与由元件接收的信号相关联使用的“导通”可以表示使元件激活的信号，并且“截止”可以表示使元件禁用的信号。元件可以由高电平电压或低电平电压激活。作为示例，P型晶体管可以由低电平电压激活，并且N型晶体管可以由高电平电压激活。因此，应当理解的是，用于P型晶体管和N型晶体管的“导通”电压是相反的(低与高)电压电平。在下文中，使晶体管激活的电压和电压电平被称为导通电压和导通电压电平，并且使晶体管禁用的电压和电压电平被称为截止电压和截止电压电平。
图1是根据实施例的显示设备10的示意性平面图。
根据实施例的显示设备10可以被实现为诸如智能电话、移动电话、智能手表、导航设备、游戏机、电视机(TV)、用于汽车的头部单元、笔记本计算机、膝上型计算机、平板计算机、个人多媒体播放器(PMP)和个人数字助理(PDA)等的电子设备。另外，电子设备可以是柔性设备。
参照图1，根据实施例的显示设备10可以包括像素部110、栅极驱动器130、数据驱动器150和控制器170。在实施例中，显示设备10可以包括显示面板，显示面板包括基底以及设置在基底上的像素部110和栅极驱动器130。包括数据驱动器150和控制器170的电路板可以电连接到显示面板。
多个像素PX以及可以被配置为将电信号施加到多个像素PX的信号线可以布置在像素部110中。
多个像素PX可以在第一方向(X方向、行方向)和第二方向(Y方向、列方向)上重复地布置。多个像素PX可以以诸如条纹结构、结构和马赛克结构等的各种结构布置，以显示图像。多个像素PX中的每一个可以包括有机发光二极管作为显示元件。有机发光二极管可以连接到像素电路。像素电路可以包括多个晶体管和至少一个电容器。
被配置为将电信号施加到多个像素PX的信号线可以包括多条栅极线GL和多条数据线DL，其中，多条栅极线GL在第一方向上延伸，并且多条数据线DL在第二方向上延伸。多条栅极线GL可以设置为在第二方向上彼此间隔开，并且被配置为将栅极信号传输到像素PX。多条数据线DL可以设置为在第一方向上彼此间隔开，并且被配置为将数据信号传输到像素PX。多个像素PX中的每一个可以连接到多条栅极线GL之中的至少一条对应的栅极线和多条数据线DL之中的至少一条对应的数据线。在实施例中，连接到每个像素PX的至少一条栅极线GL可以包括图2中所示的第一栅极控制线GCL1、第二栅极控制线GCL2、第三栅极控制线GCL3、第四栅极控制线GCL4和第五栅极控制线GCL5中的至少一者。
栅极驱动器130可以连接到多条栅极线GL，被配置为响应于从控制器170接收的控制信号GCS产生栅极信号，并且将栅极信号顺序地供应到栅极线GL。栅极线GL可以连接到包括在像素PX中的晶体管的栅极。栅极信号可以是方波信号，方波信号包括使连接到栅极线GL的晶体管导通的导通电压(导通电压电平)和使连接到栅极线GL的晶体管截止的截止电压(截止电压电平)。导通电压和截止电压交替地且重复地设置在方波信号中。在实施例中，导通电压可以是高电平电压(在下文中被称为“高电压”)或低电平电压(在下文中被称为“低电压”)。可以根据像素PX中的被配置为接收栅极信号的晶体管的功能来确定保持栅极信号的导通电压的周期(在下文中被称为“导通电压周期”)以及保持栅极信号的截止电压的周期(在下文中被称为“截止电压周期”)。栅极驱动器130可以包括被配置为顺序地产生并且输出栅极信号的移位寄存器(或级)。
数据驱动器150可以连接到多条数据线DL并且被配置为响应于来自控制器170的控制信号DCS将数据信号供应到数据线DL。供应到数据线DL的数据信号可以被供应到栅极信号所供应到的像素PX。为了这个目的，数据驱动器150可以被配置为将数据信号与栅极信号同步地供应到数据线DL。
在显示设备是有机发光显示设备的情况下，第一电源电压ELVDD(参见图2)和第二电源电压ELVSS(参见图2)可以被供应到像素部110的像素PX。第一电源电压ELVDD可以是被提供到包括在每个像素PX中的有机发光二极管的第一电极(像素电极或阳极)的高电压。第二电源电压ELVSS可以是被提供到有机发光二极管的第二电极(相对电极或阴极)的低电压。第一电源电压ELVDD和第二电源电压ELVSS是被配置为使多个像素PX发射光的驱动电压。
控制器170可以被配置为基于从外部输入的信号产生控制信号GCS和DCS。控制器170可以被配置为将控制信号GCS供应到栅极驱动器130，并且将控制信号DCS供应到数据驱动器150。
在实施例中，包括在像素电路中的多个晶体管可以是N型氧化物薄膜晶体管。氧化物薄膜晶体管的有源图案(半导体层)可以包括氧化物。
在实施例中，包括在像素电路中的多个晶体管中的一些晶体管可以是N型氧化物薄膜晶体管，并且其它晶体管可以是P型硅薄膜晶体管。硅薄膜晶体管的有源图案(半导体层)可以包括非晶硅或多晶硅等。
图2是根据实施例的像素PX的等效电路图。
参照图2，像素PX包括像素电路和连接到像素电路的作为显示元件的有机发光二极管OLED。像素电路包括多个晶体管(即，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7)、电容器Cst以及连接到像素电路的信号线、第一初始化电压线VIL1和第二初始化电压线VIL2以及驱动电压线PL。信号线可以包括数据线DL、第一栅极控制线GCL1、第二栅极控制线GCL2、第三栅极控制线GCL3、第四栅极控制线GCL4和第五栅极控制线GCL5。第一栅极控制线GCL1、第二栅极控制线GCL2、第三栅极控制线GCL3、第四栅极控制线GCL4和第五栅极控制线GCL5可以是图1中所示的栅极线GL的示例。
第一晶体管M1可以是驱动晶体管，并且第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7可以是开关晶体管。依据晶体管的类型(P型或N型)和/或操作条件，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7中的每一者的第一端子可以是源极端子或漏极端子，并且第二端子可以是与第一端子不同的端子。作为示例，在第一端子是源极端子的情况下，第二端子可以是漏极端子。在实施例中，源极端子和漏极端子可以被分别可互换地称为源极电极和漏极电极。
驱动电压线PL可以被配置为将第一电源电压ELVDD传输到第一晶体管M1。第一电源电压ELVDD可以是被提供到包括在每个像素PX中的有机发光二极管的第一电极(像素电极或阳极)的高电压。第一初始化电压线VIL1可以被配置为将第一初始化电压VINT1传输到像素PX，其中，第一初始化电压VINT1使第一晶体管M1初始化。第二初始化电压线VIL2可以被配置为将第二初始化电压VINT2传输到像素PX，其中，第二初始化电压VINT2使有机发光二极管OLED初始化。
在图2中，在第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7之中，第三晶体管M3和第四晶体管M4可以被实现为N沟道金属氧化物半导体(NMOS)场效应晶体管(N沟道MOSFET)，并且其余的晶体管可以被实现为P沟道金属氧化物半导体(PMOS)场效应晶体管(P沟道MOSFET)。
第一晶体管M1可以连接在驱动电压线PL和有机发光二极管OLED之间。第一晶体管M1可以通过第五晶体管M5连接到驱动电压线PL，并且通过第六晶体管M6电连接到有机发光二极管OLED。第一晶体管M1包括栅极、第一端子和第二端子，其中，栅极连接到第二节点N2，第一端子连接到第一节点N1，并且第二端子连接到第三节点N3。第一晶体管M1可以被配置为根据第二晶体管M2的开关操作接收数据信号DATA并且将驱动电流供应到有机发光二极管OLED。
第二晶体管M2(数据写入晶体管)可以连接在数据线DL和第一节点N1之间，并且通过第五晶体管M5连接到驱动电压线PL。第一节点N1可以是第一晶体管M1和第五晶体管M5所连接到的节点。第二晶体管M2包括栅极、第一端子和第二端子，其中，栅极连接到第一栅极控制线GCL1，第一端子连接到数据线DL，并且第二端子连接到第一节点N1(或第一晶体管M1的第一端子)。第二晶体管M2可以响应于通过第一栅极控制线GCL1传输的第一栅极信号GW而导通，并且被配置为将从数据线DL接收的数据信号DATA传输到第一节点N1。
第三晶体管M3(补偿晶体管)可以连接在第二节点N2和第三节点N3之间。第三晶体管M3可以通过第六晶体管M6连接到有机发光二极管OLED。第二节点N2可以是第一晶体管M1的栅极所连接到的节点，并且第三节点N3可以是第一晶体管M1和第六晶体管M6所连接到的节点。第三晶体管M3包括栅极、第一端子和第二端子，其中，栅极连接到第二栅极控制线GCL2，第一端子连接到第二节点N2(或第一晶体管M1的栅极)，并且第二端子连接到第三节点N3(或第一晶体管M1的第二端子)。第三晶体管M3可以响应于从第二栅极控制线GCL2接收的第二栅极信号GC而导通，并且可以被配置为通过使第一晶体管M1以二极管式连接来补偿第一晶体管M1的阈值电压。
第四晶体管M4(第一初始化晶体管)可以连接在第二节点N2和第一初始化电压线VIL1之间。第四晶体管M4包括栅极、第一端子和第二端子，其中，栅极连接到第三栅极控制线GCL3，第一端子连接到第二节点N2，并且第二端子连接到第一初始化电压线VIL1。第四晶体管M4可以响应于从第三栅极控制线GCL3接收的第三栅极信号GI而导通，以通过将第一初始化电压VINT1传输到第一晶体管M1的栅极来使第一晶体管M1的栅极初始化。
第五晶体管M5(第一发射控制晶体管)可以连接在驱动电压线PL和第一节点N1之间。第六晶体管M6(第二发射控制晶体管)可以连接在第三节点N3和有机发光二极管OLED之间。第五晶体管M5可以包括栅极、第一端子和第二端子，其中，栅极连接到第五栅极控制线GCL5，第一端子连接到驱动电压线PL，并且第二端子连接到第一节点N1。第六晶体管M6可以包括栅极、第一端子和第二端子，其中，栅极连接到第五栅极控制线GCL5，第一端子连接到第三节点N3，并且第二端子连接到有机发光二极管OLED的像素电极。第五晶体管M5和第六晶体管M6响应于从第五栅极控制线GCL5接收的第五栅极信号EM而同时导通，并且驱动电流流过有机发光二极管OLED。
第七晶体管M7(第二初始化晶体管)可以连接在有机发光二极管OLED和第二初始化电压线VIL2之间。第七晶体管M7可以包括栅极、第一端子和第二端子，其中，栅极连接到第四栅极控制线GCL4，第一端子连接到第六晶体管M6的第二端子和有机发光二极管OLED的像素电极，并且第二端子连接到第二初始化电压线VIL2。第七晶体管M7可以响应于从第四栅极控制线GCL4接收的第四栅极信号GB而导通，以通过将第二初始化电压VINT2传输到有机发光二极管OLED的像素电极来使有机发光二极管OLED初始化。
电容器Cst可以包括第一电极和第二电极。第一电极可以连接到第一晶体管M1的栅极，并且第二电极可以连接到驱动电压线PL。电容器Cst可以通过存储并且保持与第一晶体管M1的栅极的电压和驱动电压线PL的电压之间的差对应的电压来保持施加到第一晶体管M1的栅极的电压。
有机发光二极管OLED可以包括像素电极和相对电极，并且相对电极可以被配置为接收第二电源电压ELVSS。第二电源电压ELVSS可以是被提供到有机发光二极管OLED的第二电极(相对电极或阴极)的低电压。有机发光二极管OLED可以被配置为根据从第一晶体管M1供应的驱动电流显示图像并且发射光。第一电源电压ELVDD和第二电源电压ELVSS是被配置为使多个像素PX发射光的驱动电压。
像素PX可以在一个帧周期期间包括非发射周期和发射周期。帧周期可以是在其期间显示一帧图像的周期。非发射周期可以包括其中第四晶体管M4导通以使第一晶体管M1的栅极初始化的初始化周期、其中第二晶体管M2导通并且数据信号DATA被供应到像素PX的数据写入周期、其中第三晶体管M3导通并且第一晶体管M1的阈值电压被补偿的补偿周期以及其中第七晶体管M7导通以使有机发光二极管OLED初始化的复位周期。发射周期可以是其中第五晶体管M5和第六晶体管M6导通并且有机发光二极管OLED被配置为发射光的周期。发射周期可以比非发射周期的初始化周期、数据写入周期、补偿周期和复位周期中的每一者长。
在本实施例中，多个晶体管(薄膜晶体管)M1、M2、M3、M4、M5、M6和M7中的至少一者包括包含氧化物的半导体层，并且其余的晶体管包括包含硅的半导体层。具体地，直接影响显示设备的亮度的第一晶体管(驱动晶体管)可以包括包含具有高可靠性的多晶硅的半导体层，并且因此，可以通过这种配置实现高分辨率显示设备。
因为氧化物半导体具有高载流子迁移率和低漏电流，所以即使当驱动时间长时，电压降也不大。也就是说，因为即使在显示设备以低频率驱动时，根据电压降的图像的颜色变化也不大，所以显示设备可以在没有明显的电压降的情况下以低频率驱动。因为氧化物半导体具有如上所述的低漏电流的优点，所以采用氧化物半导体作为连接到第一晶体管M1的栅极的第三晶体管M3和第四晶体管M4中的至少一者的半导体层，可以通过第三晶体管M3和第四晶体管M4防止来自第一晶体管M1的栅极的漏电流，并且因此，可以降低显示面板的功耗。
图3是根据实施例的栅极驱动器130的示意图。图4是示出栅极驱动器130的输入/输出信号的时序图。
参照图3，栅极驱动器130可以包括多个级ST(即，第一级ST1、第二级、……和第(n+3)级STn+3)。被提供到栅极驱动器130的级ST的数量可以依据被提供到像素部110(参见图1)的像素行的数量而被各种修改。参照图4，示出了作为起始信号的外部信号STV、第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4以及输出信号OUT。水平同步信号Hsync被示出为用于时序的基准信号。水平同步信号Hsync的脉冲之间的间隔可以是1水平周期1H。
参照图3和图4，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4可以在具有相位差的情况下被顺序地供应到栅极驱动器130(参见图1)。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4之中的两个时钟信号可以被供应到每个级ST，并且第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4中的输入对可以以四个级为单位被重复。因为在根据实施例的栅极驱动器130中四个时钟信号以四个级ST为单位被重复，所以与使用两个时钟信号的栅极驱动器相比，可以降低功耗。
多个级ST中的每一个可以连接到对应的行中的栅极线，并且被配置为将栅极信号供应到对应的行中的栅极线。多个级ST中的每一个可以被配置为响应于起始信号STV或进位信号CR(CR[1]、……、CR[n]、CR[n+1]、CR[n+2]和CR[n+3])而输出输出信号OUT(OUT[1]、……、OUT[n]、OUT[n+1]、OUT[n+2]和OUT[n+3])。从级ST中的每一个输出的输出信号OUT可以是被配置为控制N型晶体管的导通和截止的栅极控制信号。作为示例，从级ST中的每一个输出的输出信号OUT可以是施加到第二栅极控制线GCL2(参见图2)的第二栅极信号GC(参见图2)或者施加到第三栅极控制线GCL3(参见图2)的第三栅极信号GI(参见图2)。在下文中，导通电压可以是高电平电压(高电压)，并且截止电压可以表示低电平电压(低电压)。
多个级ST中的每一个可以包括输入端子In、第一时钟端子CK1、第二时钟端子CK2、电压输入端子VT和输出端子Out。
输入端子In可以被配置为接收外部信号STV或进位信号CR作为起始信号。在实施例中，外部信号STV可以被施加到第一级ST1的输入端子In，并且从前一级输出的进位信号CR可以被施加到后一级的输入端子In。例如，从第一级ST1输出的进位信号CR[1]可以被施加到第二级的输入端子In。例如，从第(n+2)级STn+2输出的进位信号CR[n+2]可以被施加到第(n+3)级STn+3的输入端子In。进位信号CR可以是刚好在当前级之前的级的输出信号OUT。作为示例，从第n级STn输出的第n输出信号OUT[n]可以被施加到第(n+1)级STn+1的输入端子In。
第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4中的一者可以被施加到第一时钟端子CK1或第二时钟端子CK2。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4可以是其中重复高电压和低电压的方波信号。在实施例中，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4可以是其中重复第一电压电平的第一电压VGH和第二电压电平的第二电压VGL的方波信号。在下文中，第一电压VGH被称为高电平电压(高电压)，并且第二电压VGL被称为低电平电压(低电压)。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的频率可以是水平同步信号Hsync的频率的四分之一。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的高电压周期可以被设定为大于低电压周期。在实施例中，高电压周期可以是导通电压周期，并且低电压周期可以是截止电压周期。包括第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的四个信号可以具有相同的周期，并且是相位移位信号。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4可以在其相位上顺序地移位，使得高电压周期部分地彼此重叠，并且施加到栅极驱动器130。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4在其相位上顺序地移位大约90°，并且施加到栅极驱动器130。
不同的时钟信号可以被分别施加到第一时钟端子CK1和第二时钟端子CK2。施加到每个级的第一时钟端子CK1和第二时钟端子CK2的一对时钟信号可以具有大约90°的相位差。作为示例，第一时钟信号CLK1和第二时钟信号CLK2可以被分别施加到第n级STn的第一时钟端子CK1和第二时钟端子CK2，第二时钟信号CLK2和第三时钟信号CLK3可以被分别施加到第(n+1)级STn+1的第一时钟端子CK1和第二时钟端子CK2，第三时钟信号CLK3和第四时钟信号CLK4可以被分别施加到第(n+2)级STn+2的第一时钟端子CK1和第二时钟端子CK2，并且第四时钟信号CLK4和第一时钟信号CLK1可以被分别施加到第(n+3)级STn+3的第一时钟端子CK1和第二时钟端子CK2。施加到级ST的一对两个时钟信号的顺序可以以四个级ST为单位被重复。一对第一时钟信号CLK1和第二时钟信号CLK2以及一对第三时钟信号CLK3和第四时钟信号CLK4可以被轮流施加到奇数级的第一时钟端子CK1和第二时钟端子CK2。一对第二时钟信号CLK2和第三时钟信号CLK3以及一对第四时钟信号CLK4和第一时钟信号CLK1可以被轮流施加到偶数级的第一时钟端子CK1和第二时钟端子CK2。
第二电压VGL可以被施加到电压输入端子VT。第二电压VGL是全局信号，并且可以从图1中所示的控制器170和/或电源部(未示出)等供应。
输出信号OUT可以从输出端子Out输出。输出信号OUT可以是通过对应的栅极线(栅极控制线)被供应到像素的栅极信号。输出信号OUT是进位信号CR，并且可以被供应到下一级的输入端子In。
从级ST输出的输出信号OUT可以与施加到第一时钟端子CK1的时钟信号同步，并且输出信号OUT具有高电压的周期可以与施加到第一时钟端子CK1的时钟信号具有高电压的周期重叠。作为示例，如图4中所示，从第n级STn输出的输出信号(第n输出信号)OUT[n]可以与第一时钟信号CLK1同步地输出，从第(n+1)级STn+1输出的输出信号OUT[n+1]可以与第二时钟信号CLK2同步地输出，从第(n+2)级STn+2输出的输出信号OUT[n+2]可以与第三时钟信号CLK3同步地输出，并且从第(n+3)级STn+3输出的输出信号OUT[n+3]可以与第四时钟信号CLK4同步地输出。相邻的输出信号OUT的高电压周期可以部分地彼此重叠。
图5是包括在图3的栅极驱动器130中的级的示例的电路图。图6是用于说明驱动图5的级的方法的时序图。
级ST(参见图3)中的每一个包括多个节点。在下文中，多个节点中的一些节点被表示为第一控制节点A、第二控制节点B和输出节点C。在下文中，作为示例描述了被配置为将第n输出信号OUT[n]输出到像素部110(参见图1)的第n行的第n级STn。在实施例中，包括在级ST中的晶体管可以是P沟道晶体管。
第n级STn可以包括第一节点控制器131、第二节点控制器133和输出单元135。在下文中，为了便于描述，作为示例描述了第n级STn为奇数级，第一时钟信号CLK1施加到第一时钟端子CK1并且第二时钟信号CLK2施加到第二时钟端子CK2的情况。
第一节点控制器131可以连接在输入端子In和第一控制节点A之间。第一节点控制器131可以被配置为响应于起始信号STV(参见图3)或进位信号CR(参见图3)来控制第一控制节点A的电压，进位信号CR是根据施加到第一时钟端子CK1的第一时钟信号CLK1而施加到输入端子In的前一级的输出信号(例如，前一输出信号OUT[n-1])。第一节点控制器131可以包括第一晶体管T1和第八晶体管T8。第一节点控制器131还可以包括第二晶体管T2和第三电容器C3。
第一晶体管T1可以连接在输入端子In和第一节点Na之间。第一晶体管T1的栅极可以连接到第一时钟端子CK1。当施加到第一时钟端子CK1的第一时钟信号CLK1处于低电压时，第一晶体管T1可以导通并且被配置为将施加到输入端子In的输入信号传输到第一节点Na。
第八晶体管T8可以连接在第一节点Na和第一控制节点A之间。第八晶体管T8的栅极可以连接到电压输入端子VT。第八晶体管T8由于施加到电压输入端子VT的第二电压VGL而保持其导通状态，并且可以将第一节点Na连接到第一控制节点A。
第二晶体管T2可以连接在第二时钟端子CK2和第二节点Nb之间。第二晶体管T2的栅极可以连接到第一控制节点A。第二晶体管T2可以是被配置为控制第一控制节点A的电压电平的控制晶体管。作为示例，当第一控制节点A的电压为低电压时，第二晶体管T2可以导通，并且当第二时钟信号CLK2从高电压转变为低电压时，第三电容器C3所连接到的第一控制节点A的电压电平可以进一步降低。
第三电容器C3可以连接在第一控制节点A和第二节点Nb之间。当第一控制节点A的电压为低电压并且施加到第二时钟端子CK2的第二时钟信号CLK2从高电压转变为低电压时，第二晶体管T2可以导通并且第三电容器C3可以被配置为对第一控制节点A的电压进行升压。
第二节点控制器133可以连接在电压输入端子VT和第二控制节点B之间。第二节点控制器133可以被配置为响应于施加到第一时钟端子CK1的第一时钟信号CLK1、施加到第二时钟端子CK2的第二时钟信号CLK2以及施加到电压输入端子VT的第二电压VGL来控制第二控制节点B的电压。第二节点控制器133可以包括第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7和第十一晶体管T11。第二节点控制器133还可以包括第一电容器C1和第二电容器C2。第二节点控制器133还可以包括第五晶体管T5。
第三晶体管T3可以连接在电压输入端子VT和第三节点Nc之间。第三晶体管T3的栅极可以连接到第一时钟端子CK1。当施加到第一时钟端子CK1的第一时钟信号CLK1为低电压时，第三晶体管T3可以导通并且被配置为将施加到电压输入端子VT的第二电压VGL传输到第三节点Nc。
第四晶体管T4可以连接在第三节点Nc和第四节点Nd之间。第四晶体管T4的栅极可以连接到电压输入端子VT。第四晶体管T4由于施加到电压输入端子VT的第二电压VGL而保持其导通状态，并且可以将第三节点Nc连接到第四节点Nd，使得第三节点Nc和第四节点Nd是导通的。
第五晶体管T5可以连接在第一时钟端子CK1和第三节点Nc之间。第五晶体管T5的栅极可以连接到第一控制节点A。当第一控制节点A处于低电压时，第五晶体管T5可以导通并且被配置为将施加到第一时钟端子CK1的第一时钟信号CKL1传输到第三节点Nc。
因为第五晶体管T5和第十一晶体管T11的栅极连接到第一控制节点A，所以当第一控制节点A处于低电压时，第五晶体管T5和第十一晶体管T11可以导通。
第五晶体管T5可以是防止第一时钟端子CK1和第二时钟端子CK2之间的短路的控制晶体管(例如，短路控制晶体管)。在第五晶体管T5导通的情况下，当供应具有高电压的第一时钟信号CLK1和具有低电压的第二时钟信号CLK2时，第七晶体管T7可以响应于第二时钟信号CLK2而导通，并且第一时钟信号CLK1的高电压可以通过导通的第五晶体管T5和第四晶体管T4被供应到第四节点Nd。因此，第六晶体管T6可以截止。在这种情况下，可以通过第十一晶体管T11、第七晶体管T7和第六晶体管T6防止第一时钟端子CK1和第二时钟端子CK2之间的短路。
第六晶体管T6可以连接在第二时钟端子CK2和第五节点Ne之间。第六晶体管T6的栅极可以连接到第四节点Nd。当第四节点Nd的电压为低电压时，第六晶体管T6可以导通并且被配置为将施加到第二时钟端子CK2的第二时钟信号CKL2传输到第五节点Ne。
第七晶体管T7可以连接在第二控制节点B和第五节点Ne之间。第七晶体管T7的栅极可以连接到第二时钟端子CK2。因为第二控制节点B通过第二电容器C2升压，所以当第七晶体管T7导通时，第二控制节点B的电压电平可以降低。第七晶体管T7可以是被配置为控制第二控制节点B的升压的控制晶体管。
第十一晶体管T11可以连接在第一时钟端子CK1和第二控制节点B之间。第十一晶体管T11的栅极可以连接到第一控制节点A。当第一控制节点A处于低电压时，第十一晶体管T11可以导通并且被配置为将施加到第一时钟端子CK1的第一时钟信号CKL1传输到第二控制节点B。第十一晶体管T11可以是被配置为控制第九晶体管T9的截止的控制晶体管。作为示例，当第一控制节点A的电压为低电压时，第十一晶体管T11可以导通，以将第一时钟端子CK1和第九晶体管T9的栅极连接。当第十一晶体管T11导通时，第九晶体管T9的栅极-源极电压变为零，并且因此，第九晶体管T9可以截止。
第一电容器C1可以连接在第一时钟端子CK1和第二控制节点B之间。第二电容器C2可以连接在第四节点Nd和第五节点Ne之间。当第一控制节点A处于低电压时，第十一晶体管T11可以导通。在第十一晶体管T11导通的情况下，当第一时钟信号CLK1从高电压转变为低电压并且当第二时钟信号CLK2从高电压转变为低电压时，第二控制节点B的电压可以通过第一电容器C1和第二电容器C2被保持。因此，第九晶体管T9可以被配置为通过导通的第十一晶体管T11保持截止。
输出单元135可以连接在第一时钟端子CK1和电压输入端子VT之间。输出单元135可以被配置为依据第一控制节点A和第二控制节点B的电压电平而输出导通电压的输出信号或截止电压的输出信号。输出单元135可以包括第九晶体管T9和第十晶体管T10。
第九晶体管T9可以连接在第一时钟端子CK1和输出节点C之间。第九晶体管T9的栅极可以连接到第二控制节点B。第九晶体管T9可以是被配置为将高电压传输到输出节点C的上拉晶体管。导通的第九晶体管T9可以被配置为将施加到第一时钟端子CK1的第一时钟信号CLK1的高电压传输到输出节点C。
第十晶体管T10可以连接在输出节点C和电压输入端子VT之间。第十晶体管T10的栅极可以连接到第一控制节点A。第十晶体管T10可以是被配置为将低电压传输到输出节点C的下拉晶体管。当第一控制节点A处于低电压时，第十晶体管T10可以导通，以将施加到电压输入端子VT的低电压的第二电压VGL传输到输出节点C。
参照图6，示出了作为起始信号的前一输出信号OUT[n-1]、第一时钟信号CLK1、第二时钟信号CLK2和输出信号OUT[n]。
在第一周期P1期间，前一输出信号OUT[n-1]可以作为低电压被供应，并且第一时钟信号CLK1可以作为低电压被供应。第二时钟信号CLK2可以作为高电压被供应。
参照图5和图6，在第一周期P1期间，具有连接到第一时钟端子CK1的栅极的第一晶体管T1导通，并且前一输出信号OUT[n-1]的低电压可以通过其栅极连接到电压输入端子VT并且导通的第八晶体管T8被供应到第一控制节点A。因此，在第一周期P1期间，其栅极连接到第一控制节点A的第十晶体管T10、第十一晶体管T11和第五晶体管T5可以导通。尽管第一时钟信号CLK1的低电压通过导通的第十一晶体管T11被供应到第九晶体管T9的栅极，但是第九晶体管T9可以通过第九晶体管T9的栅极和源极的连接而截止。在这种情况下，具有连接到第一控制节点A的栅极的第二晶体管T2可以导通，并且第二时钟端子CK2的高电压可以被施加到第三电容器C3的一端。另外，低电压的输出信号OUT[n]可以通过导通的第十晶体管T10从连接到输出节点C的输出端子Out输出。
具有连接到第一时钟端子CK1的栅极的第三晶体管T3可以导通，具有连接到电压输入端子VT的栅极的第四晶体管T4可以导通，并且第二电压VGL可以被供应到第四节点Nd。具有连接到第四节点Nd的栅极的第六晶体管T6可以导通。在第一周期P1期间，具有连接到第二时钟端子CK2的栅极的第七晶体管T7可以截止。
在第二周期P2和第三周期P3期间，前一输出信号OUT[n-1]可以作为高电压被供应，并且第一时钟信号CLK1可以作为低电压被供应。第二时钟信号CLK2可以在第二周期P2期间作为高电压被供应，并且在第三周期P3期间作为低电压被供应。
在第二周期P2和第三周期P3期间，第一晶体管T1可以响应于低电压的第一时钟信号CLK1而导通，并且前一输出信号OUT[n-1]的高电压可以通过导通的第八晶体管T8被供应到第一控制节点A。因此，各自具有连接到第一控制节点A的栅极的第二晶体管T2、第十晶体管T10、第十一晶体管T11和第五晶体管T5可以截止。
第三晶体管T3可以响应于低电压的第一时钟信号CLK1而导通，并且第二电压VGL可以通过导通的第三晶体管T3和第四晶体管T4被供应到第四节点Nd。具有连接到第四节点Nd的栅极的第六晶体管T6可以导通。第七晶体管T7可以在第二周期P2期间响应于高电压的第二时钟信号CLK2而截止，第二控制节点B可以被配置为由于第一电容器C1而保持前一周期的低电压，并且因此，第九晶体管T9可以导通，并且第一时钟信号CLK1的低电压可以被供应到输出节点C。另外，第七晶体管T7可以在第三周期P3期间响应于低电压的第二时钟信号CLK2而导通，并且第二时钟信号CLK2的低电压可以通过导通的第六晶体管T6和第七晶体管T7被供应到第二控制节点B。因此，第九晶体管T9可以在第三周期P3期间导通，并且第一时钟信号CLK1的低电压可以被供应到输出节点C。因此，在第二周期P2和第三周期P3期间，低电压的输出信号OUT[n]可以从连接到输出节点C的输出端子Out输出。
在第四周期P4和第五周期P5期间，前一输出信号OUT[n-1]可以作为高电压被供应，并且第一时钟信号CLK1可以作为高电压被供应。第二时钟信号CLK2可以在第四周期P4期间作为低电压被供应，并且在第五周期P5期间作为高电压被供应。
在第四周期P4和第五周期P5期间，第一晶体管T1可以响应于第一时钟信号CLK1而截止，第八晶体管T8可以被配置为保持导通，并且第一控制节点A可以被配置为保持前一周期的高电压。因此，在第四周期P4和第五周期P5期间，第十晶体管T10、第十一晶体管T11和第五晶体管T5可以截止。
第三晶体管T3可以响应于第一时钟信号CLK1而截止，并且第四晶体管T4和第六晶体管T6可以被配置为保持导通。在第四周期P4期间，低电压的第二时钟信号CLK2可以通过导通的第六晶体管T6以及响应于低电压的第二时钟信号CLK2而导通的第七晶体管T7被供应到第二控制节点B。因此，第九晶体管T9可以导通，并且第一时钟信号CLK1的高电压可以被供应到输出节点C。另外，因为在第五周期P5期间第七晶体管T7截止并且第二控制节点B被配置为保持低电压，所以第一时钟信号CLK1的高电压可以在第五周期P5期间通过导通的第九晶体管T9被供应到输出节点C。
因此，在第四周期P4和第五周期P5期间，高电压的输出信号OUT[n]可以从连接到输出节点C的输出端子Out输出。
在第六周期P6期间，前一输出信号OUT[n-1]可以作为低电压被供应，并且第一时钟信号CLK1和第二时钟信号CLK2可以作为高电压被供应。在第六周期P6期间，第一控制节点A可以被配置为保持前一周期的高电压，并且第二控制节点B可以被配置为保持前一周期的低电压。因此，在第六周期P6期间，高电压的输出信号OUT[n]可以通过导通的第九晶体管T9从连接到输出节点C的输出端子Out输出。
在第四周期P4、第五周期P5和第六周期P6期间，高电压的输出信号OUT[n]可以通过导通的第九晶体管T9与高电压的第一时钟信号CLK1同步地输出。
在第七周期P7期间，前一输出信号OUT[n-1]可以作为低电压被供应，第一时钟信号CLK1可以作为低电压被供应，并且第二时钟信号CLK2可以作为高电压被供应。
在第七周期P7期间，第一晶体管T1可以响应于第一时钟信号CLK1而导通，并且前一输出信号OUT[n-1]的低电压可以通过导通的第一晶体管T1和第八晶体管T8被供应到第一控制节点A。因此，在第七周期P7期间，第十晶体管T10、第十一晶体管T11和第五晶体管T5可以导通。尽管第一时钟信号CLK1的低电压通过导通的第十一晶体管T11被供应到第九晶体管T9的栅极，但是第九晶体管T9可以由于第九晶体管T9的栅极和源极之间的连接而截止。因此，在第七周期P7期间，低电压的输出信号OUT[n]可以通过导通的第十晶体管T10从连接到输出节点C的输出端子Out输出。
因为第一控制节点A处于低电压，所以第二晶体管T2可以导通，并且第三电容器C3可以具有在第一控制节点A的低电压和第二时钟信号CLK2的高电压之间的电压。另外，具有连接到第一时钟端子CK1的栅极的第三晶体管T3可以导通，并且第二电压VGL可以通过导通的第三晶体管T3和第四晶体管T4被供应到第四节点Nd。具有连接到第四节点Nd的栅极的第六晶体管T6可以导通，并且第七晶体管T7可以响应于第二时钟信号CLK2而截止。
在第八周期P8期间，前一输出信号OUT[n-1]可以作为低电压被供应，第一时钟信号CLK1可以作为低电压被供应，并且第二时钟信号CLK2可以作为低电压被供应。
在第八周期P8期间，第一晶体管T1可以响应于第一时钟信号CLK1而导通，并且前一输出信号OUT[n-1]的低电压可以通过导通的第八晶体管T8被供应到第一控制节点A。因此，在第八周期P8期间，第十晶体管T10、第十一晶体管T11和第五晶体管T5可以导通。低电压的输出信号OUT[n]可以通过导通的第十晶体管T10从连接到输出节点C的输出端子Out输出。
第三晶体管T3可以响应于低电压的第一时钟信号CLK1而导通，并且低电压可以通过导通的第三晶体管T3和导通的第五晶体管T5被供应到第三节点Nc。第六晶体管T6可以由通过导通的第三晶体管T3和第四晶体管T4供应的低电压而导通，并且第七晶体管T7可以响应于低电压的第二时钟信号CLK2而导通。尽管低电压通过导通的第十一晶体管T11和第七晶体管T7被供应到第九晶体管T9的栅极，但是第九晶体管T9可以因为第九晶体管T9的栅极和源极之间的电压差(Vgs)大于第九晶体管T9的阈值电压(Vth)而截止。
在第九周期P9期间，前一输出信号OUT[n-1]可以作为低电压被供应，第一时钟信号CLK1可以作为高电压被供应，并且第二时钟信号CLK2可以作为低电压被供应。
在第九周期P9期间，第一晶体管T1可以响应于高电压的第一时钟信号CLK1而截止，并且第一控制节点A可以被配置为保持前一周期的低电压。因此，第十晶体管T10、第十一晶体管T11和第五晶体管T5可以导通。因为高电压通过导通的第十一晶体管T11被供应到第九晶体管T9的栅极，第九晶体管T9可以因为第九晶体管T9的栅极和源极之间的电压差(Vgs)大于第九晶体管T9的阈值电压(Vth)而截止。另外，低电压的输出信号OUT[n]可以通过导通的第十晶体管T10从连接到输出节点C的输出端子Out输出。
第三晶体管T3可以响应于高电压的第一时钟信号CLK1而截止，第六晶体管T6可以通过导通的第四晶体管T4和导通的第五晶体管T5而截止，并且第七晶体管T7可以响应于低电压的第二时钟信号CLK2而导通。在这种情况下，因为第六晶体管T6截止，可以通过第十一晶体管T11、第七晶体管T7和第六晶体管T6防止第一时钟端子CK1和第二时钟端子CK2之间的短路。
图7至图9是示出根据实施例的栅极驱动器的级的各种修改示例的电路图。
图7中所示的级STn与图5中所示的级STn的不同之处在于第三晶体管T3的第二端子连接到第三晶体管T3的栅极，并且其它构造和操作与图5中所示的构造和操作相同。第三晶体管T3可以在低电压的第一时钟信号CLK1施加到第三晶体管T3时导通，并且被配置为将第一时钟信号CLK1的低电压传输到第三节点Nc。
图8中所示的级STn与图5中所示的级STn的不同之处在于增加了第十二晶体管T12，并且其它构造和操作与图5中所示的构造和操作相同。
第十二晶体管T12可以连接在第六晶体管T6和第二时钟端子CK2之间。第十二晶体管T12的栅极可以连接到第四节点Nd。当第四节点Nd处于低电压时，第六晶体管T6和第十二晶体管T12可以导通，以将第二时钟信号CLK2的电压传输到第五节点Ne。因为第六晶体管T6和第十二晶体管T12串联地连接在第五节点Ne和第二时钟端子CK2之间，所以当第六晶体管T6和第十二晶体管T12截止时，可以减少漏电流。
图9中所示的级STn与图5中所示的级STn的不同之处在于第三晶体管T3的第二端子连接到第三晶体管T3的栅极并且增加了第十二晶体管T12，并且其它构造和操作与图5中所示的构造和操作相同。分别参照图7和图8描述了第三晶体管T3和第十二晶体管T12，省略对它们的描述。
尽管使用有机发光显示设备作为示例描述了以上实施例，但根据实施例的显示设备不限于此。在另一实施例中，根据实施例的显示设备可以是无机发光显示设备或量子点发光显示设备。
根据实施例，可以提供被配置为稳定地输出栅极信号的栅极驱动器和包括栅极驱动器的显示设备。本公开的效果不限于以上效果，而是可以在不脱离本公开的范围的情况下进行各种扩展。
应当理解的是，在本文中描述的实施例应当仅在描述性意义上考虑，而不是出于限制的目的。每个实施例中的特征或方面的描述通常应被认为可用于其它实施例中的其它类似特征或方面。虽然已经参照图描述了一个或多个实施例，但是本领域普通技术人员将理解的是，在不脱离如由所附权利要求限定的精神和范围的情况下，可以在形式和细节上对实施例做出各种改变。

Claims (14)

1.一种栅极驱动器，所述栅极驱动器包括多个级，其中，所述多个级中的每一个包括：
输出单元，包括上拉晶体管和下拉晶体管，所述上拉晶体管连接在第一时钟端子和输出端子之间，并且所述下拉晶体管连接在所述输出端子和电压输入端子之间；
第一节点控制器，被配置为控制所述下拉晶体管的栅极所连接到的第一控制节点的电压电平；以及
第二节点控制器，被配置为控制所述上拉晶体管的栅极所连接到的第二控制节点的电压电平，
其中，所述第二节点控制器包括：
第一控制晶体管，连接在所述第一时钟端子和所述第二控制节点之间，并且所述第一控制晶体管包括连接到所述第一控制节点的栅极；以及
第二控制晶体管，包括连接到所述第一控制晶体管的所述栅极的栅极，并且所述第二控制晶体管被配置为控制所述第一时钟端子和第二时钟端子之间的短路。
2.根据权利要求1所述的栅极驱动器，其中，所述第一节点控制器包括：
第一晶体管，连接在第一节点和被施加起始信号的输入端子之间，所述第一晶体管包括连接到所述第一时钟端子的栅极；以及
第二晶体管，连接在所述第一节点和所述第一控制节点之间，并且所述第二晶体管包括连接到所述电压输入端子的栅极。
3.根据权利要求2所述的栅极驱动器，其中，所述第一节点控制器还包括：
第三晶体管，连接在第二节点和所述第二时钟端子之间，并且所述第三晶体管包括连接到所述第一控制节点的栅极；以及
第一电容器，连接在所述第一控制节点和所述第二节点之间。
4.根据权利要求1所述的栅极驱动器，其中，所述第二节点控制器还包括：
第四晶体管，连接在第三节点和所述电压输入端子之间，并且所述第四晶体管包括连接到所述第一时钟端子的栅极；
第五晶体管，连接在所述第三节点和第四节点之间，并且所述第五晶体管包括连接到所述电压输入端子的栅极；
第六晶体管，连接在第五节点和所述第二时钟端子之间，并且所述第六晶体管包括连接到所述第四节点的栅极；以及
第七晶体管，连接在所述第五节点和所述第二控制节点之间，并且所述第七晶体管包括连接到所述第二时钟端子的栅极，
其中，所述第二控制晶体管连接在所述第一时钟端子和所述第三节点之间。
5.根据权利要求4所述的栅极驱动器，其中，所述第二节点控制器还包括：
第二电容器，连接在所述第一时钟端子和所述第二控制节点之间；以及
第三电容器，连接在所述第四节点和所述第五节点之间。
6.根据权利要求5所述的栅极驱动器，其中，所述第二节点控制器还包括：第九晶体管，连接在所述第六晶体管和所述第二时钟端子之间，并且所述第九晶体管包括连接到所述第四节点的栅极。
7.根据权利要求1所述的栅极驱动器，其中，所述第二节点控制器还包括：
第四晶体管，连接在第三节点和所述第一时钟端子之间，并且所述第四晶体管包括连接到所述第一时钟端子的栅极；
第五晶体管，连接在所述第三节点和第四节点之间，并且所述第五晶体管包括连接到所述电压输入端子的栅极；
第六晶体管，连接在第五节点和所述第二时钟端子之间，并且所述第六晶体管包括连接到所述第四节点的栅极；以及
第七晶体管，连接在所述第五节点和所述第二控制节点之间，并且所述第七晶体管包括连接到所述第二时钟端子的栅极，
其中，所述第二控制晶体管连接在所述第一时钟端子和所述第三节点之间。
8.根据权利要求7所述的栅极驱动器，其中，所述第二节点控制器还包括：第九晶体管，连接在所述第六晶体管和所述第二时钟端子之间，并且所述第九晶体管包括连接到所述第四节点的栅极。
9.一种显示设备，其中，所述显示设备包括：
像素部，多个像素布置在所述像素部中；以及
栅极驱动器，被配置为将栅极信号输出到所述多个像素，
其中，所述栅极驱动器包括多个级，并且
所述多个级中的每一个包括：
输出单元，包括上拉晶体管和下拉晶体管，所述上拉晶体管连接在第一时钟端子和被配置为输出所述栅极信号的输出端子之间，并且
所述下拉晶体管连接在所述输出端子和电压输入端子之间；
第一节点控制器，被配置为控制所述下拉晶体管的栅极所连接到的第一控制节点的电压电平；以及
第二节点控制器，被配置为控制所述上拉晶体管的栅极所连接到的第二控制节点的电压电平，
其中，所述第二节点控制器包括：
第一控制晶体管，连接在所述第一时钟端子和所述第二控制节点之间，并且所述第一控制晶体管包括连接到所述第一控制节点的栅极；以及
第二控制晶体管，包括连接到所述第一控制晶体管的所述栅极的栅极，并且所述第二控制晶体管被配置为控制所述第一时钟端子和第二时钟端子之间的短路。
10.根据权利要求9所述的显示设备，其中，所述第一节点控制器包括：
第一晶体管，连接在被施加起始信号的输入端子和第一节点之间，所述第一晶体管包括连接到所述第一时钟端子的栅极；以及
第二晶体管，连接在所述第一节点和所述第一控制节点之间，并且所述第二晶体管包括连接到所述电压输入端子的栅极；
第三晶体管，连接在第二节点和所述第二时钟端子之间，并且所述第三晶体管包括连接到所述第一控制节点的栅极；以及
第一电容器，连接在所述第一控制节点和所述第二节点之间。
11.根据权利要求9所述的显示设备，其中，所述第二节点控制器还包括：
第四晶体管，连接在第三节点和所述电压输入端子之间，并且所述第四晶体管包括连接到所述第一时钟端子的栅极；
第五晶体管，连接在所述第三节点和第四节点之间，并且所述第五晶体管包括连接到所述电压输入端子的栅极；
第六晶体管，连接在第五节点和所述第二时钟端子之间，并且所述第六晶体管包括连接到所述第四节点的栅极；以及
第七晶体管，连接在所述第五节点和所述第二控制节点之间，并且所述第七晶体管包括连接到所述第二时钟端子的栅极；
第二电容器，连接在所述第一时钟端子和所述第二控制节点之间；以及
第三电容器，连接在所述第四节点和所述第五节点之间，
其中，所述第二控制晶体管连接在所述第一时钟端子和所述第三节点之间。
12.根据权利要求11所述的显示设备，其中，所述第二节点控制器还包括：第九晶体管，连接在所述第六晶体管和所述第二时钟端子之间，并且所述第九晶体管包括连接到所述第四节点的栅极。
13.根据权利要求9所述的显示设备，其中，所述第二节点控制器还包括：
第四晶体管，连接在第三节点和所述第一时钟端子之间，并且所述第四晶体管包括连接到所述第一时钟端子的栅极；
第五晶体管，连接在所述第三节点和第四节点之间，并且所述第五晶体管包括连接到所述电压输入端子的栅极；
第六晶体管，连接在第五节点和所述第二时钟端子之间，并且所述第六晶体管包括连接到所述第四节点的栅极；以及
第七晶体管，连接在所述第五节点和所述第二控制节点之间，并且所述第七晶体管包括连接到所述第二时钟端子的栅极；
第二电容器，连接在所述第一时钟端子和所述第二控制节点之间；以及
第三电容器，连接在所述第四节点和所述第五节点之间，
其中，所述第二控制晶体管连接在所述第一时钟端子和所述第三节点之间。
14.根据权利要求13所述的显示设备，其中，所述第二节点控制器还包括：第九晶体管，连接在所述第六晶体管和所述第二时钟端子之间，并且所述第九晶体管包括连接到所述第四节点的栅极。
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