CN117598039A - 具有垂直晶体管的存储器装置及其形成方法 - Google Patents

Abstract

提供了一种半导体装置及其形成方法。该方法包括：在形成具有小于第一宽度的第二宽度的多个凹槽期间，形成具有所述第一宽度的多个第一沟槽，所述多个第一沟槽和所述多个凹槽中的每一个沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸，所述多个第一沟槽和所述多个凹槽沿着不同于所述第一横向方向的第二横向方向交替布置；在每个凹槽中形成间隔物，其中，所述间隔物沿着所述第一横向方向横向延伸；以及在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

Description

具有垂直晶体管的存储器装置及其形成方法

相关申请的交叉引用

本申请要求享有于2022年5月19日提交的美国临时申请No.63/343,848和于2022年6月13日提交的美国临时申请No.63/351,604的优先权，这两个申请的全部内容通过引用的方式并入本文。

技术领域

本公开内容涉及存储器装置及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储密度接近上限。

三维(3D)存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。

发明内容

在一方面，公开了一种用于形成半导体装置的方法。该方法包括：在形成具有小于第一宽度的第二宽度的多个凹槽期间，形成具有所述第一宽度的多个第一沟槽，所述多个第一沟槽和所述多个凹槽中的每一个沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸，所述多个第一沟槽和所述多个凹槽沿着不同于所述第一横向方向的第二横向方向交替布置；在每个凹槽中形成间隔物，其中，所述间隔物沿着所述第一横向方向横向延伸；以及在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

在另一方面，公开了另一种用于形成半导体装置的方法。该方法包括：在形成具有小于第一宽度的第二宽度的多个凹槽期间，形成具有所述第一宽度的多个第一沟槽，所述多个第一沟槽和所述多个凹槽中的每一个沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸，所述多个第一沟槽和所述多个凹槽沿着不同于所述第一横向方向的第二横向方向交替布置；采用牺牲材料填充每个第一沟槽和每个凹槽；采用盖层替换每个凹槽中的所述牺牲材料的上部部分；去除每个第一沟槽中的所述牺牲材料；以及在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

在又一方面，公开了另一种用于形成半导体装置的方法。该方法包括：形成具有第二宽度的多个凹槽，每个凹槽沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸；在每个凹槽中形成牺牲层；形成盖层，以交替地覆盖具有第一奇偶性的第一凹槽子集中的所述牺牲层；去除未被所述盖层覆盖的具有第二奇偶性的第二凹槽子集中的所述牺牲层，并且扩大所述第二凹槽子集中的每个凹槽以形成多个第一沟槽，每个第一沟槽具有大于所述第二宽度的第一宽度；以及在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

在又一方面，公开了另一种用于形成半导体装置的方法。该方法包括：在形成具有第一宽度的多个第一沟槽期间，形成具有小于所述第一宽度的第二宽度的多个凹槽，所述多个第一沟槽和所述多个凹槽中的每一个沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸，所述多个第一沟槽和所述多个凹槽沿着不同于所述第一横向方向的第二横向方向交替布置；在每个凹槽中形成间隔物，其中，所述间隔物沿着所述第一横向方向横向延伸；以及在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

在又一方面，公开了一种半导体装置。该半导体装置包括：垂直晶体管阵列，每个垂直晶体管具有在垂直方向上延伸的半导体主体、以及邻近所述半导体主体的侧壁延伸的垂直栅极结构。每行垂直晶体管的垂直栅极结构相互连接并沿着第一横向方向延伸以形成字线；相邻的两条字线嵌入在相邻的两行垂直晶体管之间的同一第一沟槽隔离中；以及所述相邻的两行垂直晶体管通过第二沟槽隔离在第二横向方向上与其他行的垂直晶体管分隔开。

附图说明

并入本文并形成说明书一部分的附图示出了本公开内容的各方面，并且附图与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够做出和使用本公开内容。

图1示出了根据本公开内容的一些方面的3D存储器装置的截面的示意图。

图2示出了根据本公开内容的一些方面的另一3D存储器装置的截面的示意图。

图3示出了根据本公开内容的一些方面的包括外围电路和各自具有垂直晶体管的存储器单元阵列的存储器装置的示意图。

图4A示出了根据本公开内容的一些方面的存储器装置中的各自包括垂直晶体管的存储器单元的阵列的平面图。

图4B示出了根据本公开内容的一些方面的包括垂直晶体管的3D存储器装置的截面的侧视图。

图4C示出了根据本公开内容的一些方面的包括垂直晶体管的又一3D存储器装置的截面的侧视图。

图5A-5J和图5A'-5J'示出了根据本公开内容的一些方面的用于形成包括垂直晶体管的3D存储器装置的制造过程。

图6示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的方法的流程图。

图7A-7J和图7A'-7J'示出了根据本公开内容的一些方面的用于形成包括垂直晶体管的3D存储器装置的另一制造过程。

图8示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的另一方法的流程图。

图9A-9I和图9A'-9I'示出了根据本公开内容的一些方面的用于形成包括垂直晶体管的3D存储器装置的又一制造过程。

图10示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的又一方法的流程图。

图11A-11I和图11A'-11I'示出了根据本公开内容的一些方面的用于形成包括垂直晶体管的3D存储器装置的又一制造过程。

图12示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的又一方法的流程图。

图13A-13J和图13A'-13J'示出了根据本公开内容的一些方面的用于形成包括垂直晶体管的3D存储器装置的又一制造过程。

图14示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的又一方法的流程图。

图15A-15J和图15A'-15J'示出了根据本公开内容的一些方面的用于形成包括垂直晶体管的3D存储器装置的又一制造过程。

图16示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的又一方法的流程图。

图17示出了根据本公开内容的一些方面的具有存储器装置的示例性系统的框图。

将参考附图来描述本公开内容。

具体实施方式

尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用中。本公开内容中描述的功能和结构特征可以彼此并且以附图中未具体描绘的方式进行组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。

通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一(a)”、“一个(an)”或“该(the)”之类的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达排他性的因素集合，而是可以允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。

应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“它在某物上方”或“它在某物之上”的含义(例如，直接在某物上)。

此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等之类的空间相对术语来描述如图所示的一个元件或特征与一个或多个另外元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式取向(旋转90度或在其他取向)，并且同样可以相应地解释本文使用的空间相关描述词。

如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是同质或异质连续结构的区域，该区域具有的厚度小于该连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或垂直互连通路(过孔)触点)以及一个或多个电介质层。

晶体管用作一些存储器装置(例如DRAM、PCM和铁电DRAM(FRAM))的存储器单元中的开关或选择装置。然而，通常用于现有存储器单元中的平面晶体管通常具有水平结构，其中掩埋字线在衬底中且位线在衬底上方。由于平面晶体管的源极和漏极横向地设置在不同的位置，这增加了晶体管占据的面积。平面晶体管的设计还使耦接到存储器单元的互连结构(诸如字线和位线)的布置复杂化，例如，限制了字线和/或位线的间距，从而增加了制造复杂性并降低了产量。此外，因为位线和存储单元(例如，电容器或PCM元件)布置在平面晶体管的同一侧(在晶体管和衬底上方)，所以位线工艺裕度受到存储单元的限制，并且位线和存储单元(诸如电容器)之间的耦合电容增加。当饱和漏极电流持续增加时，平面晶体管也可能遭受高漏电流，这对于存储器装置的性能是不期望的。

另一方面，存储器单元阵列和用于控制存储器单元阵列的外围电路通常并排布置在同一平面中。随着存储器单元的数量不断增加，为了维持相同芯片大小，存储器单元阵列中的部件(例如晶体管、字线和/或位线)的尺寸需要不断减小以便不显著降低存储器单元阵列效率。

为了解决前述问题中的一个或多个，本公开内容引入一种解决方案，其中垂直晶体管代替传统平面晶体管作为存储器装置(例如，DRAM、PCM和FRAM)的存储器单元阵列中的开关和选择装置。与平面晶体管相比，垂直布置的晶体管(例如，漏极和源极在平面图中重叠)可以减小晶体管的面积以及简化互连结构(例如，金属布线的字线和位线)的布局，这可以降低制造复杂性并提高产量。例如，可减小字线和/或位线的间距以便于制造。晶体管的垂直结构还允许位线和存储单元(诸如电容器)在垂直方向上布置在晶体管的相反侧上(例如，晶体管上方的一个和晶体管下方的一个)，使得可以增加位线的工艺裕度并且可以减小位线与存储单元之间的耦合电容。

与本公开内容的范围一致，根据本公开内容的一些方面，具有垂直晶体管的存储器单元阵列和存储器单元阵列的外围电路可形成在不同晶圆上且以面对面方式键合在一起。因此，用于制造存储器单元阵列的热预算不影响外围电路的制造。与并排布置相比，堆叠的存储器单元阵列和外围电路还可以减小芯片尺寸，从而提高阵列效率。在一些实施方式中，使用键合技术将多于一个存储器单元阵列彼此上下堆叠以进一步提高阵列效率。在一些实施方式中，由于垂直布置的晶体管，字线和位线靠近键合界面设置，所述晶体管可以通过跨键合界面的大量(例如，数百万)平行键合触点耦接到外围电路，使得可以在存储器单元阵列和外围电路之间进行直接的短距离(例如，微米级)电连接，以增加存储器装置的吞吐量和输入/输出(I/O)速度。

在一些实施方式中，本文公开的垂直晶体管包括多栅极晶体管(例如，全环栅(GAA)晶体管、三栅极晶体管、或双栅极晶体管)，其可以具有更大的栅极控制区，以用更小的亚阈值摆幅实现更好的沟道控制。在截止状态期间，由于沟道被完全耗尽，因此多栅极晶体管的漏电流也可以显著减小。因此，使用多栅极晶体管代替平面晶体管可以实现好得多的速度(饱和漏极电流)/漏电流性能。

在一些实施方式中，由于使用沿着字线方向延伸的沟槽隔离来分割多栅极晶体管(例如，双栅极晶体管)，本文公开的垂直晶体管包括在位线方向上相对于相邻晶体管镜像对称布置的单栅极晶体管(也称为单侧栅极晶体管)。与传统平面晶体管或多栅极垂直晶体管(例如，具有双侧或全环栅极)相比，镜像对称的单栅极晶体管具有针对字线、位线和晶体管间距减小的更大的工艺窗口。

图1示出了根据本公开内容的一些方面的3D存储器装置100的截面的示意图。3D存储器装置100表示键合芯片的示例。3D存储器装置100的部件(例如，存储器单元阵列110和外围电路108)可以单独形成在不同衬底上且接着接合以形成键合芯片。3D存储器装置100可以包括包含存储器单元阵列的外围电路108的第一半导体结构102。3D存储器装置100还可以包括包含存储器单元阵列110的第二半导体结构104。外围电路108(也称为控制和感测电路)可以包括用于促进存储器单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路108可以包括以下中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、输入/输出(I/O)电路、电荷泵、电压源或发生器、电流或电压参考、上文所提及的功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。根据一些实施方式，第一半导体结构102中的外围电路108使用互补金属氧化物半导体(CMOS)技术，例如，所述互补金属氧化物半导体(CMOS)技术可采用逻辑工艺(例如，90nm、65nm、60nm、45nm、32nm、28nm、22nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)来实施。

如图1中所示，3D存储器装置100还可以包括第二半导体结构104，其包括可使用晶体管作为开关和选择装置的存储器单元的阵列(存储器单元阵列110)。在一些实施方式中，存储器单元阵列110包括DRAM单元的阵列。为了易于描述，DRAM单元阵列可用作用于描述本公开内容中的存储器单元阵列的示例。但应当理解，存储器单元阵列110不限于DRAM单元阵列，且可以包括可使用晶体管作为开关和选择装置的任何其他合适类型的存储器单元阵列，仅举几例，例如PCM单元阵列、静态随机存取存储器(SRAM)单元阵列、FRAM单元阵列、电阻性存储器单元阵列、磁性存储器单元阵列、自旋转移矩(STT)存储器单元阵列、或其任何组合。

第二半导体结构104可以是DRAM装置，其中存储器单元以DRAM单元阵列的形式提供。在一些实施方式中，每个DRAM单元包括用于将数据位存储为正电荷或负电荷的电容器以及控制(例如，开关和选择)对其的访问的一个或多个晶体管(也称为传输晶体管)。在一些实施方式中，每个DRAM单元是单晶体管、单电容器(1T1C)单元。由于晶体管总是泄漏少量电荷，因此电容器将缓慢放电，导致存储在其中的信息漏出。因此，根据一些实施方式，必须例如通过第一半导体结构102中的外围电路108刷新DRAM单元以保持数据。

如图1所示，3D存储器装置100还包括垂直地位于第一半导体结构102和第二半导体结构104之间(在垂直方向上，例如，图1中的z方向)的键合界面106。第一半导体结构102和第二半导体结构104可以单独地(并且在一些实施方式中并行地)制造，使得制造第一半导体结构102和第二半导体结构104中的一个的热预算不限制制造第一半导体结构102和第二半导体结构104中的另一个的工艺。此外，可以通过键合界面106形成大量互连(例如，键合触点)，以在第一半导体结构102和第二半导体结构104之间进行直接的短距离(例如，微米级)电连接，而不是电路板(例如印刷电路板(PCB))上的长距离(例如，毫米或厘米级)芯片到芯片数据总线，从而消除芯片接口延迟并以降低的功耗实现高速I/O吞吐量。第二半导体结构104中的存储器单元阵列110与第一半导体结构102中的外围电路108之间的数据传输可通过跨键合界面106的互连(例如，键合触点)来执行。通过垂直集成第一半导体结构102和第二半导体结构104，可以减小芯片尺寸，并且可以增加存储器单元密度。

应当理解，堆叠的第一半导体结构102和第二半导体结构104的相对位置不受限制。图2示出了根据一些实施方式的另一示例性3D存储器装置200的截面的示意图。不同于图1中的3D存储器装置100，其中包括存储器单元阵列的第二半导体结构104在包括外围电路的第一半导体结构102上方，在图2中的3D存储器装置200中，包括外围电路208的第一半导体结构202在包括存储器单元阵列210的第二半导体结构204上方。然而，根据一些实施方式，键合界面206垂直地形成在3D存储器装置200中的第一半导体结构202和第二半导体结构204之间，并且第一半导体结构202和第二半导体结构204通过键合(例如，混合键合)垂直地接合。混合键合，也称为“金属/电介质混合键合”，是一种直接键合技术(例如，在表面之间形成键合而不使用中间层，例如焊料或粘合剂)，并且可以同时获得金属-金属(例如，铜对铜)键合和电介质-电介质(例如，氧化硅对氧化硅)键合。第二半导体结构204中的存储器单元阵列210与第一半导体结构202中的外围电路208之间的数据传输可通过跨键合界面206的互连(例如，键合触点)来执行。

应注意，图1和图2中包括x、y和z轴以进一步说明3D存储器装置100和200中的部件的空间关系。3D存储器装置的衬底包括在x-y平面中横向延伸的两个横向表面：晶圆的前侧上的顶表面，半导体装置可形成在该顶表面上；以及与晶圆的前侧相反的背侧上的底表面。z轴垂直于x轴和y轴两者。如本文所使用的，当衬底在z方向(垂直于x-y平面的垂直方向，例如，衬底的厚度方向)上位于3D存储器装置的最低平面中时，在z方向上相对于3D存储器装置的衬底确定一个部件(例如，层或装置)是在3D存储器装置的另一部件(例如，层或装置)“上”、“上方”还是“下方”。贯穿本公开内容应用用于描述空间关系的相同概念。

图3示出了根据本公开内容的一些方面的包括外围电路208和各自具有垂直晶体管304的存储器单元的阵列302的存储器装置300的示意图。存储器装置300可以包括存储器单元阵列301和耦接到存储器单元阵列301的外围电路208。3D存储器装置100和200可以是存储器装置300的示例，其中存储器单元阵列301和外围电路208可分别包括在第二半导体结构104/204和第一半导体结构102/202中。在一些实施方式中，存储器单元阵列301是具有存储单元306的DRAM单元阵列，存储单元306是用于将电荷存储为由相应DRAM单元存储的二进制信息的电容器。在一些实施方式中，存储器单元阵列301是具有由PCM元件(例如，包括硫属化物合金)制成的存储单元306的PCM单元阵列，以用于基于非晶相和晶相中的PCM元件的不同电阻率来存储相应PCM单元的二进制信息。在一些实施方式中，存储器单元阵列301是具有存储单元/电容器306的FRAM单元阵列，所述存储单元/电容器306是用于基于在外部电场下铁电材料的两个极化状态之间的切换来存储相应FRAM单元的二进制信息的铁电电容器。

如图3中所示，存储器单元302可布置成具有行和列的二维(2D)阵列。存储器装置300可以包括耦接外围电路208和存储器单元阵列301以用于控制位于行中的存储器单元302中的垂直晶体管304的开关的字线310、以及耦接外围电路208和存储器单元阵列301以用于将数据发送到位于列中的存储器单元302和/或从位于列中的存储器单元302接收数据的位线308。即，每条字线310耦接到存储器单元302的相应行，并且每条位线耦接到存储器单元302的相应列。

在如图3所示的一些实施方式中，每个存储器单元302是包括垂直晶体管304和电容器306的DRAM单元。垂直晶体管304的栅极可以耦接到字线310，垂直晶体管304的源极和漏极中的一个可以耦接到位线308，垂直晶体管304的源极和漏极中的另一个可以耦接到电容器306的一个电极，并且电容器306的另一个电极可以耦接到地。

外围电路208可以通过位线308、字线310和任何其他合适的金属布线耦接到存储器单元阵列301。外围电路208可以包括用于通过经由字线310和位线308将电压信号和/或电流信号施加到每个存储器单元302和从每个存储器单元302感测电压信号和/或电流信号来促进存储器单元阵列301的操作的任何合适电路。外围电路208可以包括使用CMOS技术形成的各种类型的外围电路。

根据本公开内容的一些方面，存储器装置(例如，3D存储器装置200)中的存储器单元的垂直晶体管是单栅极晶体管，并且垂直晶体管在字线方向上的栅极电介质是连续的。例如，图4A示出了根据本公开内容的一些方面的存储器单元402的阵列的平面图，每个存储器单元402包括存储器装置400中的垂直晶体管，并且图4B示出了沿图4A的线AA'的截面图。如图4A所示，存储器装置400可以包括多条字线410，每条字线410在第一横向方向(x方向，称为字线方向)上延伸。存储器装置400还可以包括多条位线408，每条位线408在垂直于第一横向方向的第二横向方向(y方向，称为位线方向)上延伸。

存储器单元402可形成在字线410与位线408的交叉点处。在一些实施方式中，每个存储器单元402包括具有半导体主体407和栅极结构404的垂直晶体管(例如，图3中的垂直晶体管304)。半导体主体407可以在衬底中在垂直于第一横向方向和第二横向方向的垂直方向(z方向，如图4B所示)上延伸。半导体主体407可以具有沿第一横向方向(例如，x方向)的第一横向尺寸，并且具有沿第二横向方向(例如，y方向)的第二横向尺寸。不同半导体主体407的第一横向尺寸和第二横向尺寸分别沿x方向和y方向基本上相同(误差在±10％的裕度内)。垂直晶体管可以是单栅极晶体管，其中栅极结构404与半导体主体407(其中形成沟道的有源区域)的单侧(例如，图4A中的四个侧面之一)接触。如图4A和图4B所示，垂直晶体管是单栅极晶体管，其中栅极结构404在位线方向(y方向)上邻接半导体主体407的一侧。根据一些实施方式，栅极结构404不围绕和接触半导体主体407的其他三个侧面。栅极结构404可以包括栅极电介质405和与栅极电介质405接触的栅电极406。在一些实施方式中，栅极电介质405在位线方向(y方向)上横向地位于栅电极406与隔离结构416之间。如上所述，栅电极406可以是字线410的一部分，并且字线410可以是栅电极406的延伸。即，在字线方向(x方向)上的相邻垂直晶体管的栅电极406是连续的，例如，连续导电层的具有栅电极406的部分(例如，字线410的部分)邻接同一侧上的同一行中的垂直晶体管。如图4A所示，在字线方向上的相邻垂直晶体管的栅极电介质405是连续的，例如，连续电介质层的具有栅极电介质405并在字线方向上延伸的部分。因此，栅极结构404可以被视为在字线方向上延伸的连续结构的部分，在该字线方向上，连续结构邻接同一侧上的同一行中的垂直晶体管。

如图4A所示，根据一些实施方式，存储器单元在位线方向(y方向)上的两个相邻垂直晶体管(例如，402A和402B，或402B和402C)彼此镜像对称。如下文关于制造过程所述，存储器单元在位线方向(y方向)上的每对两个相邻垂直晶体管(例如，402A和402B，或402B和402C)的半导体主体407可以通过使用在字线方向(x方向)上延伸并与字线410平行的隔离结构416或间隔物414将它们分开来形成。隔离结构416和字线410可以在位线方向上以交错的方式设置。在一些实施方式中，隔离结构416形成在两个栅极结构404的中间，使得所得到的一对栅极结构相对于隔离结构416彼此镜像对称。当相应的栅极结构404相对于隔离结构416彼此镜像对称时，具有半导体主体407的一对垂直晶体管也彼此镜像对称。

图4B示出了根据本公开内容的一些方面的包括垂直晶体管的存储器装置400的截面的侧视图。存储器装置400可以包括单栅极垂直晶体管，其中导电结构在平面图中邻接半导体主体的单侧。应当理解，图4B仅用于说明性目的，并且在实践中可能不一定反映实际的装置结构(例如，互连)。

在一些实施方式中，存储器装置400包括存储器单元402的阵列，每个存储器单元402包括垂直晶体管403。每个存储器单元402可以是由一个晶体管和一个电容器组成的1T1C单元。应当理解，存储器单元402可具有任何合适的配置，例如2T1C单元、3T1C单元等。

垂直晶体管403可以是用于切换相应存储器单元402的MOSFET。在一些实施方式中，垂直晶体管403包括垂直(在z方向上)延伸的半导体主体407(例如，其中可以形成沟道的有源区域)、以及在位线方向(y方向)上与半导体主体407的一侧接触的栅极结构404。半导体主体407可以具有长方体形状或圆柱形状，并且栅极结构404可以在平面图中邻接半导体主体407的单侧，如图4A所示。

如图4A和图4B所示，在一些实施方式中，半导体主体407在垂直方向(z方向)上具有两个端部(上端部和下端部)，并且至少一个端部(例如，图4A和图4B中的上端部)在垂直方向(z方向)上延伸超过栅极电介质405。在一些实施方式中，半导体主体407的一个端部(例如，图4B中的上端部)与栅极电介质405的相应端部(例如，图4B中的上端部)齐平。在一些实施方式中，半导体主体407的两个端部(上端部和下端部)分别在垂直方向(z方向)上延伸超过栅电极406。即，半导体主体407可以具有比栅电极406的垂直尺寸(例如，深度)(例如，在z方向上)更大的垂直尺寸，并且半导体主体407的上端部和下端部都不与栅电极406的相应端部齐平。因此，可以避免位线408和字线/栅电极410之间的短路。垂直晶体管403还可以包括在垂直方向(z方向)上分别设置在半导体主体407的两个端部(上端部和下端部)处的源极和漏极(两者都被称为411，因为它们的位置可以互换)。在一些实施方式中，源极和漏极411中的一个(例如，在图4B中的上端部处)耦接到电容器(未示出)，且源极和漏极411中的另一个耦接到位线408。

在一些实施方式中，如图4B中所示，半导体主体407包括半导体材料407-1和掺杂半导体材料407-2。半导体材料407-1可以包括单晶硅、多晶硅、非晶硅、Ge、任何其他半导体材料、或其任何组合。在一个示例中，半导体主体407可以包括单晶硅。半导体材料407-2可以包括以期望的掺杂水平掺杂有N型掺杂剂(例如，P或As)或P型掺杂剂(例如，B或Ga)的硅，并且可以用于形成源极或漏极411。在一些实施方式中，在源极和漏极411与位线408或栅电极406之间形成硅化物层(例如金属硅化物层)以减小接触电阻。在一些实施方式中，栅极电介质405包括电介质材料，例如氧化硅、氮化硅、或高k电介质，所述高k电介质包括但不限于Al₂O₃、HfO₂、Ta₂O₅、ZrO₂、TiO₂或其任何组合。在一些实施方式中，栅电极406包括导电材料，包括但不限于W、Co、Cu、Al、Ti、TiN、TaN、多晶硅、硅化物、或其任何组合。在一些实施方式中，栅电极406包括多个导电层，例如TiN层之上的W层。在一个示例中，栅极结构404可以是“栅极氧化物/栅极多晶硅”栅极，其中栅极电介质405包括氧化硅，并且栅电极406包括掺杂的多晶硅。在另一示例中，栅极结构404可以是高k金属栅极(HKMG)，其中栅极电介质405包括高k电介质，并且栅电极406包括金属。

如上所述，由于栅电极406可以是字线的一部分或者作为字线在字线方向上延伸，如图4A所示，因此存储器装置400还可以包括多条字线，每条字线在字线方向(x方向)上延伸。每条字线410可耦接到一行存储器单元402。即，位线408和字线410可以在两个垂直的横向方向上延伸，并且垂直晶体管403的半导体主体407可以在与位线408和字线410延伸的两个横向方向垂直的垂直方向上延伸。根据一些实施方式，字线410与字线触点(未示出)接触。在一些实施方式中，字线410包括导电材料，包括但不限于W、Co、Cu、Al、Ti、TiN、TaN、多晶硅、硅化物、或其任何组合。在一些实施方式中，字线410包括多个导电层，例如TiN层之上的W层，如图4A中所示。

如图4B所示，根据一些实施方式，垂直晶体管403垂直延伸穿过并接触字线410，并且垂直晶体管403的源极或漏极在其下端部(未示出)与位线408(或位线触点，如果有的话)接触。因此，由于垂直晶体管403的垂直布置，字线410和位线408可以在垂直方向上设置在不同的平面中，这简化了字线410和位线408的布线。在一些实施方式中，位线408垂直地设置在键合层(未示出)和字线410之间，并且字线410垂直地设置在位线408和电容器(未示出)之间。字线410可以通过字线触点(未示出)耦接到外围电路。类似地，位线408也可以耦接到外围电路。

如图4A和图4B所示，垂直晶体管403可以以镜像对称的方式布置，以增加存储器单元402在位线方向(y方向)上的密度。如图4B所示，根据一些实施方式，在位线方向上的两个相邻的垂直晶体管403相对于隔离结构416彼此镜像对称。即，存储器装置400可以包括多个隔离结构416，每个隔离结构416在字线方向(x方向)上平行于字线410延伸并且设置在相邻的两行垂直晶体管403的半导体主体407之间。在一些实施方式中，通过隔离结构416分隔的各行垂直晶体管403相对于隔离结构416彼此镜像对称。隔离结构416可以采用电介质材料形成，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。应当理解，隔离结构416可以包括气隙，每个气隙横向地设置在相邻的半导体主体407之间。如下文关于制造过程所描述的，由于垂直晶体管403在位线方向(例如，y方向)上的相对小的间距，可以形成气隙。另一方面，与一些电介质(例如，氧化硅)相比，气隙中的空气的相对大的介电常数(例如，氧化硅的介电常数的约4倍)可以改善垂直晶体管403(和各行存储器单元402)之间的绝缘效果。类似地，在一些实施方式中，取决于字线/栅电极406在位线方向上的间距，也在位线方向上在字线/栅电极406之间横向地形成气隙。

图4C示出了根据本公开内容的一些方面的包括垂直晶体管的又一3D存储器装置400'的截面的侧视图。3D存储器装置400'可以是包括单栅极垂直晶体管的存储器装置的一个示例，其中栅极结构在平面图中邻接半导体主体的单侧。应当理解，图4C仅用于说明性目的，并且在实践中可能不一定反映实际的装置结构(例如，互连)。作为上面关于图1描述的3D存储器装置100的一个示例，3D存储器装置400'是包括第一半导体结构102和堆叠在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施方式，第一半导体结构102和第二半导体结构104在它们之间的键合界面106处接合。如图4C所示，第一半导体结构102可以包括衬底4010，衬底4010可以包括硅(例如，单晶硅、c-Si)、SiGe、GaAs、Ge、SOI、或任何其他合适的材料。

第一半导体结构102可以包括衬底4010上的外围电路4012。在一些实施方式中，外围电路4012包括多个晶体管4014(例如，平面晶体管和/或3D晶体管)。沟槽隔离(例如，浅沟槽隔离(STI))和掺杂区域(例如，晶体管4014的阱、源极和漏极)也可以形成在衬底4010上或衬底4010中。

在一些实施方式中，第一半导体结构102还包括在外围电路4012上方的互连层4016，以将电信号传输到外围电路4012和从外围电路4012传输电信号。互连层4016可以包括多个互连(在本文中也称为“触点”)，包括横向互连线和过孔触点。互连层4016还可以包括一个或多个ILD层，其中可以形成互连线和过孔触点。即，互连层4016可以包括多个ILD层中的互连线和过孔触点。在一些实施方式中，外围电路4012通过互连层4016中的互连彼此耦接。互连层4016中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。ILD层可以由电介质材料形成，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。

如图4C所示，第一半导体结构102还可以包括在键合界面106处并且在互连层4016和外围电路4012上方的键合层4018。键合层4018可以包括多个键合触点4019。键合触点4019可以包括导电材料，诸如Cu。键合层4018的剩余区域可以由电介质材料(诸如氧化硅)形成。键合层4018中的键合触点4019和周围电介质可用于混合键合。类似地，如图4C所示，第二半导体结构104也可以包括在键合界面106处并且在第一半导体结构102的键合层4018上方的键合层4020。键合层4020可以包括多个键合触点4021。键合触点4021可以包括导电材料，诸如Cu。键合层4020的剩余区域可以由电介质材料(诸如氧化硅)形成。键合层4020中的键合触点4021和周围电介质可用于混合键合。根据一些实施方式，键合触点4021在键合界面106处与键合触点4019接触。

第二半导体结构104可以在键合界面106处以面对面的方式键合在第一半导体结构102的顶部上。在一些实施方式中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面106设置在键合层4020和4018之间，所述混合键合是一种直接键合技术(例如，在表面之间形成键合而不使用中间层，诸如焊料或粘合剂)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施方式中，键合界面106是键合层4020和4018相遇并键合的位置。实际上，键合界面106可以是具有一定厚度的层，其包括第一半导体结构102的键合层4018的顶表面和第二半导体结构104的键合层4020的底表面。

在一些实施方式中，第二半导体结构104还包括互连层4022，互连层4022包括在键合层4020上方的位线4023以传输电信号。互连层4022可以包括多个互连，诸如MEOL互连和BEOL互连。在一些实施方式中，互连层4022中的互连还包括局部互连，诸如位线4023和字线触点(未示出)。互连层4022还可以包括一个或多个ILD层，其中可以形成互连线和过孔触点。互连层4022中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。ILD层可以由电介质材料形成，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。在一些实施方式中，外围电路4012包括字线驱动器/行解码器，该字线驱动器/行解码器通过键合层4020和4018中的键合触点4021和4019以及互连层4016耦接到互连层4022中的字线触点。在一些实施方式中，外围电路4012包括位线驱动器/列解码器，该位线驱动器/列解码器通过键合层4020和4018中的键合触点4021和4019以及互连层4016耦接到互连层4022中的位线4023和位线触点(如果有的话)。

在一些实施方式中，第二半导体结构104包括DRAM装置，其中存储器单元以DRAM单元4024的阵列的形式设置在互连层4022和键合层4020上方。即，包括位线4023的互连层4022可以设置在键合层4020和DRAM单元4024的阵列之间。应当理解，图4C中的3D存储器装置400'的截面可以沿位线方向(y方向)获得，并且互连层4022中的在y方向上横向延伸的一条位线4023可以耦接到一列DRAM单元4024。

每个DRAM单元4024可以包括垂直晶体管4026(例如，图4B中的垂直晶体管403的示例)和耦接到垂直晶体管4026的电容器4028(例如，图3中的存储单元306的示例)。DRAM单元4024可以是由一个晶体管和一个电容器组成的1T1C单元。应当理解，DRAM单元4024可具有任何合适的配置，例如2T1C单元、3T1C单元等。

垂直晶体管4026可以是用于切换相应DRAM单元4024的MOSFET。在一些实施方式中，垂直晶体管4026包括垂直(在z方向上)延伸的半导体主体4030(即，其中可以形成沟道的有源区域)、以及在位线方向(y方向)上与半导体主体4030的一侧接触的栅极结构4036。在单栅极垂直晶体管中，半导体主体4030可以具有长方体形状或圆柱形状，并且栅极结构4036可以邻接半导体主体4030的单侧。根据一些实施方式，栅极结构4036包括栅电极4034和在位线方向上横向地位于栅电极4034与半导体主体4030之间的栅极电介质4032。在一些实施方式中，栅极电介质4032邻接半导体主体4030的一侧，并且栅电极4034邻接栅极电介质4032。

如图4C所示，在一些实施方式中，半导体主体4030在垂直方向(z方向)上具有两个端部(上端部和下端部)，并且至少一个端部(例如，图4C中的下端部)在垂直方向(z方向)上延伸超过栅极电介质4032进入ILD层。在一些实施方式中，半导体主体4030的一个端部(例如，图4C中的上端部)与栅极电介质4032的相应端部齐平。在一些实施方式中，半导体主体4030的两个端部(上端部和下端部)分别在垂直方向(z方向)上延伸超过栅电极4034进入ILD层。即，半导体主体4030可以具有比栅电极4034的垂直尺寸(例如，深度)(例如，在z方向上)更大的垂直尺寸，并且半导体主体4030的上端部和下端部都不与栅电极4034的相应端部齐平。因此，可避免位线4023与字线/栅电极4034之间或字线/栅电极4034与电容器4028之间的短路。垂直晶体管4026还可以包括在垂直方向(z方向)上分别设置在半导体主体4030的两个端部(上端部和下端部)处的源极和漏极(均称为4038，因为它们的位置可以互换)。在一些实施方式中，源极和漏极4038中的一个耦接到电容器4028，且源极和漏极4038中的另一个耦接到位线4023。

在一些实施方式中，半导体主体4030包括半导体材料，例如单晶硅、多晶硅、非晶硅、Ge、任何其他半导体材料、或其任何组合。在一个示例中，半导体主体4030可以包括单晶硅。源极和漏极4038可以以期望的掺杂水平掺杂有N型掺杂剂(例如，P或As)或P型掺杂剂(例如，B或Ga)。在一些实施方式中，在源极和漏极4038与位线4023或第一电极4042之间形成硅化物层(例如金属硅化物层)以减小接触电阻。在一些实施方式中，栅极电介质4032包括电介质材料，例如氧化硅、氮化硅或高k电介质，所述高k电介质包括但不限于Al₂O₃、HfO₂、Ta₂O₅、ZrO₂、TiO₂或其任何组合。在一些实施方式中，栅电极4034包括导电材料，包括但不限于W、Co、Cu、Al、TiN、TaN、多晶硅、硅化物、或其任何组合。在一些实施方式中，栅电极4034包括多个导电层，例如TiN层之上的W层。在一个示例中，栅极结构4036可以是“栅极氧化物/栅极多晶硅”栅极，其中栅极电介质4032包括氧化硅，并且栅电极4034包括掺杂多晶硅。在另一示例中，栅极结构4036可以是HKMG，其中栅极电介质4032包括高k电介质，并且栅电极4034包括金属。

栅电极4034可以是字线的一部分或作为字线在字线方向(例如，x方向)上延伸，3D存储器装置400'的第二半导体结构104也可以包括多条字线，每条字线在字线方向(x方向)上延伸。每条字线4034可耦接到一行DRAM单元4024。即，位线4023和字线4034可以在两个垂直的横向方向上延伸，并且垂直晶体管4026的半导体主体4030可以在与位线4023和字线4034延伸的两个横向方向垂直的垂直方向上延伸。根据一些实施方式，字线4034与字线触点(未示出)接触。在一些实施方式中，字线4034包括导电材料，包括但不限于W、Co、Cu、Al、TiN、TaN、多晶硅、硅化物或其任何组合。在一些实施方式中，字线4034包括多个导电层，诸如TiN层之上的W层。

如图4C所示，根据一些实施方式，垂直晶体管4026垂直延伸穿过并接触字线4034，并且垂直晶体管4026的源极或漏极4038在其下端部处与位线4023(或位线触点，如果有的话)接触。因此，由于垂直晶体管4026的垂直布置，字线4034和位线4023可以设置在垂直方向上的不同平面中，这简化了字线4034和位线4023的布线。在一些实施方式中，位线4023垂直地设置在键合层4020和字线4034之间，并且字线4034垂直地设置在位线4023和电容器4028之间。字线4034可以通过互连层4022中的字线触点(未示出)、键合层4020和4018中的键合触点4021和4019、以及互连层4016中的互连，耦接到第一半导体结构102中的外围电路4012。类似地，互连层4022中的位线4023可以通过键合层4020和4018中的键合触点4021和4019以及互连层4016中的互连，耦接到第一半导体结构102中的外围电路4012。

如上面关于图4A和图4B所述，垂直晶体管4026可以以镜像对称的方式布置，以增加DRAM单元4024在位线方向(y方向)上的密度。如图4C所示，根据一些实施方式，在位线方向上的两个相邻的垂直晶体管4026相对于沟槽隔离4060彼此镜像对称。即，第二半导体结构104可以包括多个沟槽隔离4060，每个沟槽隔离4060在字线方向(x方向)上平行于字线4034延伸并且设置在相邻的两行垂直晶体管4026的半导体主体4030之间。在一些实施方式中，通过沟槽隔离4060分隔的各行垂直晶体管4026相对于沟槽隔离4060彼此镜像对称。沟槽隔离4060可以用电介质材料形成，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。应当理解，沟槽隔离4060可以包括气隙，每个气隙横向设置在相邻的半导体主体4030之间。如下文关于制造过程所描述的，由于垂直晶体管4026在位线方向(例如，y方向)上的相对小的间距，可以形成气隙。另一方面，与一些电介质(例如，氧化硅)相比，气隙中空气的相对大的介电常数(例如，氧化硅的介电常数的约4倍)可以改善垂直晶体管4026(和各行DRAM单元4024)之间的绝缘效果。类似地，在一些实施方式中，根据字线/栅电极4034在位线方向上的间距，也在字线/栅电极4034之间在位线方向上横向形成气隙。

如图4C所示，在一些实施方式中，电容器4028包括在垂直晶体管4026的源极或漏极4038(例如，半导体主体4030的上端部)上方并与垂直晶体管4026的源极或漏极4038接触的第一电极4042。电容器4028还可以包括在第一电极4042上方且与第一电极4042接触的电容器电介质4044和在电容器电介质4044上方且与电容器电介质4044接触的第二电极4046。即，电容器4028可以是垂直电容器，其中电极4042和4046以及电容器电介质4044垂直堆叠(在z方向上)，并且电容器电介质4044可以夹在电极4042和4046之间。在一些实施方式中，每个第一电极4042耦接到同一DRAM单元中的相应垂直晶体管4026的源极或漏极4038，而所有第二电极4046是耦接到地(例如，公共地)的公共极板的部分。如图4C所示，第二半导体结构104还可以包括与第二电极4046的公共极板接触的电容器触点4047，以用于将电容器4028的第二电极4046耦接到外围电路4012或直接耦接到地。在一些实施方式中，其中形成电容器4028的ILD层具有与半导体主体4030延伸到其中的两个ILD层相同的电介质材料，诸如氧化硅。

应当理解，电容器4028的结构和配置不限于图4C中的示例，并且可以包括任何合适的结构和配置，诸如平面电容器、堆叠电容器、多鳍电容器、圆柱电容器、沟槽电容器、或衬底板电容器。在一些实施方式中，电容器电介质4044包括电介质材料，例如氧化硅、氮化硅、或高k电介质，所述高k电介质包括但不限于Al₂O₃、HfO₂、Ta₂O₅、ZrO₂、TiO₂或其任何组合。应当理解，在一些示例中，电容器4028可以是用于FRAM单元中的铁电电容器，且电容器电介质4044可由具有铁电材料(例如，PZT或SBT)的铁电层代替。在一些实施方式中，电极4042和4046包括导电材料，包括但不限于W、Co、Cu、Al、TiN、TaN、多晶硅、硅化物、或其任何组合。

如图4C所示，根据一些实施方式，垂直晶体管4026垂直延伸穿过并接触字线4034，垂直晶体管4026的源极或漏极4038在其下端部与位线4023接触，并且垂直晶体管4026的源极或漏极4038在其上端部与电容器4028的电极4042接触。即，由于垂直晶体管4026的垂直布置，位线4023和电容器4028可以在垂直方向上设置在不同的平面中，并且在垂直方向上耦接到DRAM单元4024的垂直晶体管4026的相反端部。在一些实施方式中，位线4023和电容器4028在垂直方向上设置在垂直晶体管4026的相反侧上，与其中位线和电容器设置在平面晶体管的同一侧上的常规DRAM单元相比，这简化了位线4023的布线并减小了位线4023和电容器4028之间的耦合电容。

如图4C所示，在一些实施方式中，垂直晶体管4026垂直地设置在电容器4028和键合界面106之间。即，垂直晶体管4026可以布置成比电容器4028更靠近第一半导体结构102的外围电路4012、以及键合界面106。由于位线4023和电容器4028耦接到垂直晶体管4026的相反端部，如上所述，因此根据一些实施方式，位线4023(作为互连层4022的一部分)垂直地设置在垂直晶体管4026和键合界面106之间。结果，包括位线4023的互连层4022可以布置成靠近键合界面106，以减小互连布线距离和复杂性。

在一些实施方式中，第二半导体结构104还包括设置在DRAM单元4024上方的衬底4048。如下文关于制造过程所述，衬底4048可以是载体晶圆的一部分。应当理解，在一些示例中，衬底4048可以不包括在第二半导体结构104中。

如图4C所示，第二半导体结构104还可以包括衬底4048和DRAM单元4024上方的焊盘输出互连层4050。焊盘输出互连层4050可以包括一个或多个ILD层中的互连，例如触点焊盘4054。焊盘输出互连层4050和互连层4022可以形成在DRAM单元4024的相反侧上。根据一些实施方式，电容器4028被垂直地设置在垂直晶体管4026和焊盘输出互连层4050之间。在一些实施方式中，焊盘输出互连层4050中的互连可以在3D存储器装置400'和外部电路之间传输电信号，例如，用于焊盘输出目的。在一些实施方式中，第二半导体结构104还包括延伸穿过衬底4048和焊盘输出互连层4050的一部分以将焊盘输出互连层4050耦接到DRAM单元4024和互连层4022的一个或多个触点4052。因此，外围电路4012可通过互连层4016和4022以及键合层4020和4018耦接到DRAM单元4024，且外围电路4012和DRAM单元4024可通过触点4052和焊盘输出互连层4050耦接到外部电路。触点焊盘4054和触点4052可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一个示例中，触点焊盘4054可以包括Al，并且触点4052可以包括W。在一些实施方式中，触点4052包括由电介质间隔物(例如，具有氧化硅)围绕的过孔，以将过孔与衬底4048电分隔开。取决于衬底4048的厚度，触点4052可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或数十微米级(例如，在1μm和100μm之间)深度的TSV。

尽管未示出，但是应当理解，3D存储器装置的焊盘输出不限于来自具有如图4C所示的DRAM单元4024的第二半导体结构104，并且可以来自具有外围电路4012的第一半导体结构102。尽管未示出，但还应当理解，字线4034之间和/或半导体主体4030之间的气隙可以部分地或完全地填充有电介质。尽管未示出，但应进一步理解，DRAM单元4024的多于一个阵列可彼此堆叠以垂直地按比例放大DRAM单元4024的数量。

图6示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的方法600的流程图。在图6中的操作602处，形成多个间隔物。多个间隔物沿第一横向方向延伸，且每个间隔物在半导体层的上部部分中垂直延伸。半导体层可以包括衬底、衬底上的第一电介质层和第一电介质层上的第二电介质层。在一些实施方式中，为了形成多个间隔物，在第一横向方向上蚀刻半导体层的上部部分以形成多个凹槽，然后沉积牺牲层以填充多个凹槽并形成多个间隔物。

图5A和5A'示出半导体层501，其包括衬底501-1、在衬底501-1的顶部上的第一电介质层501-2、和在第一电介质层501-2的顶部上的第二电介质层501-3。在一些实施方式中，在后续工艺中去除第一电介质层501-2和第二电介质层501-3，从而允许电容器结构有效地连接到源极。图5A示出了半导体层501的平面图，而图5A'示出了半导体层501的侧视图。为了形成半导体层501，随后使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)将氧化硅和氮化硅沉积到硅衬底501-1上。在一些实施方式中，通过使用干法氧化和/或湿法氧化(诸如原位蒸汽生成(ISSG)氧化工艺)氧化硅衬底501-1的顶部部分，来形成氧化硅层501-2。

如图5B和图5B'所示，在y方向(例如，位线方向)上形成多个平行沟槽，以在y方向上形成多个平行半导体壁505。在一些实施方式中，例如基于位线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以图案化沟槽和半导体壁505，并且执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层501中蚀刻沟槽。因此，可以形成在半导体层501中垂直延伸的半导体壁505。由于通过蚀刻半导体层501形成半导体壁505，因此半导体壁505可以具有与半导体层501相同的材料。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积第三电介质层(诸如氧化硅)来填充多个平行沟槽，以形成多个平行沟槽隔离504。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层501的顶表面的过量第三电介质层。结果，平行半导体壁505可以通过沟槽隔离504分隔开。图5B和图5B'分别示出了x-y平面中的平面图和沿x方向(字线方向，例如，沿AA'线)的截面的侧视图。

如图5C和图5C'所示，在x方向(例如，字线方向)上形成具有第一深度的多个平行凹槽510，以形成各自在半导体层501中垂直延伸的半导体柱503的阵列。在一些实施方式中，例如，基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以将凹槽510图案化为垂直于沟槽隔离504，并且在半导体层501和沟槽隔离504上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层501中蚀刻凹槽。因此，半导体壁505(图5B中所示出)可由凹槽510切割以形成各自在半导体层501中垂直延伸的半导体柱503的阵列。由于通过蚀刻半导体层501形成半导体柱503，因此半导体柱503可具有与半导体层501相同的材料。图5C示出了x-y平面中的平面图，且图5C'示出了沿y方向(位线方向)的截面的侧视图。

如图5D和图5D'所示，牺牲层沉积在凹槽510中以形成多个间隔物511。可以通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)使用电介质(例如氧化硅)来沉积牺牲层以填充凹槽510。在一些实施方式中，执行平坦化工艺(诸如CMP)以去除沉积超出半导体层501的顶表面的过量电介质。图5D和图5D'分别示出了x-y平面中的平面图和沿x方向(字线方向)的截面的侧视图。

在图6中的操作604处，形成多个第一沟槽。多个第一沟槽沿第一横向方向延伸，并且每个第一沟槽在半导体层的上部部分中垂直延伸。在一些实施方式中，为了形成多个第一沟槽，在第一横向方向上蚀刻半导体层的上部部分，以形成夹在两个相邻间隔物之间的多个第一沟槽。在形成多个第一沟槽之后，半导体柱由多个第一沟槽划分以形成多个半导体主体。

如图5E和图5E'所示，在x方向(例如，字线方向)上形成夹在两个间隔物511之间的具有第二深度的多个第一沟槽506，并且每个第一沟槽在半导体层501中垂直延伸并将一个半导体柱切割成两个半导体主体507。每个半导体主体507在垂直方向(例如，如图5E'所示的z方向)上延伸。每个半导体主体507具有沿第一横向方向(例如，x方向)的第一横向尺寸和沿第二横向方向(例如，y方向)的第二横向尺寸。不同半导体主体507的第一横向尺寸和第二横向尺寸分别沿x方向和y方向基本上相同(误差在±10％的裕度内)。在一些实施方式中，例如，基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以将第一沟槽506图案化为与间隔物511平行并且垂直于沟槽隔离504，并且在半导体层501和沟槽隔离504上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层501中蚀刻第一沟槽。图5E示出了x-y平面中的平面图，且图5E'示出了沿y方向(位线方向)的截面的侧视图。

在图6的操作606处，在每个第一沟槽中形成两个断开的导电结构。两个断开的导电结构沿第一横向方向横向延伸，并且每个导电结构沿对应的第一沟槽的一个侧壁垂直延伸。

如图5F和图5F'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以填充第一沟槽506，在第一沟槽506的底部处形成电介质层509。在一些实施方式中，电介质层519被沉积在每个第一沟槽506的侧壁上以部分地填充每个第一沟槽506，随后沉积电介质层509以完全填充每个第一沟槽506。在一些实施方式中，电介质层519和509可分别由不同材料(例如，氧化硅和氮化硅)制成。在一些实施方式中，电介质层519和509可以由相同材料(例如，氧化硅或氮化硅)制成。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层501的顶表面的过量电介质层509。然后回蚀刻电介质层509，使得电介质层509覆盖每个第一沟槽506的底表面。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以回蚀刻电介质层509，或者在电介质层509上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)直到回蚀刻达到第三深度。图5F示出了x-y平面中的平面图，且图5F'示出了沿y方向(位线方向)的截面的侧视图。

如图5G和图5G'所示，在每个第一沟槽506中形成栅极电介质层514。栅极电介质层514可以是形成在每行半导体主体507的侧壁之上的连续电介质层的部分。在一些实施方式中，执行湿法氧化和/或干法氧化工艺(诸如原位蒸汽发生(ISSG)氧化)以在每个第一沟槽506的侧壁上形成原生氧化物(例如，氧化硅)。

如图5G和图5G'所示，在第一沟槽506中的栅极电介质层514之上形成一个或多个导电层515。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层514之上沉积一种或多种导电材料(诸如金属和/或金属化合物(例如，W和TiN))以部分填充第一沟槽506，来形成导电层515。例如，可以依次沉积TiN层和W层以形成导电层515。可执行平坦化工艺(例如CMP)以去除半导体层501的顶表面之上的过量导电材料。

如图5H和图5H'所示，在一些实施方式中，例如使用冲压蚀刻、干法蚀刻和/或湿法蚀刻(例如，RIE)回蚀刻导电层515，以在每个第一沟槽506中形成两个断开的导电结构。在一些实施方式中，执行底部冲压蚀刻工艺以蚀刻掉在第一沟槽的底部处的导电层515的一些金属，直到暴露电介质层509。在一些实施方式中，回蚀刻导电层515以形成凹痕，使得导电层515的上端部在半导体主体507的顶表面下方。在一些实施方式中，由于栅极电介质层514未被蚀刻，因此导电层515的上端部也在栅极电介质层514的上端部(其与半导体主体507的顶表面齐平)下方。结果，经回蚀刻的导电层515可以成为各自在字线方向(x方向)上延伸的字线，并且经回蚀刻的导电层515的面向半导体主体507的部分可以成为栅电极。由此可形成各自包括相应栅极电介质层514和栅极电介质层514之上的相应栅电极(例如，导电层515的部分)的栅极结构。

在一些实施方式中，如图5I和图5I'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)，在第一沟槽506的剩余空间以及由导电层515的回蚀刻产生的凹痕中形成电介质层516。应当理解，取决于字线的间距(例如，第一沟槽506的尺寸)，可以在电介质层516中形成气隙。

在一些实施方式中，如图5J和图5J'所示，去除间隔物511中的牺牲层以形成第二沟槽，并且沉积电介质层或金属屏蔽层以填充第二沟槽。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以去除间隔物511内部的牺牲层，并且在间隔物511上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以蚀刻掉牺牲层并形成第二沟槽。例如，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质层(诸如氧化硅)以填充第二沟槽，在第二沟槽中形成第二沟槽隔离517。可执行平坦化工艺以去除半导体层501的顶表面之上的过量电介质。应当理解，取决于半导体主体507的间距(例如，第二沟槽的尺寸)，可以在第二沟槽隔离517中形成气隙518。

图8示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的方法800的流程图。在图8中的操作802处，形成多个第一沟槽。多个第一沟槽沿第一横向方向延伸，并且每个第一沟槽在半导体层的上部部分中垂直延伸。半导体层可以包括衬底、衬底上的第一电介质层、和第一电介质层上的第二电介质层。在一些实施方式中，为了形成多个第一沟槽，在第一横向方向上蚀刻半导体层的上部部分。

图7A和图7A'示出了半导体层701，其包括衬底701-1、在衬底701-1的顶部上的第一电介质层701-2、和在第一电介质层701-2的顶部上的第二电介质层701-3。在一些实施方式中，在后续工艺中去除第一电介质层701-2和第二电介质层701-3，从而允许电容器结构有效地连接到源极。图7A示出了半导体层701的平面图，而图7A'示出了半导体层701的侧视图。为了形成半导体层701，随后使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)将氧化硅和氮化硅沉积到硅衬底701-1上。在一些实施方式中，通过使用干法氧化和/或湿法氧化(诸如原位蒸汽生成(ISSG)氧化工艺)氧化硅衬底701-1的顶部部分，来形成氧化硅层701-2。

如图7B和图7B'所示，在y方向(例如，位线方向)上形成多个平行沟槽，以在y方向上形成多个平行半导体壁705。在一些实施方式中，例如基于位线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以图案化沟槽和半导体壁705，并且执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层701中蚀刻沟槽。因此，可以形成在半导体层701中垂直延伸的半导体壁705。由于通过蚀刻半导体层701形成半导体壁705，因此半导体壁705可以具有与半导体层701相同的材料。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积第三电介质层(诸如氧化硅)来填充多个平行沟槽，以形成多个平行沟槽隔离704。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层701的顶表面的过量第三电介质层。结果，平行半导体壁705可以通过沟槽隔离704分隔开。图7B和图7B'分别示出了x-y平面中的平面图和沿x方向(字线方向，例如，沿AA'线)的截面的侧视图。

如图7C和图7C'所示，在x方向(例如，字线方向)上形成具有第二深度的多个第一沟槽706，以形成各自在半导体层701中垂直延伸的半导体柱703的阵列。在一些实施方式中，例如，基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以将第一沟槽706图案化为垂直于沟槽隔离704，并且在半导体层701和沟槽隔离704上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层701中蚀刻第一沟槽706。因此，半导体壁705(图7B中所示)可由第一沟槽706切割以形成半导体柱703的阵列，每个半导体柱703在半导体层701中垂直延伸。由于通过蚀刻半导体层701来形成半导体柱703，因此半导体柱703可具有与半导体层701相同的材料。图7C示出了x-y平面中的平面图，且图7C'示出了沿y方向(位线方向)的截面的侧视图。

如图7D和图7D'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以填充第一沟槽706，在每个第一沟槽706中形成电介质层709。在一些实施方式中，电介质层719沉积在每个第一沟槽706的侧壁上以部分填充每个第一沟槽706，随后沉积电介质层709以完全填充每个第一沟槽706。在一些实施方式中，电介质层719和709可分别由不同材料(例如，氧化硅和氮化硅)制成。在一些实施方式中，电介质层719和709可以由相同材料(例如，氧化硅或氮化硅)制成。在一些实施方式中，执行平坦化工艺(例如CMP)，以去除沉积超出半导体层701的顶表面的过量电介质层709。

在图8中的操作804处，形成多个间隔物。多个间隔物沿第一横向方向延伸，且每个间隔物在半导体层的上部部分中垂直延伸。在一些实施方式中，为了形成多个间隔物，在第一横向方向上蚀刻半导体层的上部部分，以形成夹在两个相邻的第一沟槽之间的多个凹槽。随后用牺牲层填充多个凹槽以形成多个间隔物。

如图7E和图7E'中所示，在x方向(例如，字线方向)上形成具有第一深度的多个平行凹槽710，且每个凹槽在半导体层701中垂直延伸且将一个半导体柱703切割成两个半导体主体707。每个半导体主体707在垂直方向(例如，如图7E'所示的z方向)上延伸。每个半导体主体707具有沿第一横向方向(例如，x方向)的第一横向尺寸和沿第二横向方向(例如，y方向)的第二横向尺寸。不同半导体主体707的第一横向尺寸和第二横向尺寸分别沿x方向和y方向基本上相同(误差在±10％的裕度内)。在一些实施方式中，例如基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以将凹槽710图案化为垂直于沟槽隔离704，并且在半导体层701和沟槽隔离704上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层701中蚀刻凹槽。图7E示出了x-y平面中的平面图，且图7E'示出了沿y方向(位线方向)的截面的侧视图。

如图7F和图7F'所示，用牺牲层填充多个平行凹槽710以形成多个间隔物711。可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)使用电介质(诸如氧化硅)来沉积牺牲层以填充凹槽710。在一些实施方式中，执行平坦化工艺(诸如CMP)以去除沉积超出半导体层701的顶表面的过量电介质。图7F和图7F'分别示出了x-y平面中的平面图和沿x方向(字线方向)的截面的侧视图。

在图8的操作806处，在每个第一沟槽中形成两个断开的导电结构。两个断开的导电结构沿第一横向方向横向延伸，并且每个导电结构沿对应的第一沟槽的一个侧壁垂直延伸。

如图7G和图7G'所示，对电介质层709进行回蚀刻，使得电介质层709覆盖每个第一沟槽706的底表面。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以回蚀刻电介质层709，或者在电介质层709上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)直到回蚀刻达到第三深度。图7F示出了x-y平面中的平面图，且图7F'示出了沿y方向(位线方向)的截面的侧视图。

如图7H和图7H'所示，在每个第一沟槽706中形成栅极电介质层714。栅极电介质层714可以是形成在每行半导体主体707的侧壁之上的连续电介质层的部分。在一些实施方式中，执行湿法氧化和/或干法氧化工艺(诸如原位蒸汽生成(ISSG)氧化)，以在每个第一沟槽706的侧壁上形成原生氧化物(例如，氧化硅)。然后，在第一沟槽706中的栅极电介质层714之上形成一个或多个导电层715。在一些实施方式中，通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层714之上沉积一个或多个导电材料(例如金属和/或金属化合物(例如，W和TiN))以部分填充第一沟槽706，来形成导电层715。例如，可以依次沉积TiN层和W层以形成导电层715。可执行平坦化工艺(例如CMP)以去除半导体层701的顶表面之上的过量导电材料。

如图7I和图7I'所示，在一些实施方式中，例如使用冲压蚀刻、干法蚀刻和/或湿法蚀刻(例如，RIE)回蚀刻导电层715，以在每个第一沟槽706中形成两个断开的导电结构。在一些实施方式中，执行底部冲压蚀刻工艺以蚀刻掉在第一沟槽的底部处的导电层715的一些金属，直到暴露电介质层709。在一些实施方式中，回蚀刻导电层715以形成凹痕，使得导电层715的上端部在半导体主体707的顶表面下方。在一些实施方式中，由于栅极电介质层714未被蚀刻，因此导电层715的上端部在栅极电介质层714的上端部下方。因此，经回蚀刻的导电层715可以成为各自在字线方向(x方向)上延伸的字线，并且经回蚀刻的导电层715的面向半导体主体707的部分可以成为栅电极。由此可形成各自包括相应栅极电介质层714和栅极电介质层714之上的相应栅电极(例如，导电层715的部分)的栅极结构。

在一些实施方式中，如图7I和图7I'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)，在第一沟槽706的剩余空间以及由导电层715的回蚀刻产生的凹痕中形成电介质层716。应当理解，取决于字线的间距(例如，第一沟槽706的尺寸)，可以在电介质层716中形成气隙720。

在一些实施方式中，如图7J和图7J'所示，去除间隔物711中的牺牲层(如图7F'所示)以形成第二沟槽，并且沉积电介质层以填充第二沟槽。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以去除间隔物711内部的牺牲层，并且在间隔物711上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以蚀刻掉牺牲层并形成第二沟槽。例如，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质层(诸如氧化硅)以填充第二沟槽，来在第二沟槽中形成第二沟槽隔离717。可执行平坦化工艺以去除在半导体层701的顶表面之上的过量电介质。应当理解，取决于半导体主体707的间距(例如，第二沟槽的尺寸)，可以在第二沟槽隔离717中形成气隙718。

图10示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的方法1000的流程图。在图10中的操作1002处，形成多个第一沟槽。多个第一沟槽沿第一横向方向延伸，并且每个第一沟槽在半导体层的上部部分中垂直延伸。半导体层可以包括衬底、衬底上的第一电介质层、和第一电介质层上的第二电介质层。在一些实施方式中，为了形成多个第一沟槽，在第一横向方向上蚀刻半导体层的上部部分。

图9A和图9A'示出了半导体层901，其包括衬底901-1、在衬底901-1的顶部上的第一电介质层901-2、和在第一电介质层901-2的顶部上的第二电介质层901-3。在一些实施方式中，在后续工艺中去除第一电介质层901-2和第二电介质层901-3，从而允许电容器结构有效地连接到源极。图9A示出了半导体层901的平面图，而图9A'示出了半导体层901的侧视图。为了形成半导体层901，随后使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其任何组合)将氧化硅和氮化硅沉积到硅衬底901-1上。在一些实施方式中，通过使用干法氧化和/或湿法氧化(诸如原位蒸汽生成(ISSG)氧化工艺)氧化硅衬底901-1的顶部部分，来形成氧化硅层901-2。

如图9B和图9B'所示，在y方向(例如，位线方向)上形成多个平行沟槽，以在y方向上形成多个平行半导体壁905。在一些实施方式中，例如基于位线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以图案化沟槽和半导体壁905，并且执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层901中蚀刻沟槽。因此，可以形成在半导体层901中垂直延伸的半导体壁905。由于通过蚀刻半导体层901形成半导体壁905，因此半导体壁905可以具有与半导体层901相同的材料。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积第三电介质层(诸如氧化硅)来填充多个平行沟槽以形成多个平行沟槽隔离904。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层901的顶表面的过量第三电介质层。结果，平行半导体壁905可以通过沟槽隔离904分隔开。图9B和图9B'分别示出了x-y平面中的平面图和沿x方向(字线方向，例如，沿AA'线)的截面的侧视图。

如图9C和图9C'所示，在x方向(例如，字线方向)上形成具有第二深度的多个第一沟槽906，以形成半导体柱903的阵列，每个半导体柱903在半导体层901中垂直延伸。在一些实施方式中，例如，基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以将第一沟槽906图案化为垂直于沟槽隔离904，并且在半导体层901和沟槽隔离904上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，以在半导体层901中蚀刻第一沟槽906。因此，半导体壁905(图9B中所示出)可由第一沟槽906切割以形成半导体柱903的阵列，每个半导体柱903在半导体层901中垂直延伸。由于通过蚀刻半导体层901来形成半导体柱903，因此半导体柱903可具有与半导体层901相同的材料。图9C示出了x-y平面中的平面图，且图9C'示出了沿y方向(位线方向)的截面的侧视图。

如图9D和图9D'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以填充第一沟槽906，来在每个第一沟槽906中形成电介质层909。在一些实施方式中，在每个第一沟槽906的侧壁上沉积电介质层919以部分地填充每个第一沟槽906，随后沉积电介质层909以完全填充每个第一沟槽906。在一些实施方式中，电介质层919和909可分别由不同材料(例如，氧化硅和氮化硅)制成。在一些实施方式中，电介质层919和909可以由相同材料(例如，氧化硅或氮化硅)制成。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层901的顶表面的过量电介质层909。然后，回蚀刻电介质层909，使得电介质层909覆盖每个第一沟槽906的底表面。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以回蚀刻电介质层909，或者在电介质层909上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)直至回蚀刻达到第三深度。图9D示出了x-y平面中的平面图，且图9D'示出了沿y方向(位线方向)的截面的侧视图。

在图10的操作1004处，在每个第一沟槽中形成两个断开的导电结构。两个断开的导电结构沿第一横向方向横向延伸，并且每个导电结构沿对应的第一沟槽的一个侧壁垂直延伸。

如图9E和图9E'所示，在每个第一沟槽906中形成栅极电介质层914。栅极电介质层914可以是形成在每行半导体主体907的侧壁之上的连续电介质层的部分。每个半导体主体907在垂直方向(例如，如图9E'所示的z方向)上延伸。每个半导体主体907具有沿第一横向方向(例如，x方向)的第一横向尺寸，并且具有沿第二横向方向(例如，y方向)的第二横向尺寸。不同半导体主体907的第一横向尺寸和第二横向尺寸分别沿x方向和y方向基本上相同(误差在±10％的裕度内)。在一些实施方式中，执行湿法氧化和/或干法氧化工艺(诸如原位蒸汽生成(ISSG)氧化)以在每个第一沟槽906的侧壁上形成原生氧化物(例如，氧化硅)。然后，在第一沟槽906中的栅极电介质层914之上形成一个或多个导电层915。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层914之上沉积一种或多种导电材料(诸如金属和/或金属化合物(例如，W和TiN))以部分填充第一沟槽906，来形成导电层915。例如，可以依次沉积TiN层和W层以形成导电层915。可执行平坦化工艺(例如CMP)，以去除半导体层901的顶表面之上的过量导电材料。

如图9F和图9F'所示，在一些实施方式中，例如使用冲压蚀刻、干法蚀刻和/或湿法蚀刻(例如，RIE)回蚀刻导电层915，以在每个第一沟槽906中形成两个断开的导电结构。在一些实施方式中，执行底部冲压蚀刻工艺以蚀刻掉在第一沟槽的底部处的导电层915的一些金属，直到暴露电介质层909。在一些实施方式中，回蚀刻导电层915以形成凹痕，使得导电层915的上端部在半导体主体907的顶表面下方。在一些实施方式中，由于栅极电介质层914未被蚀刻，因此导电层915的上端部在栅极电介质层914的上端部下方。结果，经回蚀刻的导电层915可以成为各自在字线方向(x方向)上延伸的字线，并且经回蚀刻的导电层915的面向半导体主体907的部分可以成为栅电极。由此可形成各自包括相应栅极电介质层914和栅极电介质层914之上的相应栅电极(例如，导电层915的部分)的栅极结构。

在一些实施方式中，如图9G和图9G'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)，在第一沟槽906的剩余空间以及由导电层915的回蚀刻产生的凹痕中形成电介质层916。应当理解，取决于字线的间距(例如，第一沟槽906的尺寸)，可以在电介质层916中形成气隙920。

在图10中的操作1006处，形成多个间隔物。多个间隔物沿第一横向方向延伸，且每个间隔物在半导体层的上部部分中垂直延伸。

如图9H和图9H'中所示，在x方向(例如，字线方向)上形成具有第一深度的多个平行凹槽910，且每个凹槽在半导体层901中垂直延伸且将一个半导体柱903切割成两个半导体主体907。在一些实施方式中，例如基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以将凹槽910图案化为垂直于沟槽隔离904，并且在半导体层901和沟槽隔离904上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层901中蚀刻凹槽。图9H示出了x-y平面中的平面图，且图9H'示出了沿y方向(位线方向)的截面的侧视图。

在一些实施方式中，如图9I和图9I'中所示，沉积电介质层以填充凹槽910。在一些实施方式中，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质层(诸如氧化硅)以填充凹槽910，来在凹槽中形成第二沟槽隔离917。可执行平坦化工艺以去除半导体层901的顶表面之上的过量电介质。应当理解，取决于半导体主体907的间距(例如，凹槽的尺寸)，可以在第二沟槽隔离917中形成气隙918。

图12示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的方法1200的流程图。在图12中的操作1202处，通过使用单蚀刻工艺在半导体层中形成多个第一沟槽和多个凹槽。多个第一沟槽和多个凹槽沿第一横向方向延伸，并且每个第一沟槽和凹槽在半导体层的上部部分中垂直延伸。多个第一沟槽和多个凹槽沿第二横向方向交替布置。半导体层可以包括衬底、衬底上的第一电介质层、和第一电介质层上的第二电介质层。

图11A和图11A'示出半导体层1101，其包括衬底1101-1、在衬底1101-1的顶部上的第一电介质层1101-2、和在第一电介质层1101-2的顶部上的第二电介质层1101-3。在一些实施方式中，在后续工艺中去除第一电介质层1101-2和第二电介质层1101-3，从而允许电容器结构有效地连接到源极。图11A示出了半导体层1101的平面图，而图11A'示出了半导体层1101的侧视图。为了形成半导体层1101，随后使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)将氧化硅和氮化硅沉积到硅衬底1101-1上。在一些实施方式中，通过使用干法氧化和/或湿法氧化(诸如原位蒸汽生成(ISSG)氧化工艺)氧化硅衬底1101-1的顶部部分，来形成氧化硅层1101-2。

如图11B和图11B'所示，在y方向(例如，位线方向)上形成多个平行沟槽，以在y方向上形成多个平行半导体壁1105。在一些实施方式中，例如基于位线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以图案化沟槽和半导体壁1105，并且执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层1101中蚀刻沟槽。因此，可以形成在半导体层1101中垂直延伸的半导体壁1105。由于通过蚀刻半导体层1101来形成半导体壁1105，因此半导体壁1105可以具有与半导体层1101相同的材料。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积第三电介质层(诸如氧化硅)来填充多个平行沟槽，以形成多个平行沟槽隔离1104。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层1101的顶表面的过量第三电介质层。结果，平行半导体壁1105可以通过沟槽隔离1104分隔开。图11B和图11B'分别示出了x-y平面中的平面图和沿x方向(字线方向，例如，沿AA'线)的截面的侧视图。

如图11C和图11C'所示，通过使用诸如自对准双图案(SADP)工艺的单蚀刻工艺在x方向(例如，字线方向)上形成具有第一深度的多个凹槽1110和具有第二深度的多个第一沟槽1106，以形成半导体主体1107的阵列，每个半导体主体1107在半导体层1101中垂直延伸。每个半导体主体1107在垂直方向(例如，如图11C'所示的z方向)上延伸。每个半导体主体1107具有沿第一横向方向(例如，x方向)的第一横向尺寸和沿第二横向方向(例如，y方向)的第二横向尺寸。不同半导体主体1107的第一横向尺寸和第二横向尺寸分别沿x方向和y方向基本上相同(误差在±10％的裕度内)。在一些实施方式中，第一深度小于第二深度。在一些实施方式中，每个凹槽具有沿第二横向方向(例如，位线方向)的第三横向尺寸，每个第一沟槽具有沿第二横向方向(例如，位线方向)的第四横向尺寸，并且第三横向尺寸小于第四横向尺寸。在一些实施方式中，例如基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺，以将第一沟槽1106和凹槽1110图案化为垂直于沟槽隔离1104，并且在半导体层1101和沟槽隔离1104上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，以在半导体层1101中蚀刻第一沟槽1106和凹槽1110。结果，半导体壁1105(图11B中所示)可以被第一沟槽1106和凹槽1110切割，以形成半导体主体1107的阵列，每个半导体主体1107在半导体层1101中垂直延伸。由于通过蚀刻半导体层1101来形成半导体主体1107，因此半导体主体1107可以具有与半导体层1101相同的材料。图11C示出了x-y平面中的平面图，且图11C'示出了沿y方向(位线方向)的截面的侧视图。

在图12中的操作1204处，形成多个间隔物。多个间隔物沿第一横向方向延伸，且每个间隔物在半导体层的上部部分中垂直延伸。

如图11D和图11D'所示，在一些实施方式中，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以部分填充每个第一沟槽1106并完全填充每个凹槽1110，来在每个第一沟槽1106和每个凹槽1110中形成牺牲层1108。在一些实施方式中，在每个第一沟槽1106的侧壁上沉积电介质层1119以部分地填充每个第一沟槽1106。在一些实施方式中，用牺牲层完全填充每个凹槽1110以形成多个间隔物1111。在一些实施方式中，在单个沉积工艺中执行部分填充第一沟槽1106和完全填充凹槽1110。在一些实施方式中，执行平坦化工艺(例如CMP)，以去除沉积超出半导体层1101的顶表面的过量牺牲层。

在图12的操作1206处，在每个第一沟槽中形成两个断开的导电结构。两个断开的导电结构沿第一横向方向横向延伸，并且每个导电结构沿对应的第一沟槽的一个侧壁垂直延伸。

如图11E和图11E'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以填充第一沟槽1106，来在每个第一沟槽1106中形成电介质层1109。在一些实施方式中，执行平坦化工艺(例如CMP)，以去除沉积超出半导体层1101的顶表面的过量电介质层1109。

如图11F和图11F'所示，对电介质层1109进行回蚀刻，使得电介质层1109覆盖每个第一沟槽1106的底表面。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以回蚀刻电介质层1109，或者在电介质层1109上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，直到回蚀刻达到第三深度。图11F示出了x-y平面中的平面图，且图11F'示出了沿y方向(位线方向)的截面的侧视图。

如图11G和图11G'所示，在每个第一沟槽1106中形成栅极电介质层1114。栅极电介质层1114可以是形成在每行半导体主体1107的侧壁之上的连续电介质层的部分。在一些实施方式中，执行湿法氧化和/或干法氧化工艺(诸如原位蒸汽生成(ISSG)氧化)，以在每个第一沟槽1106的侧壁上形成原生氧化物(例如，氧化硅)。然后，在第一沟槽1106中的栅极电介质层1114之上形成一个或多个导电层1115。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层1114之上沉积一种或多种导电材料(诸如金属和/或金属化合物(例如，W和TiN))以部分填充第一沟槽1106，来形成导电层1115。例如，可以依次沉积TiN层和W层以形成导电层1115。可执行平坦化工艺(例如CMP)，以去除半导体层1101的顶表面之上的过量导电材料。

如图11H和图11H'所示，在一些实施方式中，例如使用冲压蚀刻、干法蚀刻和/或湿法蚀刻(例如，RIE)回蚀刻导电层1115，以在每个第一沟槽1106中形成两个断开的导电结构。在一些实施方式中，执行底部冲压蚀刻工艺以蚀刻掉在第一沟槽的底部处的导电层1115的一些金属，直到暴露电介质层1109。在一些实施方式中，回蚀刻导电层1115以形成凹痕，使得导电层1115的上端部在半导体主体1107的顶表面下方。在一些实施方式中，由于栅极电介质层1114未被蚀刻，因此导电层1115的上端部在栅极电介质层1114的上端部下方。因此，经回蚀刻的导电层1115可以成为各自在字线方向(x方向)上延伸的字线，并且经回蚀刻的导电层1115的面向半导体主体1107的部分可以成为栅电极。由此可形成各自包括相应栅极电介质层1114和栅极电介质层1114之上的相应栅电极(例如，导电层1115的部分)的栅极结构。

在一些实施方式中，如图11H和图11H'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)，在第一沟槽1106的剩余空间以及由导电层1115的回蚀刻产生的凹痕中形成电介质层1116。应当理解，取决于字线的间距(例如，第一沟槽1106的尺寸)，可以在电介质层1116中形成气隙1120。

在一些实施方式中，如图11I和图11I'所示，去除间隔物1111中的牺牲层(如图11F'所示)以形成第二沟槽，并且沉积电介质层以填充第二沟槽。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以去除间隔物1111内部的牺牲层，并且在间隔物1111上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以蚀刻掉牺牲层并形成第二沟槽。例如，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质层(诸如氧化硅)以填充第二沟槽，来在第二沟槽中形成第二沟槽隔离1117。可执行平坦化工艺以去除半导体层1101的顶表面之上的过量电介质。应当理解，取决于半导体主体1107的间距(例如，第二沟槽的尺寸)，可以在第二沟槽隔离1117中形成气隙1118。

图14示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的方法1400的流程图。在图14中的操作1402处，通过使用单蚀刻工艺在半导体层中形成多个第一沟槽和多个凹槽。多个第一沟槽和多个凹槽沿第一横向方向延伸，并且每个第一沟槽和凹槽在半导体层的上部部分中垂直延伸。多个第一沟槽和多个凹槽沿第二横向方向交替布置。半导体层可以包括衬底、衬底上的第一电介质层、和第一电介质层上的第二电介质层。

图13A和图13A'示出了半导体层1301，其包括衬底1301-1、在衬底1301-1的顶部上的第一电介质层1301-2和在第一电介质层1301-2的顶部上的第二电介质层1301-3。在一些实施方式中，在后续工艺中去除第一电介质层1301-2和第二电介质层1301-3，从而允许电容器结构有效地连接到源极。图13A示出了半导体层1301的平面图，而图13A'示出了半导体层1301的侧视图。为了形成半导体层1301，随后使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)将氧化硅和氮化硅沉积到硅衬底1301-1上。在一些实施方式中，通过使用干法氧化和/或湿法氧化(诸如原位蒸汽生成(ISSG)氧化工艺)氧化硅衬底1301-1的顶部部分来形成氧化硅层1301-2。

如图13B和图13B'所示，在y方向(例如，位线方向)上形成多个平行沟槽，以在y方向上形成多个平行半导体壁1305。在一些实施方式中，例如基于位线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以图案化沟槽和半导体壁1305，并且执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层1301中蚀刻沟槽。因此，可以形成在半导体层1301中垂直延伸的半导体壁1305。由于通过蚀刻半导体层1301形成半导体壁1305，因此半导体壁1305可以具有与半导体层1301相同的材料。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积第三电介质层(诸如氧化硅)来填充多个平行沟槽，以形成多个平行沟槽隔离1304。在一些实施方式中，执行平坦化工艺(诸如CMP)，以去除沉积超出半导体层1301的顶表面的过量第三电介质层。结果，平行半导体壁1305可以通过沟槽隔离1304分隔开。图13B和图13B'分别示出了x-y平面中的平面图和沿x方向(字线方向，例如，沿AA'线)的截面的侧视图。

如图13C和图13C'所示，通过使用诸如自对准双图案(SADP)工艺的单蚀刻工艺在x方向(例如，字线方向)上形成具有第一深度的多个凹槽1310和具有第二深度的多个第一沟槽1306，以形成半导体主体1307的阵列，每个半导体主体1307在半导体层1301中垂直延伸。每个半导体主体1307在垂直方向(例如，如图13C'所示的z方向)上延伸。每个半导体主体1307具有沿第一横向方向(例如，x方向)的第一横向尺寸和沿第二横向方向(例如，y方向)的第二横向尺寸。不同半导体主体1307的第一横向尺寸和第二横向尺寸分别沿x方向和y方向基本上相同(误差在±10％的裕度内)。在一些实施方式中，第一深度小于第二深度。在一些实施方式中，每个凹槽具有沿第二横向方向(例如，位线方向)的第三横向尺寸，每个第一沟槽具有沿第二横向方向(例如，位线方向)的第四横向尺寸，并且第三横向尺寸小于第四横向尺寸。在一些实施方式中，例如基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以将第一沟槽1306和凹槽1310图案化为垂直于沟槽隔离1304，并且在半导体层1301和沟槽隔离1304上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，以在半导体层1301中蚀刻第一沟槽1306和凹槽1310。结果，半导体壁1305(图13B中所示)可以由第一沟槽1306和凹槽1310切割，以形成半导体主体1307的阵列，每个半导体主体1307在半导体层1301中垂直延伸。由于通过蚀刻半导体层1301来形成半导体主体1307，因此半导体主体1307可以具有与半导体层1301相同的材料。图13C示出了x-y平面中的平面图，且图13C'示出了沿y方向(位线方向)的截面的侧视图。

在图14中的操作1404处，在每个第一沟槽和每个凹槽中形成牺牲层，去除每个凹槽中的牺牲层的上部部分，然后在每个凹槽中的牺牲层的剩余部分的顶部上形成盖层。

如图13D和图13D'所示，在一些实施方式中，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以完全填充每个第一沟槽1306和每个凹槽1310，来在每个第一沟槽1306和每个凹槽1310中形成牺牲层1308。在一些实施方式中，牺牲层1308形成在每个第一沟槽1306中且完全填充每个第一沟槽1306。在一些实施方式中，用牺牲层1308完全填充每个凹槽1310以形成多个间隔物1311。在一些实施方式中，在单个沉积工艺中执行完全填充第一沟槽1306和凹槽1310。在一些实施方式中，执行平坦化工艺(例如CMP)，以去除沉积超出半导体层1301的顶表面的过量牺牲层。

如图13E和图13E'所示，在凹槽1310中形成盖层1325。通过沉积保护层(诸如光致抗蚀剂或硬掩模)来保护第一沟槽1306中的牺牲层1308，同时去除凹槽1310的上部部分中的牺牲层1308。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以去除间隔物1311内部的牺牲层1308，并且在间隔物1311上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，以蚀刻掉间隔物1311的上部部分中的牺牲层1308。然后，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)使用电介质(诸如氮化硅)来沉积盖层1325，以覆盖和保护凹槽1310中的剩余牺牲层1308。

在图14中的操作1406处，去除每个第一沟槽中的牺牲层。

如图13F和图13F'所示，去除第一沟槽1306中的牺牲层1308。在一些实施方式中，可以完全去除第一沟槽1306中的牺牲层1308。为了完全去除第一沟槽1306中的牺牲层1308，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺，或者执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以蚀刻掉第一沟槽1306中的牺牲层1308。

在图14的操作1408处，在每个第一沟槽中形成两个断开的导电结构。两个断开的导电结构沿第一横向方向横向延伸，并且每个导电结构沿对应的第一沟槽的一个侧壁垂直延伸。

如图13G和图13G'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以填充第一沟槽1306，来在每个第一沟槽1306中形成电介质层1309。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层1301的顶表面的过量电介质层1309。在一些实施方式中，在沉积电介质层1309之前，在每个第一沟槽1306的侧壁上沉积电介质层1319以部分地填充每个第一沟槽1306。

如图13G和图13G'所示，对电介质层1309进行回蚀刻，使得电介质层1309覆盖每个第一沟槽1306的底表面。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以回蚀刻电介质层1309，或者在电介质层1309上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，直到回蚀刻达到第三深度。图13G示出了x-y平面中的平面图，且图13G'示出了沿y方向(位线方向)的截面的侧视图。

如图13H和图13H'所示，在每个第一沟槽1306中形成栅极电介质层1314。栅极电介质层1314可以是形成在每行半导体主体1307的侧壁之上的连续电介质层的部分。在一些实施方式中，执行湿法氧化和/或干法氧化工艺(诸如原位蒸汽生成(ISSG)氧化)以在每个第一沟槽1306的侧壁上形成原生氧化物(例如，氧化硅)。然后，在第一沟槽1306中的栅极电介质层1314之上形成一个或多个导电层1315。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层1314之上沉积一种或多种导电材料(诸如金属和/或金属化合物(例如，W和TiN))以部分填充第一沟槽1306，来形成导电层1315。例如，可以依次沉积TiN层和W层以形成导电层1315。可执行平坦化工艺(例如CMP)以去除半导体层1301的顶表面之上的过量导电材料。

如图13I和图13I'所示，在一些实施方式中，例如使用冲压蚀刻、干法蚀刻和/或湿法蚀刻(例如，RIE)回蚀刻导电层1315，以在每个第一沟槽1306中形成两个断开的导电结构。在一些实施方式中，执行底部冲压蚀刻工艺以蚀刻掉在第一沟槽的底部处的导电层1315的一些金属，直到暴露电介质层1309。在一些实施方式中，回蚀刻导电层1315以形成凹痕，使得导电层1315的上端部在半导体主体1307的顶表面下方。在一些实施方式中，由于栅极电介质层1314未被蚀刻，因此导电层1315的上端部在栅极电介质层1314的上端部下方。因此，经回蚀刻的导电层1315可以成为各自在字线方向(x方向)上延伸的字线，并且经回蚀刻的导电层1315的面向半导体主体1307的部分可以成为栅电极。由此可以形成各自包括相应栅极电介质层1314和栅极电介质层1314之上的相应栅电极(例如，导电层1315的部分)的栅极结构。

在一些实施方式中，如图13I和图13I'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)，在第一沟槽1306的剩余空间以及由导电层1315的回蚀刻产生的凹痕中形成电介质层1316。应当理解，取决于字线的间距(例如，第一沟槽1306的尺寸)，可以在电介质层1316中形成气隙1320。

在一些实施方式中，如图13J和图13J'所示，去除间隔物1311中的盖层1325和牺牲层1308(如图13D'所示)以形成第二沟槽，并且沉积电介质层以填充第二沟槽。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以去除间隔物1311内的盖层1325和/或牺牲层，并且在间隔物1311上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以蚀刻掉盖层1325和/或牺牲层1308并形成第二沟槽。例如，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质层(诸如氧化硅)以填充第二沟槽，来在第二沟槽中形成第二沟槽隔离1317。可执行平坦化工艺以去除半导体层1301的顶表面之上的过量电介质。应当理解，取决于半导体主体1307的间距(例如，第二沟槽的尺寸)，可以在第二沟槽隔离1317中形成气隙1318。

图16示出了根据本公开内容的一些方面的用于形成各自包括垂直晶体管的存储器单元的阵列的方法1600的流程图。在图16中的操作1602处，通过使用单蚀刻工艺在半导体层中形成多个凹槽。多个凹槽沿第一横向方向延伸，并且每个凹槽在半导体层的上部部分中垂直延伸。多个凹槽沿第二横向方向布置。半导体层可以包括衬底、衬底上的第一电介质层、和第一电介质层上的第二电介质层。

图15A和图15A'示出了半导体层1501，其包括衬底1501-1、在衬底1501-1的顶部上的第一电介质层1501-2、和在第一电介质层1501-2的顶部上的第二电介质层1501-3。在一些实施方式中，在后续工艺中去除第一电介质层1501-2和第二电介质层1501-3，从而允许电容器结构有效地连接到源极。图15A示出了半导体层1501的平面图，而图15A'示出了半导体层1501的侧视图。为了形成半导体层1501，随后使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)将氧化硅和氮化硅沉积到硅衬底1501-1上。在一些实施方式中，通过使用干法氧化和/或湿法氧化(诸如原位蒸汽生成(ISSG)氧化工艺)氧化硅衬底1501-1的顶部部分来形成氧化硅层1501-2。

如图15B和图15B'所示，在y方向(例如，位线方向)上形成多个平行沟槽，以在y方向上形成多个平行半导体壁1505。在一些实施方式中，例如基于位线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以图案化沟槽和半导体壁1505，并且执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层1501中蚀刻沟槽。因此，可以形成在半导体层1501中垂直延伸的半导体壁1505。由于通过蚀刻半导体层1501来形成半导体壁1505，因此半导体壁1505可以具有与半导体层1501相同的材料。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积第三电介质层(诸如氧化硅)来填充多个平行沟槽，以形成多个平行沟槽隔离1504。在一些实施方式中，执行平坦化工艺(诸如CMP)以去除沉积超出半导体层1501的顶表面的过量第三电介质层。结果，平行半导体壁1505可以通过沟槽隔离1504分隔开。图15B和图15B'分别示出了x-y平面中的平面图和沿x方向(字线方向，例如，沿AA'线)的截面的侧视图。

如图15C和图15C'所示，通过使用诸如自对准双图案(SADP)工艺的单蚀刻工艺在x方向(例如，字线方向)上形成具有第一深度和第一横向尺寸的多个凹槽，以形成半导体主体1507的阵列，每个半导体主体1507在半导体层1501中垂直延伸。每个半导体主体1507在垂直方向(例如，如图15C'所示的z方向)上延伸。每个半导体主体1507具有沿第一横向方向(例如，x方向)的第一横向尺寸和沿第二横向方向(例如，y方向)的第二横向尺寸。不同半导体主体1507的第一横向尺寸和第二横向尺寸分别沿x方向和y方向基本上相同(误差在±10％的裕度内)。在一些实施方式中，例如基于字线的设计，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以将凹槽1510图案化为垂直于沟槽隔离1504，并且在半导体层1501和沟槽隔离1504上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以在半导体层1501中蚀刻凹槽1510。结果，半导体壁1505(图15B中所示)可以由凹槽1310切割以形成半导体主体1507的阵列，每个半导体主体1507在半导体层1501中垂直延伸。由于通过蚀刻半导体层1501来形成半导体主体1507，因此半导体主体1507可以具有与半导体层1501相同的材料。图15C示出了x-y平面中的平面图，并且图15C'示出了沿y方向(位线方向)的截面的侧视图。

在图16中的操作1604处，在每个凹槽中形成牺牲层，并且形成盖层以交替地保护多个凹槽的具有第一奇偶性的第一子集中的牺牲层。

如图15D和图15D'所示，在一些实施方式中，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以完全填充每个凹槽1510，来在每个凹槽1510中形成牺牲层1508。在一些实施方式中，用牺牲层1508完全填充每个凹槽1510以形成多个间隔物1511。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层1501的顶表面的过量牺牲层。

如图15E和图15E'所示，形成盖层1525以交替地覆盖凹槽1510的具有第一奇偶性的第一子集中的牺牲层1508。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺，以去除具有第一奇偶性的凹槽1510的上部部分中的牺牲层1508。在一些实施方式中，在具有第一奇偶性的凹槽1510上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，以蚀刻掉间隔物1511的上部部分中的牺牲层。然后，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)使用电介质(诸如氮化硅)来沉积盖层1525，以覆盖和保护具有第一奇偶性的凹槽1510中的剩余牺牲层1508。

在图16中的操作1606处，去除多个凹槽的具有第二奇偶性的未受保护的第二子集中的牺牲层，并且在去除牺牲层期间扩大多个凹槽的未受保护的第二子集。

如图15F和图15F'所示，在一些实施方式中，完全去除多个凹槽1510的具有第二奇偶性的未受保护的第二子集中的牺牲层1508。为了完全去除具有第二奇偶性的凹槽1510中的牺牲层1508，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺，或者执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，以蚀刻掉具有第二奇偶性的未受保护的凹槽1510中的牺牲层1508。在一些实施方式中，在去除牺牲层1508期间，扩大并加深多个凹槽1510的未受保护的第二子集，以形成具有第二深度和第二横向尺寸的多个第一沟槽1506。

在图16的操作1608处，在每个第一沟槽中形成两个断开的导电结构。两个断开的导电结构沿第一横向方向横向延伸，并且每个导电结构沿对应的第一沟槽的一个侧壁垂直延伸。

如图15G和图15G'所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)以填充第一沟槽1506，来在每个第一沟槽1506中形成电介质层1509。在一些实施方式中，执行平坦化工艺(例如CMP)以去除沉积超出半导体层1501的顶表面的过量电介质层1509。在一些实施方式中，在沉积电介质层1509之前，在每个第一沟槽1506的侧壁上沉积电介质层1519以部分填充每个第一沟槽1506。

如图15G和图15G'所示，回蚀刻电介质层1509，使得电介质层1509覆盖每个第一沟槽1506的底表面。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以回蚀刻电介质层1509，或者在电介质层1509上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，直到回蚀刻达到第三深度。图15G示出了x-y平面中的平面图，并且图15G'示出了沿y方向(位线方向)的截面的侧视图。

在图16的操作1608处，在每个第一沟槽中形成两个断开的导电结构。两个断开的导电结构沿第一横向方向横向延伸，并且每个导电结构沿对应的第一沟槽的一个侧壁垂直延伸。

如图15H和图15H'所示，在每个第一沟槽1506中形成栅极电介质层1514。栅极电介质层1514可以是形成在每行半导体主体1507的侧壁之上的连续电介质层的部分。在一些实施方式中，执行湿法氧化和/或干法氧化工艺(诸如原位蒸汽生成(ISSG)氧化)，以在每个第一沟槽1506的侧壁上形成原生氧化物(例如，氧化硅)。然后，在第一沟槽1506中的栅极电介质层1514之上形成一个或多个导电层1515。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层1514之上沉积一种或多种导电材料(诸如金属和/或金属化合物(例如，W和TiN))以部分填充第一沟槽1506，来形成导电层1515。例如，可以依次沉积TiN层和W层以形成导电层1515。可执行平坦化工艺(例如CMP)以去除半导体层1501的顶表面之上的过量导电材料。

如图15I和图15I'所示，在一些实施方式中，例如使用冲压蚀刻、干法蚀刻和/或湿法蚀刻(例如，RIE)回蚀刻导电层1515，以在每个第一沟槽1506中形成两个断开的导电结构。在一些实施方式中，执行底部冲压蚀刻工艺以蚀刻掉在第一沟槽的底部处的导电层1515的一些金属，直到暴露电介质层1509。在一些实施方式中，回蚀刻导电层1515以形成凹痕，使得导电层1515的上端部在半导体主体1507的顶表面下方。在一些实施方式中，由于栅极电介质层1514未被蚀刻，因此导电层1515的上端部在栅极电介质层1514的上端部下方。结果，经回蚀刻的导电层1515可以成为各自在字线方向(x方向)上延伸的字线，并且经回蚀刻的导电层1515的面向半导体主体1507的部分可以成为栅电极。由此可以形成各自包括相应栅极电介质层1514和栅极电介质层1514之上的相应栅电极(例如，导电层1515的部分)的栅极结构。

在一些实施方式中，如图15I和图15I'中所示，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氧化硅)，在第一沟槽1506的剩余空间以及由导电层1515的回蚀刻产生的凹痕中形成电介质层1516。应当理解，取决于字线的间距(例如，第一沟槽1506的尺寸)，可以在电介质层1516中形成气隙1520。

在一些实施方式中，如图15J和图15J'所示，去除间隔物1511中的盖层1525和牺牲层(如图15D'所示)以形成第二沟槽，并且沉积电介质层以填充第二沟槽。在一些实施方式中，使用蚀刻掩模(例如，光致抗蚀剂掩模和/或硬掩模)执行光刻工艺以去除间隔物1511内的盖层1525和/或牺牲层，并且在间隔物1511上执行一种或多种干法蚀刻和/或湿法蚀刻工艺(诸如RIE)以蚀刻掉盖层1525和/或牺牲层并形成第二沟槽。例如，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质层(诸如氧化硅)以填充第二沟槽，在第二沟槽中形成第二沟槽隔离1517。可执行平坦化工艺以去除半导体层1501的顶表面之上的过量电介质。应当理解，取决于半导体主体1507的间距(例如，第二沟槽的尺寸)，可以在第二沟槽隔离1517中形成气隙1518。

图17示出了根据本公开内容的一些方面的具有存储器装置的系统1700的框图。系统1700可以是移动电话、台式计算机、膝上型计算机、平板电脑、车辆计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储体的任何其他合适的电子装置。如图17中所示，系统1700可以包括主机1708和具有一个或多个存储器装置1704和存储器控制器1706的存储器系统1702。主机1708可以是电子装置的处理器(诸如中央处理单元(CPU))、或片上系统(SoC)(诸如应用处理器(AP))。主机1708可被配置为将数据发送到存储器装置1704或从存储器装置1704接收数据。

存储器装置1704可以是本文公开的任何存储器装置，诸如3D存储器装置100和200。在一些实施方式中，存储器装置1704包括存储器单元的阵列，每个存储器单元包括垂直晶体管，如上面详细描述的。

根据一些实施方式，存储器控制器1706耦接到存储器装置1704和主机1708，并且被配置为控制存储器装置1704。存储器控制器1706可管理存储在存储器装置1704中的数据且与主机1708通信。存储器控制器1706可以被配置为控制存储器装置1704的操作，诸如读取、写入和刷新操作。存储器控制器1706还可以被配置为管理与存储或将要存储在存储器装置1704中的数据相关的各种功能，包括但不限于刷新和定时控制、命令/请求转换、缓冲和调度、以及功率管理。在一些实施方式中，存储器控制器1706还被配置为确定计算机系统可以使用的最大存储器容量、存储器组的数量、存储器类型和速度、存储器粒子数据深度和数据宽度、以及其他重要参数。也可以由存储器控制器1706执行任何其他合适的功能。存储器控制器1706可根据特定通信协议与外部装置(例如，主机1708)通信。例如，存储器控制器1706可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议诸如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。

可以针对各种应用容易地修改和/或调整特定实施方式的前述描述。因此，基于本文呈现的教导和指导，这样的调整和修改旨在在所公开的实施方式的等同方案的含义和范围内。

本公开内容的广度和范围不应受任何上述示例性实施方式的限制，而应仅根据所附权利要求及其等同方案来限定。

Claims (60)

1.一种用于形成半导体结构的方法，包括：

在形成具有小于第一宽度的第二宽度的多个凹槽期间，形成具有所述第一宽度的多个第一沟槽，所述多个第一沟槽和所述多个凹槽中的每一个沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸，所述多个第一沟槽和所述多个凹槽沿着不同于所述第一横向方向的第二横向方向交替布置；

在每个凹槽中形成间隔物，其中，所述间隔物沿着所述第一横向方向横向延伸；以及

在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

2.根据权利要求1所述的方法，其中：

每个第一沟槽具有第一深度；并且

每个凹槽具有小于所述第一深度的第二深度。

3.根据权利要求1所述的方法，其中，每个断开的导电结构沿着对应的所述第一沟槽的侧壁垂直延伸。

4.根据权利要求1所述的方法，还包括：

在形成所述多个第一沟槽和所述多个凹槽之前，形成多个第二沟槽，每个第二沟槽沿着所述第二横向方向横向延伸并在所述半导体层的所述上部部分中垂直延伸，

其中，所述第二横向方向垂直于所述第一横向方向。

5.根据权利要求4所述的方法，其中，形成所述间隔物包括：

在所述多个第一沟槽和所述多个凹槽中沉积电介质材料，使得在所述多个凹槽中形成多个间隔物，并且形成隔离层以覆盖每个第一沟槽的侧壁和底部。

6.根据权利要求4所述的方法，其中，在形成所述多个第一沟槽之后，所述方法还包括：

在所述多个第一沟槽中沉积初始电介质层；以及

去除所述初始电介质层的上部部分，以形成位于每个第一沟槽的下部部分中的底部电介质结构。

7.根据权利要求6所述的方法，其中，在每个第一沟槽中形成所述两个断开的导电结构包括：

在每个第一沟槽中形成连续导电结构，所述连续导电结构覆盖每个第一沟槽的侧壁和所述底部电介质结构的顶表面；以及

去除所述底部电介质结构的所述顶表面上的所述连续导电结构的底部部分，以将所述连续导电结构分隔成所述两个断开的导电结构。

8.根据权利要求7所述的方法，还包括：

在形成所述连续导电结构之前，氧化由所述多个第一沟槽、所述多个第二沟槽、和所述多个凹槽分隔的多个半导体主体的侧壁，以在每个第一沟槽的侧壁上形成栅极电介质层。

9.根据权利要求8所述的方法，其中，形成所述连续导电结构包括：

形成第一导电层以覆盖所述栅极电介质层和所述底部电介质结构；以及

形成第二导电层以覆盖所述第一导电层。

10.根据权利要求7所述的方法，其中，去除所述连续导电结构的所述底部部分包括：

执行冲压蚀刻或干法蚀刻工艺，以去除所述连续导电结构的所述底部部分来暴露所述底部电介质结构。

11.根据权利要求7所述的方法，还包括：在每个第一沟槽中的所述断开的导电结构之间形成沿所述第一横向方向延伸的隔离结构。

12.根据权利要求7所述的方法，还包括：

在每个半导体主体的第一端形成第一掺杂区；

在每个半导体主体的与所述第一端相对的第二端形成第二掺杂区；

形成与所述第一掺杂区电连接的位线；以及

形成与所述第二掺杂区电连接的电容器。

13.一种用于形成存储器单元阵列的方法，包括：

在形成具有小于第一宽度的第二宽度的多个凹槽期间，形成具有所述第一宽度的多个第一沟槽，所述多个第一沟槽和所述多个凹槽中的每一个沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸，所述多个第一沟槽和所述多个凹槽沿着不同于所述第一横向方向的第二横向方向交替布置；

采用牺牲材料填充每个第一沟槽和每个凹槽；

采用盖层替换每个凹槽中的所述牺牲材料的上部部分；

去除每个第一沟槽中的所述牺牲材料；以及

在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

14.根据权利要求13所述的方法，其中：

每个第一沟槽具有第一深度；并且

每个凹槽具有小于所述第一深度的第二深度。

15.根据权利要求13所述的方法，其中，每个断开的导电结构沿着对应的所述第一沟槽的侧壁垂直延伸。

16.根据权利要求13所述的方法，还包括：

在形成所述多个第一沟槽和所述多个凹槽之前，形成多个第二沟槽，每个第二沟槽沿着所述第二横向方向横向延伸并在所述半导体层的所述上部部分中垂直延伸；

其中，所述第二横向方向垂直于所述第一横向方向。

17.根据权利要求16所述的方法，还包括：

在去除每个第一沟槽中的所述牺牲材料之后，在所述多个第一沟槽中沉积初始电介质层；以及

去除所述初始电介质层的上部部分，以形成位于每个第一沟槽的下部部分中的底部电介质结构。

18.根据权利要求17所述的方法，其中，在每个第一沟槽中形成所述两个断开的导电结构包括：

在每个第一沟槽中形成连续导电结构，所述连续导电结构覆盖每个第一沟槽的侧壁和所述底部电介质结构的顶表面；以及

去除所述底部电介质结构的所述顶表面上的所述连续导电结构的底部部分，以将所述连续导电结构分隔成所述两个断开的导电结构。

19.根据权利要求18所述的方法，还包括：

在形成所述连续导电结构之前，氧化由所述多个第一沟槽、所述多个第二沟槽、和所述多个凹槽分隔的多个半导体主体的侧壁，以在每个第一沟槽的侧壁上形成栅极电介质层。

20.根据权利要求19所述的方法，其中，形成所述连续导电结构包括：

形成第一导电层以覆盖所述栅极电介质层和所述底部电介质结构；以及

形成第二导电层以覆盖所述第一导电层。

21.根据权利要求18所述的方法，其中，去除所述连续导电结构的所述底部部分包括：

执行冲压蚀刻或干法蚀刻工艺，以去除所述连续导电结构的所述底部部分来暴露所述底部电介质结构。

22.根据权利要求18所述的方法，还包括：在每个第一沟槽中的所述断开的导电结构之间形成沿所述第一横向方向延伸的隔离结构。

23.根据权利要求18所述的方法，还包括：

在每个半导体主体的第一端形成第一掺杂区；

在每个半导体主体的与所述第一端相对的第二端形成第二掺杂区；

形成与所述第一掺杂区电连接的位线；以及

形成与所述第二掺杂区电连接的电容器。

24.根据权利要求13所述的方法，还包括：

在形成所述两个断开的导电结构之后，去除每个凹槽中的所述盖层和所述牺牲材料；以及

在每个凹槽中形成隔离层。

25.根据权利要求24所述的方法，其中，在每个凹槽中形成所述隔离层包括形成嵌入所述隔离层内部的气隙。

26.一种用于形成存储器单元阵列的方法，包括：

形成具有第二宽度的多个凹槽，每个凹槽沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸；

在每个凹槽中形成牺牲层；

形成盖层，以交替地覆盖具有第一奇偶性的第一凹槽子集中的所述牺牲层；

去除未被所述盖层覆盖的具有第二奇偶性的第二凹槽子集中的所述牺牲层，并且扩大所述第二凹槽子集中的每个凹槽以形成多个第一沟槽，每个第一沟槽具有大于所述第二宽度的第一宽度；以及

在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

27.根据权利要求26所述的方法，其中：

每个第一沟槽具有第一深度；并且

每个凹槽具有小于所述第一深度的第二深度。

28.根据权利要求26所述的方法，其中，每个断开的导电结构沿着对应的所述第一沟槽的侧壁垂直延伸。

29.根据权利要求26所述的方法，还包括：

在形成所述多个凹槽之前，形成多个第二沟槽，每个第二沟槽沿着第二横向方向横向延伸并在所述半导体层的所述上部部分垂直延伸；

其中，所述第二横向方向垂直于所述第一横向方向。

30.根据权利要求29所述的方法，还包括：

在形成所述多个第一沟槽之后，在所述多个第一沟槽中沉积初始电介质层；以及

去除所述初始电介质层的上部部分，以形成位于每个第一沟槽的下部部分中的底部电介质结构。

31.根据权利要求30所述的方法，其中，在每个第一沟槽中形成所述两个断开的导电结构包括：

在每个第一沟槽中形成连续导电结构，所述连续导电结构覆盖每个第一沟槽的侧壁和所述底部电介质结构的顶表面；以及

去除所述底部电介质结构的所述顶表面上的所述连续导电结构的底部部分，以将所述连续导电结构分隔成所述两个断开的导电结构。

32.根据权利要求31所述的方法，还包括：

在形成所述连续导电结构之前，氧化由所述多个第一沟槽、所述多个第二沟槽、和所述多个凹槽分隔的多个半导体主体的侧壁，以在每个第一沟槽的侧壁上形成栅极电介质层。

33.根据权利要求32所述的方法，其中，形成所述连续导电结构包括：

形成第一导电层以覆盖所述栅极电介质层和所述底部电介质结构；以及

形成第二导电层以覆盖所述第一导电层。

34.根据权利要求31所述的方法，其中，去除所述连续导电结构的所述底部部分包括：

执行冲压蚀刻或干法蚀刻工艺，以去除所述连续导电结构的所述底部部分来暴露所述底部电介质结构。

35.根据权利要求31所述的方法，还包括：在每个第一沟槽中的所述断开的导电结构之间形成沿所述第一横向方向延伸的隔离结构。

36.根据权利要求31所述的方法，还包括：

在每个半导体主体的第一端形成第一掺杂区；

在每个半导体主体的与所述第一端相对的第二端形成第二掺杂区；

形成与所述第一掺杂区电连接的位线；以及

形成与所述第二掺杂区电连接的电容器。

37.根据权利要求26所述的方法，还包括：

在形成所述两个断开的导电结构之后，去除每个凹槽中的所述盖层和所述牺牲层；以及

在每个凹槽中形成隔离层。

38.根据权利要求37所述的方法，其中，在每个凹槽中形成所述隔离层包括形成嵌入所述隔离层内部的气隙。

39.一种用于形成半导体结构的方法，包括：

在形成具有第一宽度的多个第一沟槽期间，形成具有小于所述第一宽度的第二宽度的多个凹槽，所述多个第一沟槽和所述多个凹槽中的每一个沿着第一横向方向横向延伸并且在半导体层的上部部分中垂直延伸，所述多个第一沟槽和所述多个凹槽沿着不同于所述第一横向方向的第二横向方向交替布置；

在每个凹槽中形成间隔物，其中，所述间隔物沿着所述第一横向方向横向延伸；以及

在每个第一沟槽中形成两个断开的导电结构，所述断开的导电结构沿着所述第一横向方向平行地横向延伸。

40.根据权利要求39所述的方法，其中：

每个第一沟槽具有第一深度；并且

每个凹槽具有小于所述第一深度的第二深度。

41.根据权利要求39所述的方法，其中，每个断开的导电结构沿着对应的所述第一沟槽的侧壁垂直延伸。

42.根据权利要求39所述的方法，还包括：

在形成所述多个第一沟槽和所述多个凹槽之前，形成多个第二沟槽，每个第二沟槽沿着所述第二横向方向横向延伸并在所述半导体层的所述上部部分中垂直延伸；

其中，所述第二横向方向垂直于所述第一横向方向。

43.根据权利要求39所述的方法，其中，形成所述间隔物包括：

在所述多个第一沟槽和所述多个凹槽中沉积电介质材料。

44.根据权利要求42所述的方法，其中，在形成所述多个第一沟槽之后，所述方法还包括：

在所述多个第一沟槽中沉积初始电介质层；以及

去除所述初始电介质层的上部部分，以形成位于每个第一沟槽的下部部分中的底部电介质结构。

45.根据权利要求44所述的方法，其中，在每个第一沟槽中形成所述两个断开的导电结构包括：

在每个第一沟槽中形成连续导电结构，所述连续导电结构覆盖每个第一沟槽的侧壁和所述底部电介质结构的顶表面；以及

去除所述底部电介质结构的所述顶表面上的所述连续导电结构的底部部分，以将所述连续导电结构分隔成所述两个断开的导电结构。

46.根据权利要求45所述的方法，还包括：

在形成所述连续导电结构之前，氧化由所述多个第一沟槽、所述多个第二沟槽、和所述多个凹槽分隔的多个半导体主体的侧壁，以在每个第一沟槽的侧壁上形成栅极电介质层。

47.根据权利要求46所述的方法，其中，形成所述连续导电结构包括：

形成第一导电层以覆盖所述栅极电介质层和所述底部电介质结构；以及

形成第二导电层以覆盖所述第一导电层。

48.根据权利要求45所述的方法，其中，去除所述连续导电结构的所述底部部分包括：

执行冲压蚀刻或干法蚀刻工艺，以去除所述连续导电结构的所述底部部分来暴露所述底部电介质结构。

49.根据权利要求45所述的方法，还包括：在每个第一沟槽中的所述断开的导电结构之间形成沿所述第一横向方向延伸的隔离结构。

50.根据权利要求45所述的方法，还包括：

在每个半导体主体的第一端形成第一掺杂区；

在每个半导体主体的与所述第一端相对的第二端形成第二掺杂区；

形成与所述第一掺杂区电连接的位线；以及

形成与所述第二掺杂区电连接的电容器。

51.一种半导体装置，包括：

垂直晶体管阵列，每个垂直晶体管包括在垂直方向上延伸的半导体主体、以及邻近所述半导体主体的侧壁延伸的垂直栅极结构，其中：

每行垂直晶体管的所述垂直栅极结构相互连接并沿着第一横向方向延伸以形成字线；

相邻的两条字线嵌入在相邻的两行垂直晶体管之间的同一第一沟槽隔离中；以及

所述相邻的两行垂直晶体管通过第二沟槽隔离在第二横向方向上与其他行的垂直晶体管分隔开。

52.根据权利要求51所述的半导体装置，其中，每个第一沟槽隔离包括：

沿着所述第一横向方向延伸并分隔所述相邻的两条字线的隔离结构。

53.根据权利要求51所述的半导体装置，其中，所述垂直栅极结构包括栅电极和栅极电介质，所述栅极电介质位于所述栅电极和对应的半导体主体之间。

54.根据权利要求51所述的半导体装置，其中，每个垂直晶体管还包括分别设置在对应的半导体主体的两端的源极和漏极。

55.根据权利要求54所述的半导体装置，其中：

所述源极电连接到位线；并且

所述漏极分别电连接到电容器。

56.根据权利要求52所述的半导体装置，其中，所述隔离结构包括气隙。

57.根据权利要求55所述的半导体装置，其中，每个第二沟槽隔离包括气隙。

58.根据权利要求53所述的半导体装置，其中，所述栅电极包括第一栅电极层和第二栅电极层。

59.根据权利要求51所述的半导体装置，其中，沿所述第二横向方向并且由一个第二沟槽隔离分隔的相邻的两个垂直晶体管共享公共源极并且连接到同一位线。

60.根据权利要求51所述的半导体装置，其中：

每个第一沟槽隔离具有第一宽度和第一深度；并且

每个第二沟槽隔离具有小于所述第一宽度的第二宽度和小于所述第一深度的第二深度。