CN117594447A - 高空穴迁移率沟道的围栅堆叠纳米片器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种高空穴迁移率沟道的围栅堆叠纳米片器件及其制备方法。制备方法，其包括：提供衬底；在衬底表面形成硅层和石墨烯层交替层叠的超晶格叠层；刻蚀超晶格叠层以及衬底的部分厚度，形成鳍；在衬底上形成第一介质层，作为鳍之间的浅沟槽隔离层；在鳍上形成假栅，在假栅的侧壁上形成第一侧墙；刻蚀鳍中的超晶格叠层，释放出待形成源漏的凹槽；在鳍中的超晶格叠层的侧壁形成第二侧墙；在凹槽外延半导体材料，形成源漏；去除假栅；刻蚀掉超晶格叠层中的石墨烯层，实现纳米片沟道释放，纳米片形成的叠层构成多个导电沟道；形成环绕式栅极，其环绕纳米片形成的叠层。本发明提高了P管的空穴迁移率，克服P管性能退化的问题。
Description
技术领域
本发明涉及半导体器件领域，特别涉及一种高空穴迁移率沟道的围栅堆叠纳米片器件及其制备方法。
背景技术
集成电路特征尺寸持续微缩，传统三栅或双栅的FinFET在3nm以下节点受到限制，与主流后高k金属栅FinFET工艺兼容的纳米环栅晶体管(GAA-FET)将是实现尺寸微缩的下一代关键结构，其沟道主要为堆叠纳米片(Stacked Nanosheet)结构。
在GAA-FET器件的传统制备过程中往往要外延SiGe与Si的交替堆叠层，其中，Si为最终的纳米片沟道(NS沟道)，SiGe作为牺牲层可以引入沟道应力，由于SiGe的晶格常数比Si大，所以SiGe对Si NS沟道在(100)面沿着沟道与垂直沟道方向会施加拉应力，这样的应力条件会提高沟道中电子迁移率，但是围栅堆叠Si NS CMOS器件面临的挑战之一就是NS表面(100)晶向的空穴迁移率低，造成P型器件性能退化。
为此，提出本发明。
发明内容
本发明的主要目的在于提供一种高空穴迁移率沟道的围栅堆叠纳米片器件及其制备方法，提高了空穴迁移率，可以克服P管性能退化的问题。
为了实现以上目的，本发明提供了以下技术方案。
本发明的第一方面提供了一种高空穴迁移率沟道的围栅堆叠纳米片器件的制备方法，其包括：
提供衬底；
在所述衬底表面形成硅层和石墨烯层交替层叠的超晶格叠层；
刻蚀所述超晶格叠层以及所述衬底的部分厚度，形成鳍；
在所述衬底上形成第一介质层，作为鳍之间的浅沟槽隔离层；
在所述鳍上形成假栅，在所述假栅的侧壁上形成第一侧墙；
刻蚀鳍中的超晶格叠层，释放出待形成源漏的凹槽；
在鳍中的超晶格叠层的侧壁形成第二侧墙；
在所述凹槽外延半导体材料，形成源漏；
去除假栅；
刻蚀掉所述超晶格叠层中的石墨烯层，实现纳米片沟道释放，所述纳米片形成的叠层构成多个导电沟道；
形成环绕式栅极，其环绕所述纳米片形成的叠层。
本发明采用石墨烯代替了传统的锗硅牺牲层，由于石墨烯晶格常数(0.246nm)小于Si(0.543nm)，因此会对Si在(100)面上沿着沟道与垂直沟道方向产生压应力，从而提高空穴迁移率，当其适用于P管器件时，可以克服P管性能退化的问题。
进一步地，所述石墨烯层通过碳分子束外延生长法形成。
通过调整碳分子束外延生长法(CMBE)的工艺条件可以控制石墨烯层的厚度，得到具有一定厚度的单层石墨烯层。
进一步地，所述刻蚀鳍中的超晶格叠层，释放出待形成源漏的凹槽时，采用等离子体刻蚀法。等离子体刻蚀法对Si与石墨烯都有很好的各向同性刻蚀效果，并且对SiO2及SiNx都有极高的选择比，因此用该手段释放源漏凹槽时容易得到形状规则的凹槽。
进一步地，所述等离子体刻蚀法采用O2等离子体、Ar等离子体中的至少一种。
进一步地，所述第一侧墙和所述第二侧墙为氮化硅。
进一步地，所述刻蚀掉所述超晶格叠层中的石墨烯层的方法包括：采用N-甲基吡咯烷酮去除石墨烯层。
N-甲基吡咯烷酮(NMP)作为半导体工艺中的常见有机溶剂，对Si、SiNx、SiO2等都具有极高的选择比。
进一步地，所述围栅堆叠纳米片器件为P型器件。采用传统工艺制备P型器件时空穴迁移率低的问题较为突出，因此，本发明的方法更适宜制备P型器件。
进一步地，所述超晶格叠层中石墨烯层靠近所述衬底。
进一步地，所述超晶格叠层包括三层石墨烯层。
本发明的第二方面提供了一种高空穴迁移率沟道的围栅堆叠纳米片器件，其采用第一方面的制备方法制备得到。
综上，与现有技术相比，本发明达到了以下技术效果：
(1)石墨烯(C60)晶格常数(0.246nm)小于Si(0.543nm)，会对Si在(100)面上沿着沟道与垂直沟道方向产生压应力，从而提高P管的空穴迁移率，克服P管性能退化的问题；
(2)O2、Ar等离子体刻蚀法对Si与石墨烯都有很好的各向同性刻蚀效果，并且对SiO2及SiNx都有极高的选择比。
(3)NMP，对Si、SiNx、SiO2等都具有极高的选择比，因此更适合刻蚀石墨烯层，释放纳米沟道。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为本发明提供的围栅堆叠纳米片器件的制备方法的流程图；
图2为本发明其中一实施方式提供的制备围栅堆叠纳米片器件中超晶格叠层的结构示意图。
附图标记：
1-衬底，2-超晶格堆叠层，21-石墨烯层，22-硅层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
为了解决围栅堆叠纳米片P型器件中P管迁移率的技术问题，本发明提供了一种制备方法，该方法与现有技术的区别是鳍中的牺牲层材料不同，选择石墨烯作为牺牲层，相应的牺牲材料的刻蚀手段不同，器件的其他步骤可参照典型的工艺，如图1所示，具体包括以下步骤。
首先提供衬底，对衬底浅表层进行掺杂。衬底可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、碳化硅、锗、锗硅、砷化镓或者绝缘体上锗等，相应的顶层半导体材料为硅、锗、锗硅或砷化镓等。衬底还可以是多层半导体材料的堆叠结构。
然后生长用于形成鳍的超晶格叠层2，如图2所示，在衬底1上，采用硅层22和石墨烯层21交替层叠的方式。其中石墨烯层21作为牺牲层，硅层22作为最终的纳米片沟道。二者采用外延生长法，对石墨烯而言可采用碳分子束外延生长法。外延时通过调整工艺条件可以控制石墨烯层的厚度，得到具有一定厚度的单层石墨烯层。在这一步骤中，可以先外延硅层或先外延石墨烯层，图中示意为先外延石墨烯层，二者的交替周期是任意的，例如图中示意的周期为3，即包括三层硅和三层石墨烯。在这一步中，由于石墨烯(C60)晶格常数(0.246nm)小于Si(0.543nm)，会对Si在(100)面上沿着沟道与垂直沟道方向产生压应力，因此当器件为P型时可以提高P管的空穴迁移率，克服P管性能退化的问题。
接下来刻蚀所述超晶格叠层以及所述衬底的部分厚度，形成鳍。刻蚀时可以借助硬掩膜、阻挡层等功能层，利用图形化转移工艺以获得预定的图形。具体可以是：在超晶格叠层表面涂覆一层光刻胶，然后在该光刻胶上方设置掩膜板，通过曝光显影去除部分该光刻胶后得到光刻窗口，最后通过光刻窗口刻蚀去除衬底上未被光刻胶覆盖的各牺牲预备层的部分和各沟道预备层的部分，得到鳍。
之后在衬底上形成介质层，作为浅沟槽隔离(STI)。STI的材料优选为掺杂或非掺杂的低温氧化物。
接下来在鳍上形成假栅，假栅材料可以为多晶硅或多晶硅，本领域技术人员可以根据现有技术对形成上述假栅预备层的材料进行合理选取，在此不再赘述。
之后在假栅的侧壁上形成第一侧墙，第一侧墙指位于假栅两侧且跨鳍的侧墙，用于在后续工艺中保护牺牲不被横向刻蚀。第一侧墙形成方法与结构有多种形式，此处具体工艺步骤与结构不展开详细描述。第一侧墙可以是氮化硅等与超晶格堆叠层具有较高刻蚀选择比的材料。沉积手段包括但不限于PECVD、ALCVD等。
然后刻蚀源漏，即刻蚀鳍中的超晶格叠层，释放出待形成源漏的凹槽。这一步刻蚀可以采用等离子体刻蚀法。等离子体刻蚀法对Si与石墨烯都有很好的各向同性刻蚀效果，并且对SiO2及SiNx都有极高的选择比，因此用该手段释放源漏凹槽时容易得到形状规则的凹槽。等离子源可以是O2等离子体、Ar等离子体中的至少一种。
在鳍中的超晶格叠层的侧壁形成第二侧墙。这一步通常先刻蚀超晶格叠层中的石墨烯，形成内侧墙凹槽，然后沉积低k介质材料，填充内侧墙凹槽，形成第二侧墙。第二侧墙可以是氮化硅等与超晶格堆叠层具有较高刻蚀选择比的材料。沉积手段包括但不限于PECVD、ALCVD等。
接下来在所述凹槽外延半导体材料，形成源漏。在此步骤根据晶体管类型确定掺杂类型。半导体材料可以是硅、锗硅等，本发明对此没有限定。这一步通常先外延半导体材料，然后进行掺杂，最后进行退火处理。
然后去除假栅。在去除假栅时，通常先沉积介质材料进行平坦化，以便保护源漏，然后结合CMP、刻蚀等手段去除假栅。
接下来刻蚀掉所述超晶格叠层中的石墨烯层，实现纳米片沟道释放，所述纳米片形成的叠层构成多个导电沟道。这一步去除石墨烯时，为了获得规则的形状，优选采用NMP有机溶剂溶解石墨烯，达到去除目的。
之后形成环绕式栅极，其环绕所述纳米片形成的叠层。这一步通常分多层沉积，可以包括HK层(高k介质层)、n型公函金属层、金属栅层。
最后还沉积绝缘介质材料，覆盖功能性的电路结构，之后进行刻蚀接触孔接触孔内的插塞、金属化互连、焊垫等必要电极引出和互连工艺，本发明对此不详细赘述。
以上方法适用于N型或P型器件，对于P型器件可以发挥高空穴迁移率的优势。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (10)
1.一种高空穴迁移率沟道的围栅堆叠纳米片器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成硅层和石墨烯层交替层叠的超晶格叠层；
刻蚀所述超晶格叠层以及所述衬底的部分厚度，形成鳍；
在所述衬底上形成第一介质层，作为鳍之间的浅沟槽隔离层；
在所述鳍上形成假栅，在所述假栅的侧壁上形成第一侧墙；
刻蚀鳍中的超晶格叠层，释放出待形成源漏的凹槽；
在鳍中的超晶格叠层的侧壁形成第二侧墙；
在所述凹槽外延半导体材料，形成源漏；
去除假栅；
刻蚀掉所述超晶格叠层中的石墨烯层，实现纳米片沟道释放，所述纳米片形成的叠层构成多个导电沟道；
形成环绕式栅极，其环绕所述纳米片形成的叠层。
2.根据权利要求1所述的制备方法，其特征在于，所述石墨烯层通过碳分子束外延生长法形成。
3.根据权利要求1或2所述的制备方法，其特征在于，所述刻蚀鳍中的超晶格叠层，释放出待形成源漏的凹槽时，采用等离子体刻蚀法。
4.根据权利要求3所述的制备方法，其特征在于，所述等离子体刻蚀法采用O2等离子体、Ar等离子体中的至少一种。
5.根据权利要求1所述的制备方法，其特征在于，所述第一侧墙和所述第二侧墙为氮化硅。
6.根据权利要求1所述的制备方法，其特征在于，所述刻蚀掉所述超晶格叠层中的石墨烯层的方法包括：采用N-甲基吡咯烷酮去除石墨烯层。
7.根据权利要求1或2或5-6任一项所述的制备方法，其特征在于，所述围栅堆叠纳米片器件为P型器件。
8.根据权利要求1所述的制备方法，其特征在于，所述超晶格叠层中石墨烯层靠近所述衬底。
9.根据权利要求1或8所述的制备方法，其特征在于，所述超晶格叠层包括三层石墨烯层。
10.一种高空穴迁移率沟道的围栅堆叠纳米片器件，其特征在于，其采用权利要求1-9任一项所述的制备方法制备得到。
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2023
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