CN117555826A - 一种SoC、总线系统、总线接入方法、设备和存储介质 - Google Patents
一种SoC、总线系统、总线接入方法、设备和存储介质 Download PDFInfo
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Abstract
本文公开了一种SoC、总线系统、总线接入方法、设备和存储介质。所述SoC，包括：至少一个第一主设备、至少一个第一从设备、至少一个第二从设备、第一总线仲裁/选择器和第二总线仲裁/选择器；其中，所述第一主设备包括第一类接口和第二类接口；所述第一主设备的第一类接口设置为，通过所述第一总线仲裁/选择器访问所述第一从设备；所述第一主设备的第二类接口设置为，通过所述第二总线仲裁/选择器访问所述第二从设备。本公开实施例提供的总线方案充分考虑不同主从设备带宽和响应时间的不同要求，对主从设备和接入的总线进行分类，采用扁平化总线架构，能够很好地平衡SoC中各模块/组件之间的传输延时、吞吐率和系统并行性，显著提高了SoC性能。
Description
技术领域
本文涉及但不限于芯片技术领域，尤指一种片上系统SoC、总线系统、总线接入方法、设备和存储介质。
背景技术
随着SoC(System on Chip，片上系统)应用领域的不断拓展，SoC上集成的模块/组件越来越多，复杂度越来越高，高性能的总线方案，对于提升SoC性能至关重要。
发明内容
本申请提供了一种片上系统SoC、总线系统、总线接入方法、设备和存储介质，针对SoC中主从设备的特点，充分考虑其对带宽和响应时间的要求，对主从设备和接入的总线进行分类，采用扁平化总线架构，能够很好地平衡SoC中各模块/组件之间的传输延时、吞吐率和系统并行性，显著提高了SoC性能。
本公开实施例提供一种片上系统SoC，包括：
至少一个第一主设备、至少一个第一从设备、至少一个第二从设备、第一总线仲裁/选择器和第二总线仲裁/选择器；
其中，所述第一主设备包括第一类接口和第二类接口；
所述第一主设备的第一类接口设置为，通过所述第一总线仲裁/选择器访问所述第一从设备；
所述第一主设备的第二类接口设置为，通过所述第二总线仲裁/选择器访问所述第二从设备；
所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；
所述第一速度阈值大于或等于所述第二速度阈值。
本公开实施例还提供一种总线系统，包括：
第一总线仲裁/选择器和第二总线仲裁/选择器；
其中，所述第一总线仲裁/选择器设置为，连接至少一个第一主设备的第一类接口，以控制所述第一类接口根据仲裁结果与至少一个第一从设备进行数据交互；
所述第二总线仲裁/选择器设置为，连接至少一个第一主设备的第二类接口，以控制所述第二类接口根据仲裁结果与至少一个第二从设备进行数据交互；
所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；所述第一速度阈值大于或等于所述第二速度阈值。
本公开实施例还提供一种总线接入方法，应用于片上系统SoC，包括：
SoC中的第一主设备的第一类接口根据第一总线仲裁/选择器的仲裁结果，与所述SoC中的第一从设备进行数据交互；
所述SoC中的第一主设备的第二类接口根据第二总线仲裁/选择器的仲裁结果，与所述SoC中的第二从设备进行数据交互；
其中，所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；
所述第一速度阈值大于或等于所述第二速度阈值。
本公开实施例还提供一种电子设备，包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如本公开任一实施例所述的总线接入方法。
本公开实施例还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如本公开任一实施例所述的总线接入方法。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例提供的一种SoC的结构示意图；
图2为本申请实施例提供的另一种SoC的结构示意图；
图3为本申请实施例提供的另一种SoC的结构示意图；
图4为本申请实施例提供的另一种SoC的结构示意图；
图5为本申请实施例提供的另一种SoC的结构示意图；
图6为本申请实施例提供的另一种SoC的结构示意图；
图7为本申请实施例提供的另一种SoC的结构示意图；
图8为本申请实施例提供的另一种SoC的结构示意图；
图9为本申请实施例提供的另一种SoC的结构示意图；
图10为本申请实施例提供的一种AHB总线桥接器示例；
图11为本申请实施例提供的一种AHB总线桥接器时序图；
图12为本申请实施例提供的另一种AHB总线桥接器时序图；
图13为本申请实施例提供的一种总线接入方法流程图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
英文缩略词的中英文对照表
本公开实施例提供一种片上系统SoC，如图1所示，包括：
至少一个第一主设备110、至少一个第一从设备120、至少一个第二从设备130、第一总线仲裁/选择器140和第二总线仲裁/选择器150；
其中，所述第一主设备包括第一类接口1101和第二类接口1102；
所述第一主设备的第一类接口1101设置为，通过所述第一总线仲裁/选择器140访问所述第一从设备120；
所述第一主设备的第二类接口1102设置为，通过所述第二总线仲裁/选择器150访问所述第二从设备130；
所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；
所述第一速度阈值大于或等于所述第二速度阈值。
可以看到，本公开实施例提供的SoC将主设备的总线接口和从设备分为两组，一组包括用于进行片内存储设备访问的第一主设备的第一类接口，另一组包括用于进行低速从设备访问的第二类接口，分别用第一总线仲裁/选择器和第二仲裁/选择器进行仲裁控制总线占用权的仲裁，能够实现两组主从设备的并行进行总线访问，各自匹配对应的速率/带宽需求。
一些示例性实施例中，如图2所示，所述第一主设备110的第二类接口1102还设置为，通过所述第二总线仲裁/选择器桥接到所述第一总线仲裁/选择器后访问所述第一从设备(ROM，RAM)。
一些示例性实施例中，如图3所示，所述SoC还包括：至少一个第二主设备210、至少一个第三从设备230和第三总线仲裁/选择器220；
其中，所述第二主设备210设置为，通过所述第三总线仲裁/选择器220访问所述第三从设备230；
所述第三从设备包括：访问速度要求高于第三速度阈值的外设；所述第三速度阈值大于或等于所述第二速度阈值。
可以看到，相比于第二从设备，第三从设备也属于外设，但是其具有更高的访问速度，被第二主设备访问，这种情况下，引入第三总线仲裁/选择器进行总线访问权限仲裁，使得这类主从数据交互可以同其他组主从数据交互并行。相比之下，第二从设备也称为低速外设，第三从设备也称为高速外设。
一些示例性实施例中，所述第二主设备210还设置为，通过所述第三总线仲裁/选择器220桥接到所述第一总线仲裁/选择器140后访问所述第一从设备120。
一些示例性实施例中，如图4所示，所述SoC还包括：第四总线仲裁/选择器410；
所述第一主设备110的第一类接口1101还设置为，通过所述第一总线仲裁/选择器140桥接所述第四总线仲裁/选择器410后访问所述第三从设备230。
一些示例性实施例中，如图5所示，所述SoC还包括：第四总线仲裁/选择器410；
所述第一主设备110的第二类接口1102还设置为，通过所述第二总线仲裁/选择器150桥接所述四总线仲裁/选择器410后访问所述第三从设备230。
一些示例性实施例中，如图6所示，所述SoC为基于先进高性能总线AHB的SoC；
所述SoC还包括：
至少一个AHB协议到先进高级外设总线APB协议转换器(记为AHB2APB)610和第五总线仲裁/选择器620；
其中，所述第一主设备的第二类接口1102还设置为，通过所述第二总线仲裁/选择器150桥接到所述第五总线仲裁/选择器620后，再通过所述AHB协议到APB协议转换器610访问所述第二从设备。
一些示例性实施例中，如图7所示，所述SoC为基于先进高性能总线AHB的SoC；
所述SoC还包括：
至少一个AHB协议到先进高级外设总线APB协议转换器610(AHB2APB)和第五总线仲裁/选择器620；
所述第二主设备210还设置为，通过所述第三总线仲裁/选择器220桥接到所述第五总线仲裁/选择器620后，再通过所述AHB协议到APB协议转换器610访问所述第二从设备130。
一些示例性实施例中，所述第一主设备包括以下一种或多种：中央处理器CPU和通用直接内存访问GDMA模块。
一些示例性实施例中，所述第一类接口包括以下一种或多种：
CPU的指令总线IBUS接口、CPU的数据总线DBUS接口。
一些示例性实施例中，所述第二类接口包括以下一种或多种：
CPU的外设总线PBUS接口、通用直接内存访问GDMA接口。
一些示例性实施例中，所述第二主设备包括以下一种或多种：专用外设DMA直接内存访问接口主设备、高速外设接口主设备；
其中，所述高速外设接口设备包括：访问速度要求高于第四速度阈值的外设接口设备；所述第四速度阈值大于或等于所述第二速度阈值，所述第四速度阈值与所述第三速度阈值独立设置。
一些示例性实施例中，所述第一从设备包括以下一种或多种：
ROM(Read-Only Memory，只读存储器)、RAM(Random Access Memory，随机存取存储器)、SRAM(Static Random-Access Memory，静态随机存取存储器)、Flash(闪存)。
可以理解，第一从设备为SoC中的存储模块，相比于一般外设类从设备，具备高速访问接口，确保主设备对第一从设备的访问速度和延时，对SoC的整体性能影响显著。第一主设备的第一类接口，为SoC中主设备所包括的对数据访问延时和吞吐率都有较高要求的接口，例如CPU的指令总线IBUS和数据总线DBUS，因此，仅通过一级总线仲裁/选择器与SoC中的一个或多个第一从设备连接，可以有效保障访问速度，并减少延时。
一些示例性实施例中，所述第二从设备包括以下一种或多种：
UART外设模块、I2C外设模块、SPI外设模块、CAN外设模块、Timer外设模块和Watchdog外设模块；
不限于特定的方面，也可以是其他类型的低速外设/模块。
一些示例性实施例中，这些外设模块为APB外设模块。
可以理解，第二从设备为SoC中低速外设设备/模块，具有低速外设接口。SoC内主设备对这类从设备的访问延时和速率要求相对较低。和针对第一从设备的总线访问相分离，采用独立的总线仲裁/选择器进行总线占用权的仲裁，能够使得第一从设备和第二从设备被并行访问，提高SoC系统性能。
一些示例性实施例中，第二从设备为APB接口外设，即对外提供APB接口的从设备，相应地，在基于AHB的SoC中，第二从设备通过AHB协议到APB协议转换器接入AHB；所述AHB2APB用于实现AHB协议和APB协议之间的协议转换。
一些示例性实施例中，所述第三从设备包括以下一种或多种：
CRC计算模块、AES计算模块、硬件加速计算模块、高速GPIO模块和雷达信号处理单元；
不限于特定的方面，也可以是其他类型的高速外设/模块。
可以理解，第三从设备为SoC中高速外设设备/模块或DMA专用外设，相比于第二从设备，具有高速外设接口。相对于第二从设备而言，SoC内主设备对这类从设备的访问延时和速率要求更高，和针对第二从设备的总线访问相分离，采用独立的总线仲裁/选择器进行总线占用权的仲裁，能够使得第二从设备和第三从设备被并行访问，提高SoC系统性能。
一些示例性实施例中，第三从设备为AHB接口外设，即对外提供AHB接口的从设备，该类外设直接接入SoC中的AHB。
一些示例性实施例中，所述SoC为基于先进高性能总线AHB的SoC；
所述第一总线仲裁/选择器设置为，不对接收到的突发传输进行抢占处理；
所述第二总线仲裁/选择器设置为，不对接收到的突发传输进行抢占处理。
一些示例性实施例中，所述第三总线仲裁/选择器设置为，不对接收到的突发传输进行抢占处理。
一些示例性实施例中，所述第四总线仲裁/选择器设置为，不对接收到的突发传输进行抢占处理。
一些示例性实施例中，所述第五总线仲裁/选择器设置为，不对接收到的突发传输进行抢占处理。
一些示例性实施例中，所述SoC为基于先进高性能总线AHB的SoC；
所述第一主设备还设置为，在进行突发传输时，设置第一锁定信号以禁止所述第一总线仲裁/选择器和/或所述第二总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
一些示例性实施例中，所述第二主设备还设置为，在进行突发传输时，设置第二锁定信号以禁止所述第三总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
一些示例性实施例中，所述第一总线仲裁/选择器包括：AHB仲裁/选择器，记为AHBMUX1。
一些示例性实施例中，所述第二总线仲裁/选择器包括：AHB仲裁/选择器，记为AHBMUX2。
一些示例性实施例中，所述第三总线仲裁/选择器包括：AHB仲裁/选择器，记为AHBMUX3。
一些示例性实施例中，所述第四总线仲裁/选择器包括：AHB仲裁/选择器，记为AHBMUX4。
一些示例性实施例中，所述第五总线仲裁/选择器包括：AHB仲裁/选择器，记为AHBMUX5。
一些示例性实施例中，所述SoC为基于先进高性能总线AHB的SoC；
所述SoC还包括：AHB总线桥接器；
所述第一主设备通过所述AHB总线桥接器接入AHB；
所述AHB桥接器设置为，在检测到来自所述第一主设备的突发传输时，设置第一锁定信号以禁止所述第一总线仲裁/选择器和/或所述第二总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
一些示例性实施例中，AHB总线桥接器包括一个或多个。
一些示例性实施例中，所述第一主设备通过第一AHB总线桥接器接入AHB；所述第二主设备通过第二AHB总线桥接器接入AHB；
所述第一AHB桥接器设置为，在检测到来自所述第一主设备的突发传输时，设置第一锁定信号以禁止所述第一总线仲裁/选择器和/或所述第二总线仲裁/选择器在突发传输期间进行切换和打断突发传输；
所述第二AHB桥接器设置为，在检测到来自所述第二主设备的突发传输时，设置第二锁定信号以禁止所述第三总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
一些示例性实施例中，基于AHB的SoC中，接入AHB的主从模块/接口包括下表所示的一个或多个：
表1-AHB总线上可接入的模块或接口
本公开实施例还提供一种基于AHB的SoC，如图8所示，包括：第一总线仲裁/选择器(AHBMUX1)，第二总线仲裁/选择器(AHBMUX2)，第三总线仲裁/选择器(AHBMUX3)，第四总线仲裁/选择器(AHBMUX4)，第五总线仲裁/选择器(AHBMUX5)，第一AHB协议到APB协议转换器(AHB2APB1)和第二AHB协议到APB协议转换器(AHB2APB2)；还包括：所述第一主设备包括：CPU和GDMA模块，第二主设备包括：专用外设DMA接口主设备和高速外设接口主设备，第一从设备包括：ROM、Flash、SRAM1，SRAM2，第二从设备包括：低速外设——APB接口外设，APB1_Peripheralx，APB2_Peripheralx，第三从设备包括：高速外设——AHB接口外设，AHB1_Peripheralx；
其中，CPU的指令总线IBUS(接口)和数据总线DBUS(接口)与外设总线PBUS(接口)分开。指令总线和数据总线对总线延时和吞吐率有要求，所以只用一级AHBMUX1将它们与存储器连接，比如ROM，SRAM，Flash等。
CPU的外设总线PBUS(接口)和GDMA(接口)与CPU的指令总线IBUS(接口)和数据总线分开DBUS(接口)，将CPU的外设总线PBUS(接口)与GDMA(接口)放在AHBMUX2上。这样AHBMUX1上的master和AHBMUX2上的master可以同时并行访问。CPU的外设总线PBUS与GDMA通过AHBMUX2，桥接到AHBMXU1，可以访问存储器(ROM，SRAM和Flash等)。CPU的外设总线PBUS与GDMA通过AHBMUX2，桥接到AHBMXU5，再经过AHB2APB1或者AHB2APB2，可以访问低速外设APB1_Peripheralx，APB2_Peripheralx。这些低速外设是APB(Advanced Peripheral Bus)接口外设。AHB2APB的作用是将AHB协议转换成APB协议。
另外还有一些高速外设Master接口设备(高速外设接口主设备)，或者专用外设DMA接口主设备，它们对吞吐率有一定要求，将它们单独放在AHBMUX3上，并通过AHBMUX4连接高速外设，或者专用外设。高速外设Master接口和专用外设DMA接口主设备通过AHBMUX3，桥接到AHBMXU1，可以访问存储器(ROM，SRAM和Flash等)。高速外设Master接口和专用外设DMA接口主设备通过AHBMUX3，桥接到AHBMXU5，可以访问低速外设APB1_Peripheralx，APB2_Peripheralx。
CPU的指令总线与数据总线通过AHBMUX1，桥接到AHBMUX4，可以访问高速外设AHB1_Peripheralx或者专用外设。CPU的外设总线与GDMA通过AHBMUX2，桥接到AHBMUX4，可以访问高速外设AHB1_Peripheralx或者专用外设。
AHBMUX1上的Master、AHBMUX3上的Master和AHBMUX2上的Master可以同时并行访问。
其中，所述专用外设包括一下一个或多个：CRC计算模块、AES计算模块、硬件加速计算模块和雷达信号处理单元等。
本公开实施例还提供一种基于AHB的SoC，如图9所示，包括：第一总线仲裁/选择器(AHBMUX1)，第二总线仲裁/选择器(AHBMUX2)，第三总线仲裁/选择器(AHBMUX3)，第四总线仲裁/选择器(AHBMUX4)，第五总线仲裁/选择器(AHBMUX5)，第一AHB协议到APB协议转换器(AHB2APB1)和第二AHB协议到APB协议转换器(AHB2APB2)；还包括：所述第一主设备包括：CPU1、CPU2和GDMA模块，第二主设备包括：专用外设DMA接口主设备和高速外设接口主设备，第一从设备包括：ROM、Flash、SRAM1，SRAM2，第二从设备包括：低速外设——APB接口外设，APB1_Peripheralx，APB2_Peripheralx，第三从设备包括：高速外设——AHB接口外设，AHB1_Peripheralx。
可以看到，该实施例为集成双核CPU的情况，可以支持双核锁步运行，支持高安全等级。CPU1的指令总线和数据总线与CPU2的指令总线和数据总线一起连接到AHBMUX1上。CPU1的外设总线和CPU2的外设总线一起连接到AHBMUX2上。
其他与图8方案相似的方面，在此不一一赘述。
本公开实施例还提供一种总线系统，包括：
第一总线仲裁/选择器和第二总线仲裁/选择器；
其中，所述第一总线仲裁/选择器设置为，连接至少一个第一主设备的第一类接口，以控制所述第一类接口根据仲裁结果与至少一个第一从设备进行数据交互；
所述第二总线仲裁/选择器设置为，连接至少一个第一主设备的第二类接口，以控制所述第二类接口根据仲裁结果与至少一个第二从设备进行数据交互；
所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；所述第一速度阈值大于或等于所述第二速度阈值。
一些示例性实施例中，所述总线系统为基于AHB的总线协议的总线系统。
本公开实施例还提供一种基于AHB的片上系统SoC，包括：
至少一个主设备、至少一个从设备和总线仲裁/选择器；
其中，所述主设备设置为，接入AHB总线并通过所述总线仲裁/选择器访问所述从设备；
所述总线仲裁/选择器设置为不对接收到的突发传输进行抢占处理。
一些示例性实施例中，所述总线仲裁/选择器包括：AHB总线仲裁/选择器。
一些示例性实施例中，所述主设备包括以下一类或多类主设备：第一主设备和第二主设备。
一些示例性实施例中，所述从设备包括以下一类或多类主从设备：第一从设备、第二从设备和第三从设备。
一些示例性实施例中，所述总线仲裁/选择器包括以下一个或多个：第一总线仲裁/选择器、第二总线仲裁/选择器、第三总线仲裁/选择器、第四总线仲裁/选择器和第五总线仲裁/选择器。
可以理解，标准AHB总线协议中，对于多主机仲裁时，支持EBT(Early BurstTermination)操作。对于片上系统，要支持EBT操作，这对总线以及总线上的Master和Slave都有要求，但支持EBT对整个系统的性能并不会有很大的提升，部分情况下甚至没有提升。本公开提出的基于AHB的SoC方案不支持AHB协议中EBT操作，则会简化总线以及总线上的Master和Slave的设计，减少了芯片开发时间和面积，同时性能不会变差。
上述实施例方案中，SoC系统采用不支持AHB协议中EBT操作的策略，包括：修改总线仲裁策略。总线仲裁/选择器在处理传输仲裁时不对突发传输(Burst Transfer)做抢占操作。该实施例方案适用于自研总线，和可配置AHB总线IP模块的情况，对Master和Slave没有要求。
本公开实施例还提供一种基于AHB的片上系统SoC，包括：
至少一个主设备、至少一个从设备和总线仲裁/选择器；
其中，所述主设备设置为，接入AHB总线并通过所述总线仲裁/选择器访问所述从设备；
所述主设备还设置为，在进行突发传输时，设置第一锁定信号以禁止所述总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
一些示例性实施例中，所述总线仲裁/选择器包括：AHB总线仲裁/选择器。
一些示例性实施例中，所述第一锁定信号包括：传输锁定信号HLOCK。
一些示例性实施例中，所述主设备包括以下一类或多类主设备：第一主设备和第二主设备。
一些示例性实施例中，所述从设备包括以下一类或多类主从设备：第一从设备、第二从设备和第三从设备。
一些示例性实施例中，所述总线仲裁/选择器包括以下一个或多个：第一总线仲裁/选择器、第二总线仲裁/选择器、第三总线仲裁/选择器、第四总线仲裁/选择器和第五总线仲裁/选择器。
上述实施例方案中，SoC系统采用不支持AHB协议中EBT操作的策略，包括：修改总线上的Master突发传输。AHB总线上的Master进行突发传输(Burst Transfer)时，同时将HLOCK信号置起来。通过HLOCK信号禁止总线仲裁器在突发传输期间进行切换和打断突发传输。这种策略对总线和Slave没有要求。
本公开实施例还提供一种基于AHB的片上系统SoC，包括：
至少一个主设备、至少一个从设备、总线仲裁/选择器和AHB总线桥接器；
其中，所述主设备设置为，通过所述AHB总线桥接器接入AHB总线，并根据所述总线仲裁/选择器的仲裁结果访问所述从设备；
所述AHB桥接器设置为，在检测到来自所述主设备的突发传输时，设置第一锁定信号以禁止所述总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
一些示例性实施例中，所述总线仲裁/选择器包括：AHB总线仲裁/选择器。
一些示例性实施例中，所述AHB桥接器还设置为，将符合AHB2.0规范的输入信号，转换为符合AHB Lite规范的输出信号。
一些示例性实施例中，所述第一锁定信号包括：从设备传输锁定信号MHLOCK；
所述AHB桥接器设置为，在检测到来自所述主设备的突发传输时，将SHREADY信号拉低，以及将MHBUSREQ信号置为有效高电平，通过总线仲裁/选择器向所述AHB发起仲裁请求；
所述AHB桥接器还设置为，在所述主设备获得所述AHB访问权时，接收来自所述主设备的AHB控制信号并通过总线仲裁/选择器转发到所述AHB，以及SHREADY信号拉高，将MHLOCK信号置为有效高电平；
所述AHB桥接器还设置为，在所述主设备本次突发传输结束时，将MHLOCK信号置为无效低电平。
一些示例性实施例中，所述主设备包括以下一类或多类主设备：第一主设备和第二主设备。
一些示例性实施例中，所述从设备包括以下一类或多类主从设备：第一从设备、第二从设备和第三从设备。
一些示例性实施例中，所述总线仲裁/选择器包括以下一个或多个：第一总线仲裁/选择器、第二总线仲裁/选择器、第三总线仲裁/选择器、第四总线仲裁/选择器和第五总线仲裁/选择器。
当AHB总线仲裁器和AHB总线上的Master都不能修改的时候，上述实施例方案中，SoC系统采用不支持AHB协议中EBT操作的策略，包括：通过在Master和总线之间增加AHB总线桥接器。当检测到有突发传输时，就将HLOCK信号置为有效，伴随突发传输传给AHB总线仲裁器，这样也不会发生EBT。这种方式对总线以及总线上的Master和Slave都没有要求。
本公开实施例还提供一种AHB总线桥接器，应用于片上系统SoC中，设置在片上系统中的主设备和AHB总线之间，
所述AHB桥接器设置为，在检测到来自所述主设备的突发传输时，设置第一锁定信号以禁止所述总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
一些示例性实施例中，所述AHB桥接器还设置为，将符合AHB2.0规范的输入信号，转换为符合AHB Lite规范的输出信号。
一些示例性实施例中，所述AHB桥接器如图10所示，端口信号名和信号解释如表2所示：
表2-AHB总线桥接器的端口信号
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该AHB桥接器用于检测Master突发传输。如果检测到，则将HLOCK信号置为有效，这样AHB总线仲裁器就不会在突发传输期间进行切换和打断突发传输。该模块既可以用于AHB2.0接口转AHB2.0接口，也支持AHB Lite接口转AHB2.0接口。如果是AHB Lite就没有SHGRANT和SHBUSREQ信号。
一些示例性实施例中，所述第一锁定信号包括：从设备传输锁定信号MHLOCK；
所述AHB桥接器设置为，在检测到来自所述主设备的突发传输时，将SHREADY信号拉低，以及将MHBUSREQ信号置为有效高电平，通过总线仲裁/选择器向所述AHB发起仲裁请求；
所述AHB桥接器还设置为，在所述主设备获得所述AHB访问权时，接收来自所述主设备的AHB控制信号并通过总线仲裁/选择器转发到所述AHB，以及SHREADY信号拉高，将MHLOCK信号置为有效高电平；
所述AHB桥接器还设置为，在所述主设备本次突发传输结束时，将MHLOCK信号置为无效低电平。
一些示例性实施例中，如图11所示，AHB总线桥接器的时序图，其中包含主要信号的时序，主要包括四段状态和五个时刻。
T0：Master发出突发传输时，桥接器立即将SHREADY信号拉低，使Master保持在当前NONSEQ状态。同时将MHBUSREQ置为有效高电平，向总线发起请求。
T1：SHREADY信号一直保持低电平，Master保持在NONSEQ状态，直到检测到总线返回的MHGRANT信号变为高电平，Master获得总线的访问权。此时产生一个脉冲信号NONSEQ_VALID信号(该信号为内部信号，也可是其他名称或者不产生)。同时将Master发出的AHB控制信号转发到总线上去，将SHREADY信号拉高，将MHLOCK信号置高电平。
T2：前面的状态将一直保持，直到MHREADY信号为高电平。图11中是MHREADY信号一直为高的情况，所以NONSEQ_VALID只持续一个时钟周期。在此刻检测到MHREADY信号为高电平，同时SHREADY信号电平与保持MHREADY一致，Master继续后面传输，传输类型变为SEQ类型。根据突发传输的长度会有多笔数据传输。
T3：当进行到最后一笔传输时，则将MHBUSREQ信号拉低，此时总线传来的MHGRANT信号也会变低。
T4：等待本次突发传输结束时，将MHLOCK信号置为低电平。一次突发传输转换结束。
在进入SEQ状态时，总线桥接器将Master发出的所有信号转发到总线上去，同时将总线返回的信号转发给Master。
其中，NONSEQ：当前传输类型一次传输的第一笔数据；SEQ：当前传输类型非一次传输的第一笔数据，前一笔数据的后续数据。
一些示例性实施例中，如图12所示，AHB总线桥接器遇到总线返回的MHREADY信号为低电平的一种情况。在T1时刻HMREADY信号变为低电平，这时桥接器的状态一直保持，直到MHREADY信号变为高电平，才会进入到SEQ传输状态。
本公开实施例还提供一种总线接入方法，应用于片上系统SoC，如图13所示，包括：
步骤1310，SoC中的第一主设备的第一类接口根据第一总线仲裁/选择器的仲裁结果，与所述SoC中的第一从设备进行数据交互；
步骤1320，所述SoC中的第一主设备的第二类接口根据第二总线仲裁/选择器的仲裁结果，与所述SoC中的第二从设备进行数据交互；
其中，所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；
所述第一速度阈值大于或等于所述第二速度阈值。
一些示例性实施例中，所述SoC中包括至少一个第一主设备。
一些示例性实施例中，所述SoC中包括至少一个第一从设备，和至少一个第二从设备。
一些示例性实施例中，所述方法还包括：
步骤1330，所述SoC中的第一主设备的第二类接口通过所述第二总线仲裁/选择器桥接到所述第一总线仲裁/选择器后与所述第一从设备进行数据交互。
需要说明的是，步骤1310、1320和1330的执行顺序不限定先后。
一些示例性实施例中，所述SoC为基于先进高性能总线AHB的SoC；
所述方法还包括：
在接收到来自主设备的突出传输时，总线仲裁/选择器不进行抢占处理；
其中，所述主设备包括：所述第一主设备；所述总线仲裁/选择器包括：所述第一总线仲裁/选择器和所述第二总线仲裁/选择器。
一些示例性实施例中，所述主设备包括还包括：第二主设备。
一些示例性实施例中，所述SoC为基于先进高性能总线AHB的SoC；
所述方法还包括：
主设备在进行突发传输时，设置第一锁定信号以禁止总线仲裁/选择器在突发传输期间进行切换和打断突发传输；
其中，所述主设备包括：所述第一主设备；所述总线仲裁/选择器包括：所述第一总线仲裁/选择器和所述第二总线仲裁/选择器。
一些示例性实施例中，所述主设备包括还包括：第二主设备。
本公开实施例还提供一种总线接入方法，应用于基于AHB的片上系统SoC中的总线仲裁/选择器，包括：
在处理AHB总线传输仲裁时，不对接收到的突发传输(Burst Transfer)进行抢占操作；
其中，所述突发传输由所述SoC中的主设备发出。
本公开实施例还提供一种总线接入方法，应用于基于AHB的片上系统SoC中的主设备，包括：
在进行突发传输的情况下，设置第一锁定信号以禁止总线仲裁/选择器在突发传输期间进行切换和打断突发传输；
其中，所述主设备接入AHB总线，并通过所述总线仲裁/选择器访问至少一个从设备。
本公开实施例还提供一种总线接入方法，应用于基于AHB的片上系统SoC中的AHB桥接器，包括：
在检测到来自主设备的突发传输的情况下，根据AHB规范设置第一锁定信号后，输出到总线仲裁/选择器；
其中，所述AHB桥接器连接在所述主设备和所述总线仲裁/选择器之间，所述主设备根据所述总线仲裁/选择器的仲裁结果以访问至少一个从设备；
所述第一锁定信号用于禁止所述总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
本公开实施例还提供一种芯片，包括处理器，所述处理器配置成实现如本公开任一实施例所述的总线接入方法。
本公开实施例还提供一种计算机存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行如本公开任一实施例所述的总线接入方法。
本公开实施例还提供一种电子设备，包括，
一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如本公开任一实施例所述的总线接入方法。
本公开实施例提供的总线接入方法和片上系统，根据各个Master和Slave的特点以及它们之间的相互关系，设计总线拓扑结构，能够很好平衡传输延时、吞吐率以及并行性。考虑各个Master和Slave对于响应时间和带宽的需求，对他们进行分类和组合，采取扁平化和分离的方法连接各个Master模块和Slave模块。一些示例性实施例中，基于AHB的片上系统不支持AHB协议中EBT操作，简化了总线以及总线上的Master和Slave的设计，减少了芯片开发时间和面积，兼顾了系统性能不会变差。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
Claims (19)
1.一种片上系统SoC，其特征在于，包括：
至少一个第一主设备、至少一个第一从设备、至少一个第二从设备、第一总线仲裁/选择器和第二总线仲裁/选择器；
其中，所述第一主设备包括第一类接口和第二类接口；
所述第一主设备的第一类接口设置为，通过所述第一总线仲裁/选择器访问所述第一从设备；
所述第一主设备的第二类接口设置为，通过所述第二总线仲裁/选择器访问所述第二从设备；
所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；
所述第一速度阈值大于或等于所述第二速度阈值。
2.如权利要求1所述的SoC，其特征在于，
所述第一主设备的第二类接口还设置为，通过所述第二总线仲裁/选择器桥接到所述第一总线仲裁/选择器后访问所述第一从设备。
3.如权利要求1任一项所述的SoC，其特征在于，
还包括：
至少一个第二主设备、至少一个第三从设备和第三总线仲裁/选择器；
其中，所述第二主设备设置为，通过所述第三总线仲裁/选择器访问所述第三从设备；
所述第三从设备包括：访问速度要求高于第三速度阈值的外设；所述第三速度阈值大于或等于所述第二速度阈值。
4.如权利要求3所述的SoC，其特征在于，
所述第二主设备还设置为，通过所述第三总线仲裁/选择器桥接到所述第一总线仲裁/选择器后访问所述第一从设备。
5.如权利要求3所述的SoC，其特征在于，
还包括：第四总线仲裁/选择器；
所述第一主设备的第一类接口还设置为，通过所述第一总线仲裁/选择器桥接所述四总线仲裁/选择器后访问所述第三从设备；
或者，
所述第一主设备的第二类接口还设置为，通过所述第二总线仲裁/选择器桥接所述四总线仲裁/选择器后访问所述第三从设备。
6.如权利要求1-5任一项所述的SoC，其特征在于，
所述SoC为基于先进高性能总线AHB的SoC；
所述SoC还包括：
至少一个AHB协议到先进高级外设总线APB协议转换器和第五总线仲裁/选择器；
其中，所述第一主设备的第二类接口还设置为，通过所述第二总线仲裁/选择器桥接到所述第五总线仲裁/选择器后，再通过所述AHB协议到APB协议转换器访问所述第二从设备。
7.如权利要求3或4或5所述的SoC，其特征在于，
所述SoC为基于先进高性能总线AHB的SoC；
所述SoC还包括：
至少一个AHB协议到先进高级外设总线APB协议转换器和第五总线仲裁/选择器；
所述第二主设备还设置为，通过所述第三总线仲裁/选择器桥接到所述第五总线仲裁/选择器后，再同通过所述AHB协议到APB协议转换器访问所述第二从设备。
8.如权利要求1-5任一项所述的SoC，其特征在于，
所述第一主设备包括以下一种或多种：中央处理器CPU和通用直接内存访问GDMA模块；
所述第一类接口包括以下一种或多种：
CPU的指令总线IBUS接口、CPU的数据总线DBUS接口；
所述第二类接口包括以下一种或多种：
CPU的外设总线PBUS接口、通用直接内存访问GDMA接口。
9.如权利要求3或4或5所述的SoC，其特征在于，
所述第二主设备包括以下一种或多种：专用外设DMA直接内存访问接口主设备、高速外设接口主设备；
其中，所述高速外设接口设备包括：访问速度要求高于第四速度阈值的外设接口设备；所述第四速度阈值大于或等于所述第二速度阈值，所述第四速度阈值与所述第三速度阈值独立设置。
10.如权利要求1所述的SoC，其特征在于，
所述SoC为基于先进高性能总线AHB的SoC；
所述第一总线仲裁/选择器设置为，不对接收到的突发传输进行抢占处理；
所述第二总线仲裁/选择器设置为，不对接收到的突发传输进行抢占处理。
11.如权利要求1所述的SoC，其特征在于，
所述SoC为基于先进高性能总线AHB的SoC；
所述第一主设备还设置为，在进行突发传输时，设置第一锁定信号以禁止所述第一总线仲裁/选择器和/或所述第二总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
12.如权利要求1所述的SoC，其特征在于，
所述SoC为基于先进高性能总线AHB的SoC；
所述SoC还包括：AHB总线桥接器；
所述第一主设备通过所述AHB总线桥接器接入AHB；
所述AHB桥接器设置为，在检测到来自所述第一主设备的突发传输时，设置第一锁定信号禁止所述第一总线仲裁/选择器和/或所述第二总线仲裁/选择器在突发传输期间进行切换和打断突发传输。
13.一种总线系统，其特征在于，包括：
第一总线仲裁/选择器和第二总线仲裁/选择器；
其中，所述第一总线仲裁/选择器设置为，连接至少一个第一主设备的第一类接口，以控制所述第一类接口根据仲裁结果与至少一个第一从设备进行数据交互；
所述第二总线仲裁/选择器设置为，连接至少一个第一主设备的第二类接口，以控制所述第二类接口根据仲裁结果与至少一个第二从设备进行数据交互；
所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；所述第一速度阈值大于或等于所述第二速度阈值。
14.一种总线接入方法，应用于片上系统SoC，其特征在于，包括：
SoC中的第一主设备的第一类接口根据第一总线仲裁/选择器的仲裁结果，与所述SoC中的第一从设备进行数据交互；
所述SoC中的第一主设备的第二类接口根据第二总线仲裁/选择器的仲裁结果，与所述SoC中的第二从设备进行数据交互；
其中，所述第一从设备包括：访问速度要求高于第一速度阈值的存储设备，所述第二从设备包括：访问速度要求低于第二速度阈值的外设；
所述第一速度阈值大于或等于所述第二速度阈值。
15.如权利要求14所述的总线接入方法，其特征在于，
还包括：
所述SoC中的至少一个第一主设备的第二类接口通过所述第二总线仲裁/选择器桥接到所述第一总线仲裁/选择器后与所述第一从设备进行数据交互。
16.如权利要求14或15所述的总线接入方法，其特征在于，
所述SoC为基于先进高性能总线AHB的SoC；
所述方法还包括：
在接收到来自主设备的突出传输时，总线仲裁/选择器不进行抢占处理；
其中，所述主设备包括：所述第一主设备；所述总线仲裁/选择器包括：所述第一总线仲裁/选择器和所述第二总线仲裁/选择器。
17.如权利要求14或15所述的总线接入方法，其特征在于，
所述SoC为基于先进高性能总线AHB的SoC；
所述方法还包括：
主设备在进行突发传输时，设置第一锁定信号以禁止总线仲裁/选择器在突发传输期间进行切换和打断突发传输；
其中，所述主设备包括：所述第一主设备；所述总线仲裁/选择器包括：所述第一总线仲裁/选择器和所述第二总线仲裁/选择器。
18.一种电子设备，其特征在于，包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求14-17任一项所述的总线接入方法。
19.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求14-17任一项所述的总线接入方法。
Priority Applications (1)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311444848.9A CN117555826A (zh) | 2023-11-01 | 2023-11-01 | 一种SoC、总线系统、总线接入方法、设备和存储介质 |
Publications (1)
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Family Applications (1)
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2023
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