CN117526912A - 高边开关的驱动电路与驱动方法、驱动系统 - Google Patents

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CN117526912A CN202311722991.XA CN202311722991A CN117526912A CN 117526912 A CN117526912 A CN 117526912A CN 202311722991 A CN202311722991 A CN 202311722991A CN 117526912 A CN117526912 A CN 117526912A
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resonance suppression
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穆罕默德·斯维拉姆
屈文超
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Xidi Microelectronics Group Co ltd
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Abstract

本申请公开了一种高边开关的驱动电路与驱动方法、驱动系统。高边开关连接于输入电压总线及负载端之间，负载端用于与负载连接，高边开关的驱动电路包括栅极驱动支路与谐振抑制支路。栅极驱动支路与高边开关连接，栅极驱动支路被配置为接收使能信号，并响应于使能信号中的第一边沿信号而驱动高边开关开始关断。谐振抑制支路分别与高边开关的栅极及负载端连接，其中，从第一边沿信号开始延迟第一预设时长后，谐振抑制支路被配置为使能状态，以使谐振抑制支路在负载端的电压首次上升至大于第一预设电压阈值后将高边开关的栅极电压拉低。通过上述方式，能够减少甚至消除LC谐振，以提高包括高边开关的系统的可靠性。

Description

高边开关的驱动电路与驱动方法、驱动系统
技术领域
本申请涉及电子电路技术领域，特别是涉及一种高边开关的驱动电路与驱动方法、驱动系统。
背景技术
随着技术的不断进步，半导体开关如高边开关逐渐取代了汽车系统中的机械开关、继电器和保险丝。高边开关主要用于控制和管理汽车中的电能分配。高边开关通常用于控制汽车的照明、管理供电给传感器和执行器等电子元件的电源，并防范和处理短路和过流等情况。高边开关为控制电路提供了便捷和高效的解决方案，从而在实现整体功能的同时，提高了汽车的安全性和能效。
在实际应用中，高边开关配置为建立或断开负载与电源之间的连接。高边开关可以由外部信号控制。当高边开关关断时，高边开关能够阻止电流从电源流向负载；当高边开关导通时，则在负载和电源之间建立导电路径。
然而，当负载为感性负载时，可能会因为LC谐振而导致包括高边开关的系统受到损坏，即包括高边开关的系统的可靠性较差。
发明内容
本申请旨在提供一种高边开关的驱动电路与驱动方法、驱动系统，能够减少甚至消除LC谐振，以提高包括高边开关的系统的可靠性。
为实现上述目的，第一方面，本申请提供一种高边开关的驱动电路，所述高边开关连接于输入电压总线及负载端之间，所述负载端用于与负载连接，所述高边开关的驱动电路包括：
栅极驱动支路，所述栅极驱动支路与所述高边开关连接，所述栅极驱动支路被配置为接收使能信号，并响应于所述使能信号中的第一边沿信号而驱动所述高边开关开始关断；
谐振抑制支路，所述谐振抑制支路分别与所述高边开关的栅极及所述负载端连接，其中，从所述第一边沿信号开始延迟第一预设时长后，所述谐振抑制支路被配置为使能状态，以使所述谐振抑制支路在所述负载端的电压首次上升至大于第一预设电压阈值后将所述高边开关的栅极电压拉低。
在一种可选的方式中，所述第一预设电压阈值为地电位。
在一种可选的方式中，所述第一预设时长结束的时刻早于所述负载端的输出电流首次下降至零的时刻。
在一种可选的方式中，所述谐振抑制支路包括下拉开关、第一电阻与使能开关；
所述下拉开关连接于所述高边开关的栅极与地之间，所述第一电阻连接于所述下拉开关的栅极和所述负载端之间，所述使能开关与所述下拉开关的栅极连接。
在一种可选的方式中，所述谐振抑制支路还包括第一齐纳二极管，或者，第二齐纳二极管和至少一个第一二极管，或者，至少一个第二二极管；
所述第一齐纳二极管连接于所述下拉开关的栅极和地之间；
所述至少一个第一二极管和所述第二齐纳二极管串联连接于所述下拉开关的栅极和地之间；
所述至少一个第二二极管串联连接于所述下拉开关的栅极和地之间。
在一种可选的方式中，所述谐振抑制支路还包括第二电阻；
所述下拉开关和所述第二电阻串联连接于所述高边开关的栅极和地之间，所述使能开关连接于所述下拉开关的栅极和地之间；
其中，所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟所述第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
在一种可选的方式中，所述谐振抑制支路还包括第三电阻；
所述下拉开关和所述第三电阻串联连接于所述高边开关的栅极和地之间，所述使能开关和所述第一电阻串联连接于所述下拉开关的栅极和所述负载端之间；
其中，所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟所述第一预设时长后，所述使能开关被配置为导通，以使所述谐振抑制支路被配置为使能状态。
在一种可选的方式中，所述下拉开关漏极与所述高边开关的栅极连接，所述下拉开关的源极接地，所述使能开关连接于下拉开关的栅极和地之间；
其中，所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟所述第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
在一种可选的方式中，所述谐振抑制支路还包括第四电阻与至少一个电阻开关网络，所述电阻开关网络包括串联连接的电阻与开关；
所述至少一个电阻开关网络中任一电阻开关网络均与所述第四电阻并联连接，所述使能开关连接于所述下拉开关的栅极和地之间；
其中，所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟所述第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
在一种可选的方式中，所述谐振抑制支路还包括第五电阻、第六电阻与第一辅助开关；
所述下拉开关和所述第五电阻串联连接于所述高边开关的栅极和地之间，所述第一辅助开关和第六电阻串联连接于所述下拉开关的栅极和所述负载端之间，所述使能开关连接于所述下拉开关的栅极和地之间；
其中，所述第一辅助开关用于使所述下拉开关的栅极电压变化的斜率动态可调；
所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
在一种可选的方式中，所述谐振抑制支路还包括第二辅助开关；
所述第二辅助开关与所述第一电阻并联连接，所述使能开关连接于所述下拉开关的栅极和地之间；
其中，所述第二辅助开关用于使所述下拉开关的栅极电压变化的斜率动态可调；
所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
在一种可选的方式中，所述栅极驱动支路包括第一电流源、第二电流源与栅极驱动电阻；
所述第一电流源与所述第二电流源串联连接于偏置电压总线与所述负载端之间，所述第一电流源与所述第二电流源之间的公共节点与所述高边开关的栅极连接，所述栅极驱动电阻连接于所述高边开关的栅极与所述负载端之间；
其中，所述第二电流源被配置为基于所述第一边沿信号而使能，并开始将所述高边开关的栅极放电以将所述高边开关关断。
在一种可选的方式中，所述栅极驱动支路包括至少一个第三齐纳二极管，或者，至少一个第四齐纳二极管和至少一个第三二极管；
所述至少一个第三齐纳二极管串联连接于所述输入电压总线及所述高边开关的栅极之间，或者，所述至少一个第三齐纳二极管串联连接于所述输入电压总线及所述负载端之间；
所述至少一个第四齐纳二极管和至少一个第三二极管串联连接于所述输入电压总线及所述高边开关的栅极之间，或者，所述至少一个第四齐纳二极管和至少一个第三二极管串联连接于所述输入电压总线及所述负载端之间。
第二方面，本申请提供一种高边开关的驱动方法，所述高边开关连接于输入电压总线及负载端之间，所述负载端用于与负载连接，所述方法包括：
响应于使能信号的第一边沿信号，配置所述高边开关开始关断；
从所述使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使所述谐振抑制支路在所述负载端的电压首次上升至大于第一预设电压阈值后将所述高边开关的栅极电压拉低。
在一种可选的方式中，所述谐振抑制支路包括连接于所述高边开关的栅极和地之间的下拉开关、连接于所述下拉开关的栅极和所述负载端之间的第一电阻以及连接于所述下拉开关的栅极和地之间的使能开关；
所述从所述使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使所述谐振抑制支路在所述负载端的电压首次上升至大于第一预设电压阈值后将所述高边开关的栅极电压拉低，包括：
从所述第一边沿信号开始延迟所述第一预设时长后，配置所述使能开关关断，以使所述下拉开关在所述负载端的电压首次上升至大于所述第一预设电压阈值后导通。
在一种可选的方式中，所述谐振抑制支路包括连接于所述高边开关的栅极和地之间的下拉开关以及串联连接于所述下拉开关的栅极和所述负载端之间的第一电阻和使能开关；
所述从所述使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使所述谐振抑制支路在所述负载端的电压首次上升至大于第一预设电压阈值后将所述高边开关的栅极电压拉低，包括：
从所述第一边沿信号开始延迟所述第一预设时长后，配置所述使能开关导通，以使所述下拉开关在所述负载端的电压首次上升至大于所述第一预设电压阈值后导通。
在一种可选的方式中，所述谐振抑制支路包括连接于所述高边开关的栅极和地之间的下拉开关、连接于所述下拉开关的栅极和地之间的使能开关以及连接于所述下拉开关的栅极和所述负载端之间的MOS管；
所述方法还包括：
在所述第一边沿信号之前将所述MOS管配置为关断，并且从所述第一边沿信号开始的时刻至所述第一预设时长结束的时刻的时间段内配置所述MOS管保持关断；
从所述第一边沿信号开始延迟第一预设时长后，将所述MOS管配置为可变电阻器，并通过调节所述MOS管的等效电阻来控制所述下拉开关的栅极电压上升的速率。
在一种可选的方式中，所述第一预设电压阈值为地电位。
在一种可选的方式中，所述第一预设时长结束的时刻早于所述负载端的输出电流首次下降至零的时刻。
第三方面，本申请提供一种驱动系统，包括高边开关以及如上所述的高边开关的驱动电路；
所述高边开关连接于输入电压总线及负载端之间，所述负载端用于与负载连接，所述高边开关的驱动电路与所述高边开关连接。
本申请的有益效果是：本申请提供的高边开关的驱动电路包括栅极驱动支路与谐振抑制支路。栅极驱动支路与高边开关连接，栅极驱动支路被配置为接收使能信号，并响应于使能信号中的第一边沿信号而驱动高边开关开始关断。谐振抑制支路分别与高边开关的栅极及负载端连接，其中，从第一边沿信号开始延迟第一预设时长后，谐振抑制支路被配置为使能状态，以使谐振抑制支路在负载端的电压首次上升至大于第一预设电压阈值后将高边开关的栅极电压拉低，进而就能够减少甚至消除LC谐振，以提高包括高边开关的系统的可靠性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本申请实施例一提供的高边开关的驱动电路的结构示意图；
图2为本申请实施例一提供的高边开关的驱动电路的电路结构示意图；
图3为本申请实施例一提供的高边开关的驱动电路不包括谐振抑制支路时的电路结构示意图；
图4为图3所示的电路结构中的各信号的示意图；
图5为图2所示的电路结构中的各信号的示意图；
图6为本申请实施例二提供的高边开关的驱动电路的电路结构示意图；
图7为本申请实施例三提供的高边开关的驱动电路的电路结构示意图；
图8为本申请实施例四提供的高边开关的驱动电路的电路结构示意图；
图9为本申请实施例五提供的高边开关的驱动电路的电路结构示意图；
图10为本申请实施例六提供的高边开关的驱动电路的电路结构示意图；
图11为本申请实施例七提供的高边开关的驱动电路的电路结构示意图；
图12为本申请实施例八提供的高边开关的驱动电路的电路结构示意图；
图13为本申请实施例一提供的替代第一齐纳二极管的两种方式的示意图；
图14为本申请实施例一提供的替代第三齐纳二极管的三种方式的示意图；
图15为本申请实施例一提供的高边开关的驱动方法的流程图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参照图1，图1为本申请实施例提供的高边开关的驱动电路的结构示意图。如图1所示，高边开关Q1连接于输入电压总线VBB及负载端VOUT之间，负载端VOUT用于与负载200连接。在一些实施方式中，负载200为感性负载。在一些实施方式中，高边开关Q1通过N型MOS管实现，高边开关Q1的漏极连接到输入电压总线VBB，高边开关Q1的源极连接到负载端VOUT。在另一些实施方式中，高边开关Q1是连接在汽车车辆中的电源(例如，电池的正极)和各种负载之间的负载开关。
高边开关的驱动电路100包括栅极驱动支路10与谐振抑制支路20。
其中，栅极驱动支路10与高边开关Q1连接，栅极驱动支路10被配置为接收使能信号EN，并响应于使能信号EN中的第一边沿信号而驱动高边开关Q1开始关断。第一边沿信号为上升沿信号或下降沿信号。
在一实施例中，栅极驱动支路10还被配置为响应于使能信号EN中的第二边沿信号而驱动高边开关Q1开始导通。第二边沿信号为上升沿信号或下降沿信号，并且，第一边沿信号与第二边沿信号不同。
以第一边沿信号为下降沿信号，第二边沿信号为上升沿信号为例进行说明。响应于使能信号EN中的下降沿信号而驱动高边开关Q1开始关断，并且在使能信号EN的下一个上升沿信号到来之前保持低电平，高边开关Q1保持关断。在高边开关Q1关断期间，输入电压总线VBB停止为负载200提供电源。直至使能信号EN的下一个上升沿信号，高边开关Q1响应于该上升沿信号而开始导通。
在后续的实施例均以第一边沿信号为下降沿信号，第二边沿信号为上升沿信号为例进行说明。
在一实施例中，栅极驱动支路10由偏置电压VCP供电。栅极驱动支路10有三个输入/输出端。第一个输入/输出端连接到输入电压总线VBB；第二个输入/输出端连接到高边开关Q1的栅极；第三个输入/输出端连接到负载端VOUT。
谐振抑制支路20分别与高边开关Q1的栅极及负载端VOUT连接。其中，从第一边沿信号开始延迟第一预设时长后，谐振抑制支路20被配置为使能状态，以使谐振抑制支路20在负载端VOUT的电压首次上升至大于第一预设电压阈值后将高边开关Q1的栅极电压拉低。进而，能够实现减少甚至消除当负载200为感性负载时包括高边开关Q1的系统出现的LC谐振，以提高包括高边开关Q1的系统的可靠性。第一预设时长为预先设置的时长，第一预设电压阈值为预先设置的电压阈值，第一预设时长与第一预设电压阈值均可根据实际应用情况进行设置，本申请实施例对此不作具体限制。在一些实施方式中，第一预设电压阈值可设置为地电位。在另一些实施方式中，所述将高边开关Q1的栅极电压拉低可以实现为将高边开关Q1的栅极电压拉至地电位。
在该实施例中，谐振抑制支路20能够将高边开关Q1的栅极电压拉低到低电压(例如，地电位)。其中，谐振抑制支路20连接到地GND。谐振抑制支路20有两个输入/输出端。谐振抑制支路20的第一个输入/输出端连接到栅极驱动支路10的第二输入/输出端。谐振抑制支路20的第二个输入/输出端连接到负载端VOUT。
在实际应用中，一旦使能信号EN从逻辑高电平变为逻辑低电平，高边开关Q1则开始关断。从使能信号EN的高电平转换为低电平(即下降沿)的时刻开始，经过第一预设时长后，谐振抑制支路20被配置为使能状态。更具体地，在一些实施方式中，谐振抑制支路20还被配置为在输出电压Vo变高(例如，负载端VOUT的电压首次上升至大于第一预设电压阈值)之后，将高边开关Q1的栅极拉低，以防止高边开关Q1因为负载端VOUT的电压的谐振而再次导通。
请参照图2，图2示例性示出了高边开关的驱动电路100的第一种电路结构。
在该实施例中，如图2所示，栅极驱动支路10包括第一电流源Ic、第二电流源Id、栅极驱动电阻RGS与第三齐纳二极管Zg1。
其中，第一电流源Ic与第二电流源Id串联连接于偏置电压总线VCP与负载端VOUT之间。第一电流源Ic与第二电流源Id之间的公共节点与高边开关Q1的栅极连接。栅极驱动电阻RGS连接于高边开关Q1的栅极与负载端VOUT之间。第三齐纳二极管Zg1连接于输入电压总线VBB及高边开关Q1的栅极之间。偏置电压总线VCP上的电压由适当的偏置电路(如电荷泵电路)生成。偏置电压总线VCP上的电压大于输入电压总线VBB上的电压。第三齐纳二极管Zg1与栅极驱动电阻RGS连接于高边开关Q1的栅极Vg。第一电流源Ic也称为上拉电流源。第二电流源Id也称为下拉电流源。
其中，第二电流源Id被配置为基于使能信号EN的第一边沿信号而开始将高边开关Q1的栅极放电以将高边开关Q1关断。
在该实施例中，谐振抑制支路20包括下拉开关Mpd、第一电阻R1、使能开关S1、第一齐纳二极管ZS1与第二电阻R2。
其中，第一电阻R1连接于下拉开关Mpd的栅极和负载端VOUT之间。第一齐纳二极管ZS1连接于下拉开关Mpd的栅极和地GND之间。下拉开关Mpd和第二电阻R2串联连接于高边开关Q1的栅极和地GND之间。使能开关S1连接于下拉开关Mpd的栅极和地GND之间。
其中，高边开关Q1被配置为响应于第一边沿信号而开始关断输入电压总线VBB和负载端VOUT之间的连接。从第一边沿信号开始延迟第一预设时长后，使能开关S1被配置为关断，以使谐振抑制支路20被配置为使能状态。
以下对图2所示的电路结构进行说明。
首先，在图2所示的基础上去除谐振抑制支路20，则如图3所示。此时，当负载200为感性负载(如图2以负载200等效为一个电阻ROUT和一个电感LOUT为例)时，则会存在LC谐振，具体说明过程如下：
如图3所示，第一电流源Ic、第二电流源Id分别由使能信号EN和其反相—信号EN控制。当高边开关Q1被启用以使输入电压总线VBB上的电压为负载200提供电源时，使能信号EN将第一电流源Ic使能，第一电流源Ic开始将高边开关Q1的栅极充电，直至将其充电到大于或等于输入电压总线VBB上的电压和高边开关Q1的导通电压阈值(记为ΔV)之和的电压。换句话说，高边开关Q1的栅源电压(栅极与源极之间的电压差)大于或等于高边开关Q1的导通电压阈值ΔV。因此，高边开关Q1被导通使输入电压总线VBB上的电压为负载200提供电源。
当高边开关Q1被禁用，使输入电压总线VBB停止为负载200提供电源时，第一电流源Ic停止为高边开关Q1的栅极充电，而第二电流源Id由使能信号EN的反相信号EN使能并开始将高边开关Q1的栅极放电，直至将其放电到相对于负载端VOUT上的电压为零。换句话说，高边开关Q1的栅源电压降至零，继而高边开关Q1被关断。从而，阻止了电流从输入电压总线VBB流向负载200。
栅极驱动电阻RGS的作用是，在高边开关Q1关断且主动下拉电流源(例如，第二电流源Id)不可用时，栅极驱动电阻RGS可以通过将高边开关Q1的栅极持续放电的方式确保高边开关Q1仍然关断。在一些实施方式中，栅极驱动电阻RGS的电阻值被配置为在约100kΩ到约300kΩ的范围内。然而，栅极驱动电阻RGS的这个小电阻值使得高边开关Q1的限流功能的设计更加复杂和具有挑战性。为了放宽高边开关Q1限流功能的设计，栅极驱动电阻RGS的电阻值必须增加到几兆欧姆。然而，栅极驱动电阻RGS采用更高的电阻值会减弱高边开关Q1的被动下拉效果，使得这个下拉过程变得不太有效。在一些负载200为感性的应用中，当高边开关Q1需要被关断时，具有较高电阻值的栅极驱动电阻RGS无法可靠地关断高边开关Q1。则，当负载200为感性负载时会导致LC谐振等异常情况出现，进而还可能导致高边开关Q1等元器件被损坏。
请一并参照图3与图4，图4示出了图3所示的电路结构中的各信号的示意图。其中，图4的横坐标表示时间。纵坐标从上至下一共包括三个信号，第一个信号为使能信号EN；第二个信号为负载端VOUT上的输出电压Vo；第三个信号为流经负载200的输出电流IOUT。图4中显示的各种波形说明了当负载200为感性负载时，图3所示的电路的运行过程。
在t10时刻，使能信号EN具有逻辑高电平。高边开关Q1已经完全导通。由于高边开关Q1完全导通，输出电压Vo大致等于输入电压总线VBB上的电压(即图4中的≈VBB)。电能从输入电压总线VBB提供给感性负载。流入感性负载的电流为IOUT。高边开关Q1的栅极由第一电流源Ic控制。高边开关Q1的栅极上的电压等于输入电压总线VBB上的电压和高边开关Q1的导通电压阈值ΔV的总和。
在t11时刻，使能信号EN从逻辑高电平变为逻辑低电平(即下降沿)。响应于该下降沿，高边开关Q1通过使用第二电流源Id和栅极驱动电阻RGS开始对高边开关Q1的栅极电压(即公共节点Vg的电压)放电。一旦高边开关Q1栅极被放电，高边开关Q1开始关断。同时，感性负载开始从寄生电容(例如，图3中的寄生电容Cp，寄生电容Cp为负载200的寄生电容)中获取电流，以维持输出电流IOUT。一旦感性负载开始通过寄生电容Cp放电，负载端VOUT的输出电压Vo开始迅速下降，输出电流IOUT从t11时刻到t12时刻开始下降。
在t12时刻，输出电压Vo降至零以下，并进一步降至与负电压。一旦输出电压Vo降至过低，第三齐纳二极管Zg1的电压钳位机制被触发。随着第三齐纳二极管Zg1由于反偏电压过高开始击穿，第三齐纳二极管Zg1支持电流从输入电压总线VBB流向公共节点Vg，然后流向负载端VOUT。这个击穿电流通过栅极驱动电阻RGS流过，建立在高边开关Q1的栅极和源极之间的偏压。这个偏压维持高边开关Q1导通，并在t12时刻达到平衡。
从t12时刻到t13时刻，输出电压Vo保持在负电压水平。输出电流IOUT线性降低，其斜率等于(Vo/LOUT)。随着输出电流IOUT线性减小，高边开关Q1所需提供的与输出电流IOUT所对应的栅极和源极之间的偏压也随之降低。因此，输出电压Vo缓慢增加。在此期间，寄生电容Cp也被充电至负电压-Vclamp。其中，在一些实施方式中，在第三齐纳二极管Zg1被击穿后，输入电压总线VBB的电压与Vclamp之和即为第三齐纳二极管Zg1的击穿电压。
在t13时刻，输出电流IOUT减小至零。这意味着没有电流需要通过高边开关Q1及其栅极驱动电阻RGS。因此，高边开关Q1第一次被关断。在输出电流IOUT过零后，输出电流IOUT继续减小至负电流。这是由于负载端VOUT的寄生电容Cp开始通过感性负载放电，形成LC谐振。因此，在关断高边开关Q1的情况下，从t13时刻到t14时刻输出电压Vo开始快速上升。当寄生电容Cp完成对感性负载的放电时，输出电压Vo过零，并由感性负载开始放电。
在t14时刻，输出电压Vo达到其峰值电压，此时输出电流IOUT再次过零。输出电压Vo在t14时刻的峰值电压可能与输入电压总线VBB和电压VBD的电压之和一样高。其中，电压VBD是高边开关Q1的寄生体二极管BD1的正向导通电压降。在LC谐振中，能量被注入输入电压总线VBB。
在t14时刻之后，输出电压Vo再次下降，因为感性负载试图汲取电流以维持谐振电流。此时，高边开关Q1再次导通以提供电流至负载200。具体而言，输出电压Vo从t14时刻线性下降到t15时刻，并在此过程中产生足够的电流流过高边开关Q1的漏极和栅极之间的寄生电容Cgd，以在相对较大的栅极驱动电阻RGS上建立足够的偏置电压，从而足够导通高边开关Q1以维持变化的输出电流IOUT。在此过程中，因为输出电流IOUT再次达到峰值，输出电压Vo跨越零电位。感性负载完成将其储存的磁能放电到负载端VOUT的寄生电容Cp的过程。而在这之后，寄生电容Cp开始再次将其储存的电能放电到感性负载，导致输出电流IOUT的减小。
在t15时刻，输出电流IOUT再次减小至零。由于没有电流需要由高边开关Q1及其寄生偏压路径流过，高边开关Q1第二次关断。然后，谐振周期再次开始。之后，输出电压Vo在t16时刻达到另一个峰值。然后，高边开关Q1将再次导通以维持输出电流IOUT。在某些情况下，这种谐振将持续很多个周期。输出电压Vo达到或超过输入电压总线VBB电压的峰值是系统的危险操作状态(如t13时刻)，基于此，本申请实施例进一步设置了抑制谐振支路20以减少或消除LC谐振，从而达到保护包括高边开关Q1的系统免受损坏的目的。
请返回参照图2，在实际应用中，响应于使能信号EN的下降沿，高边开关Q1的栅极通过第二电流源Id和栅极驱动电阻RGS放电，高边开关Q1开始关断。从使能信号EN的下降沿时刻开始的第一预设时长后，谐振抑制支路20被配置为使能状态。使能后的谐振抑制支路20在负载端VOUT的电压首次上升至大于第一预设电压阈值后，将高边开关Q1的栅极电压拉低(例如可拉低至地电位)。一旦将高边开关Q1的栅极电压拉低，可以保持高边开关Q1关断以防止电流通过高边开关Q1流向负载200，从而将输出电压Vo降至零。
谐振抑制支路20可以通过由延迟使能信号DEN控制的使能开关S1来进行使能或禁用。与使能信号EN相比，延迟使能信号DEN具有延迟的下降沿，亦即延迟使能信号的下降沿由对应的使能信号EN的下降沿延迟得到。使能开关S1由延迟使能信号DEN控制，使能开关S1能够将下拉开关Mpd的栅极拉到地，从而禁用下拉开关Mpd。
由于下拉开关Mpd的栅极连接到负载端VOUT，因此使用第一电阻R1来保护负载端VOUT在高边开关Q1导通的期间不会短接到地GND。第一电阻R1的电阻值可以通过分析系统的最小负载来选取，使其不影响最小负载的工作。例如，若最小负载的等效电阻值等于Rmin，则第一电阻R1的电阻值至少是Rmin的十倍。
第一齐纳二极管ZS1被添加到下拉开关Mpd的栅极处，以防止在高边开关Q1从导通至关断的过渡期间出现过压而损坏下拉开关Mpd的栅极。第二电阻R2用于控制下拉电流。
通过设置谐振抑制支路20，能够可靠地将高边开关Q1的栅极电压拉低到地电压电势，使高边开关Q1能够可靠关断。高边开关Q1的可靠关断有助于减少或消除LC谐振，从而在在高边开关Q1从导通至关断的过渡期间保护系统的组件(例如高边开关Q1和/或负载200中的组件)免受损坏。
请一并参照图2与图5，图5示出了图2所示的电路结构中的各信号的示意图。其中，图5的横坐标表示时间。纵坐标从上至下一共包括五个信号，第一个信号为使能信号EN；第二个信号为延迟使能信号DEN；第三个信号为负载端VOUT上的输出电压Vo；第四个信号为高边开关Q1的栅极电压(即栅极与源极之间的电压)；第五个信号为流经负载200的输出电流IOUT。图5中显示的各种波形说明了当负载200为感性负载时，图2所示的电路的运行过程。
具体地，首先，第一齐纳二极管ZS1钳位输出电压Vo，以防止在高边开关Q1关断后电压过高。这防止了输入电压总线VBB向感性负载注入更多能量以助长LC谐振。其次，在第一齐纳二极管ZS1钳位输出电压Vo的同时，由于齐纳二极管的钳位电压高于下拉开关Mpd的导通门限栅源电压，下拉开关Mpd被导通。导通的下拉开关Mpd将高边开关Q1的栅极拉低到地GND，从而防止高边开关Q1再次开启，从而减少或消除后续的LC谐振。
如图5所示，延迟使能信号DEN的下降沿发生在使能信号EN的下降沿之后。这两个下降沿之间的间隔是一个预定的时间td。td的持续时间由高边开关Q1的关断时间确定。其中，t21时刻到t22时刻之间的持续时间是高边开关Q1的关断时间。在一些实施方式中，td大于高边开关Q1的关断时间。因此，谐振抑制支路20能够使高边开关Q1不会因由下拉开关Mpd和第二电阻R2组成的放电路径而过快地关断。关断斜率通常是高边开关Q1的设计要求，主要由栅极驱动支路10来确定。此外，谐振抑制支路10需要在输出电流IOUT降至零之前(也就是输出电压Vo再次上升之前或者是高边开关Q1完全关断之前)，例如在t23时刻之前，由延迟使能信号DEN启用。换句话说，谐振抑制支路20需要在t23时刻之前被使能，具体对应于本申请的实施例为第一预设时长结束的时刻早于负载端VOUT的输出电流IOUT首次下降至零(t23时刻)的时刻。谐振抑制支路20由延迟使能信号DEN的下降沿使能。延迟使能信号DEN的下降沿发生在t22时刻和t23时刻之间。
一旦高边开关Q1从导通状态过渡到关断状态，输出电压Vo受到谐振抑制支路20的限制。如图5所示，输出电压Vo只能在t24时刻时达到等于第一齐纳二极管ZS1电压VZ和第一电阻R1上电压降之和的电压水平。在t24时刻时，输出电压Vo可以通过以下方程表示：
Vo＝VZ+IZ×R1 (1)
在方程(1)中，IZ是流过第一稳压二极管ZS1的电流。VZ是第一稳压二极管ZS1上的电压降。在t24时刻，输出电压Vo已经足够使下拉开关Mpd导通，并立即使高边开关Q1的栅极放电，从而关断高边开关Q1，不再产生输出电压振荡。在t24时刻，输出电压Vo开始下降。并且当输出电压Vo达到零时，LC谐振停止。
谐振抑制支路20不仅在t23时刻之后开始限制输出电压Vo的值，而且在t24时刻之后将栅源电压VGS保持为零，以防止高边开关Q1重复导通。
请参照图6，图6示例性示出了高边开关的驱动电路100的第二种电路结构。其中，图6所示的栅极驱动支路10与图2所示的栅极驱动支路10相同，这里不再赘述。
谐振抑制支路20包括下拉开关Mpd、第一电阻R1、使能开关S1、第一齐纳二极管ZS1与第三电阻R3。
其中，第一电阻R1与使能开关S1串联连接于下拉开关Mpd的栅极和负载端VOUT之间。第一齐纳二极管ZS1连接于下拉开关Mpd的栅极和地GND之间。下拉开关Mpd和第三电阻R3串联连接于高边开关Q1的栅极和地GND之间。
其中，高边开关Q1被配置为响应于第一边沿信号而开始关断输入电压总线VBB和负载端VOUT之间的连接。从第一边沿信号开始延迟第一预设时长后，使能开关S1被配置为导通，以使谐振抑制支路20被配置为使能状态。
图6中的谐振抑制支路20与图2中的谐振抑制支路20类似，不同之处在于使能开关S1和第一电阻R1串联连接在下拉开关Mpd的栅极和负载端VOUT之间。
在该实施例中，高边开关Q1被配置为响应于使能信号EN的下降沿而使输入电压总线VBB上的电压停止为负载300供电。使能开关S1被配置为在使能信号EN的下降沿后经过第一预设时长(例如，图5中的td)后导通。响应使能开关S1的导通，将负载端VOUT上的电压施加到下拉开关Mpd的栅极上。下拉开关Mpd在负载端VOUT的输出电压Vo上升超过第一预设电压阈值(比如地电位)后导通，将高边开关Q1的栅极拉低，从而防止高边开关Q1重复导通。
请参照图7，图7示例性示出了高边开关的驱动电路100的第三种电路结构。其中，图7所示的栅极驱动支路10与图6所示的栅极驱动支路10相同，这里不再赘述。
谐振抑制支路20包括下拉开关Mpd、使能开关S1、第一齐纳二极管ZS1与MOS管M1。
其中，MOS管M1连接于下拉开关Mpd的栅极和负载端VOUT之间。第一齐纳二极管ZS1连接于下拉开关Mpd的栅极和地GND之间。下拉开关Mpd和第三电阻R3串联连接于高边开关Q1的栅极和地GND之间。
图7中的谐振抑制支路20与图6中的谐振抑制支路20类似，不同之处在于使能开关S1和第一电阻R1可以组合成一个MOS管(例如，图7中的MOS管M1)。MOS管M1在使能信号EN的下降沿之前被配置为完全导通。经过从使能信号EN的下降沿开始的第一预设时长后，MOS管M1被偏置在线性区域，使MOS管M1表现为一个可变电阻。此外，可以通过调整MOS管M1的偏置电压以控制下拉开关Mpd栅极电压的上升速率。
请参照图8，图8示例性示出了高边开关的驱动电路100的第四种电路结构。其中，图8所示的栅极驱动支路10与图2所示的栅极驱动支路10相同，这里不再赘述。图8所示的谐振抑制支路20与图2所示的栅极驱动支路10区别在于图8所示的谐振抑制支路20不包括第二电阻R2。但图8所述的谐振抑制支路20的工作原理与图2所示的栅极驱动支路10的工作原理类似，在此不再赘述。
请参照图9，图9示例性示出了高边开关的驱动电路100的第五种电路结构。其中，图9所示的栅极驱动支路10与图2所示的栅极驱动支路10相同，这里不再赘述。
谐振抑制支路20包括下拉开关Mpd、第一电阻R1、使能开关S1、第一齐纳二极管ZS1、第四电阻R4与至少一个电阻开关网络。电阻开关网络包括串联连接的电阻与开关，比如第一个电阻开关网络包括串联连接的电阻R21与开关S21…第N个电阻开关网络包括串联连接的电阻R2N与开关S2N，其中，N为≥1的整数。
其中，至少一个电阻开关网络中任一电阻开关网络均与第四电阻R4并联连接。使能开关S1连接于下拉开关Mpd的栅极和地GND之间。第一电阻R1连接于下拉开关Mpd的栅极和负载端VOUT之间。第一齐纳二极管ZS1连接于下拉开关Mpd的栅极和地GND之间。下拉开关Mpd和第四电阻R4串联连接于高边开关Q1的栅极和地GND之间。
其中，高边开关Q1被配置为响应于第一边沿信号而开始关断输入电压总线VBB和负载端VOUT之间的连接。从第一边沿信号开始延迟第一预设时长后，使能开关S1被配置为导通，以使谐振抑制支路20被配置为使能状态。
图9中的谐振抑制支路20与图2中的谐振抑制支路20类似，不同之处在于采用了多个电阻开关网络以进一步提高谐振抑制支路20的性能。
如图9所示，多个电阻开关网络与第四电阻R4并联连接。多个电阻开关网络包括N个电阻开关网络。在实际应用中，N个电阻开关网络能够使通过下拉开关Mpd的电流动态可调。
请参照图10，图10示例性示出了高边开关的驱动电路100的第六种电路结构。其中，图10所示的栅极驱动支路10与图2所示的栅极驱动支路10相同，这里不再赘述。
谐振抑制支路20包括下拉开关Mpd、第一电阻R1、使能开关S1、第一齐纳二极管ZS1、第五电阻R5、第六电阻R6与第一辅助开关Sc1。
其中，下拉开关Mpd和第五电阻R5串联连接于高边开关Q1的栅极和地GND之间。第一辅助开关Sc1和第六电阻R6串联连接于下拉开关Mpd的栅极和负载端VOUT之间。使能开关S1连接于下拉开关Mpd的栅极和地GND之间。第一电阻R1连接于下拉开关Mpd的栅极和负载端VOUT之间。第一齐纳二极管ZS1连接于下拉开关Mpd的栅极和地GND之间。
其中，第一辅助开关Sc1用于使下拉开关Mpd的栅极电压变化的斜率动态可调。高边开关Q1被配置为响应于第一边沿信号而开始关断输入电压总线VBB和负载端VOUT之间的连接。从第一边沿信号开始延迟第一预设时长后，使能开关S1被配置为导通，以使谐振抑制支路20被配置为使能状态。
图10中的谐振抑制支路20与图2中的谐振抑制支路20类似，不同之处在于采用了第五电阻R5和第一辅助开关Sc1以进一步提高谐振抑制支路20的性能。
在实际应用中，从使能信号EN的下降沿开始的第一预设时长后，使能开关S1被配置为关断。响应于负载端VOUT的输出电压V0上升超过第一预设电压阈值，下拉开关Mpd被配置为导通，将高边开关Q1的栅极电压拉低。在导通下拉开关Mpd的过程中，可以通过调整第一辅助开关Sc1的导通时间，使下拉开关Mpd的栅极电压的上升速率是动态可调的。
请参照图11，图11示例性示出了高边开关的驱动电路100的第七种电路结构。其中，图11所示的栅极驱动支路10与图2所示的栅极驱动支路10相同，这里不再赘述。
谐振抑制支路20包括下拉开关Mpd、第一电阻R1、使能开关S1、第一齐纳二极管ZS1与第二辅助开关Sc2。
其中，下拉开关Mpd连接于高边开关Q1的栅极和地GND之间。第二辅助开关Sc1和第一电阻R1并联连接。使能开关S1连接于下拉开关Mpd的栅极和地GND之间。第一电阻R1连接于下拉开关Mpd的栅极和负载端VOUT之间。第一齐纳二极管ZS1连接于下拉开关Mpd的栅极和地GND之间。
其中，第二辅助开关Sc1用于使下拉开关Mpd的栅极电压变化的斜率动态可调。高边开关Q1被配置为响应于第一边沿信号而开始关断输入电压总线VBB和负载端VOUT之间的连接。从第一边沿信号开始延迟第一预设时长后，使能开关S1被配置为导通，以使谐振抑制支路20被配置为使能状态。
图11中的谐振抑制支路20与图2中的谐振抑制支路20类似，不同之处在于采用了第二辅助开关Sc2以进一步提高谐振抑制支路20的性能。
在该实施例中，可通过控制第二辅助开关Sc2的栅极偏置电压以使下拉开关Mpd的栅极电压上升速率是动态可调的，从而该实施例实质上等同将图10中的第一辅助开关Sc1和第五电阻R5的功能合并成一个MOS管，该MOS管即为第二辅助开关Sc2。
请参照图12，图12示例性示出了高边开关的驱动电路100的第八种电路结构。其中，图12所示的谐振抑制支路20与图2所示的谐振抑制支路20相同，这里不再赘述。图12中的栅极驱动支路10与图2中的栅极驱动支路10类似，不同之处在于将第三齐纳二极管Zg1连接于输入电压总线VBB与负载端VOUT之间。
在该实施例中，第三齐纳二极管Zg1作为高边开关Q1的漏极与源极之间的电压的钳位器，限制了高边开关Q1的漏极和源极之间的电压。这个钳位器限制了负载端VOUT的输出电压Vo低于地电位的程度，从而保护了高边开关Q1漏极和源极之间在所有工作条件下不受过高电压的损坏。
需要说明的是，在上述描述的实施例中，各个实施例中高边开关的驱动电路100中均以第一齐纳二极管ZS1和第三齐纳二极管Zg1用于作为电压钳位器，以实现电压钳位的功能。而上述对第一齐纳二极管ZS1和第三齐纳二极管Zg1的实现仅为示例，不应不当限制权利要求的范围，本领域的技术人员会认识到许多变化、替代方案和修改。
例如，第一齐纳二极管ZS1还能够被图13所示的两种方式替代。
具体为，如图13中的a部分所示，谐振抑制支路20还包括第二齐纳二极管ZS2和至少一个第一二极管。至少一个第一二极管包括第一个第一二极管DA1、第二个第一二极管DA2…第i个第一二极管DAi，i为≥1的整数。
至少一个第一二极管和第二齐纳二极管串联连接于下拉开关Mpd的栅极和地GND之间。具体为，第二齐纳二极管ZS2的阳极接地，第二齐纳二极管ZS2的阴极与第一个第一二极管DA1的阴极连接。第一个第一二极管DA1的阳极与第二个第一二极管DA2的阴极连接，第二个第一二极管DA2的阳极与第三个第一二极管DA3的阴极连接…第i-1个第一二极管DAi-1的阳极与第i个第一二极管DAi的阴极连接。第i个第一二极管DAi的阳极与下拉开关Mpd的栅极连接。
如图13中的b部分所示，谐振抑制支路20还包括至少一个第二二极管。至少一个第二二极管包括第一个第二二极管DB1、第二个第二二极管DB2…第j个第二二极管DBj，j为≥1的整数。
至少一个第二二极管串联连接于下拉开关Mpd的栅极和地GND之间。具体为，第一个第二二极管DB2的阴极接地GND。第一个第二二极管DB1的阳极与第二个第二二极管DB2的阴极连接，第二个第二二极管DB2的阳极与第三个第二二极管DB3的阴极连接…第j-1个第二二极管DBj-1的阳极与第j个第二二极管DBj的阴极连接。第j个第二二极管DBj的阳极与下拉开关Mpd的栅极连接。
又如，第三齐纳二极管Zg1还能够被图14所示的三种方式替代。
具体地，如图14中的c部分所示，栅极驱动支路10还包括多个第三齐纳二极管。多个第三齐纳二极管包括第一个第三齐纳二极管Zg1、第二个第三齐纳二极管Zg2…第k个第三齐纳二极管Zgk，k为≥2的整数。
在一些实施例中，多个第三齐纳二极管串联连接于输入电压总线VBB及高边开关Q1的栅极之间。具体为，第一个第三齐纳二极管Zg1的阳极与高边开关Q1的栅极连接。第一个第三齐纳二极管Zg1的阴极与第二个第三齐纳二极管Zg2的阳极连接，第二个第三齐纳二极管Zg2的阴极与第三个第三齐纳二极管Zg3的阳极连接…第k-1个第三齐纳二极管Zgk-1的阴极与第k个第三齐纳二极管Zgk的阳极连接。第k个第三齐纳二极管Zgk的阴极与输入电压总线VBB连接。
在另一些实施例中，多个第三齐纳二极管串联连接于输入电压总线VBB及负载端VOUT之间。具体为，第一个第三齐纳二极管Zg1的阳极与负载端VOUT连接。第一个第三齐纳二极管Zg1的阴极与第二个第三齐纳二极管Zg2的阳极连接，第二个第三齐纳二极管Zg2的阴极与第三个第三齐纳二极管Zg3的阳极连接…第k-1个第三齐纳二极管Zgk-1的阴极与第k个第三齐纳二极管Zgk的阳极连接。第k个第三齐纳二极管Zgk的阴极与输入电压总线VBB连接。
如图14中的d部分所示，栅极驱动支路10同样包括k个第三齐纳二极管。
在一些实施例中，k个第三齐纳二极管串联连接于输入电压总线VBB及高边开关Q1的栅极之间。具体为，第一个第三齐纳二极管Zg1的阳极与高边开关Q1的栅极连接。第一个第三齐纳二极管Zg1的阴极与第二个第三齐纳二极管Zg2的阴极连接，第二个第三齐纳二极管Zg2的阳极与第三个第三齐纳二极管Zg3的阳极连接…第k-1个第三齐纳二极管Zgk-1的阴极与第k个第三齐纳二极管Zgk的阴极连接。第k个第三齐纳二极管Zgk的阳极与输入电压总线VBB连接。
在另一些实施例中，k个第三齐纳二极管串联连接于输入电压总线VBB及负载端VOUT之间。即第一个第三齐纳二极管Zg1的阳极与负载端VOUT连接。第一个第三齐纳二极管Zg1的阴极与第二个第三齐纳二极管Zg2的阴极连接，第二个第三齐纳二极管Zg2的阳极与第三个第三齐纳二极管Zg3的阳极连接…第k-1个第三齐纳二极管Zgk-1的阴极与第k个第三齐纳二极管Zgk的阴极连接。第k个第三齐纳二极管Zgk的阳极与输入电压总线VBB连接。
如图14中的e部分所示，栅极驱动支路10同样包括至少一个第四齐纳二极管和至少一个第三二极管。至少一个第四齐纳二极管包括第一个第四齐纳二极管Zh1、第二个第四齐纳二极管Zh2…第m个第四齐纳二极管Zhm，m为≥1的整数。至少一个第三二极管包括第一个第三二极管DC1、第二个第三二极管DC2…第p个第三二极管DCp，p为≥1的整数。
在一些实施例中，至少一个第四齐纳二极管和至少一个第三二极管串联连接于输入电压总线VBB及高边开关Q1的栅极之间。具体为，第一个第四齐纳二极管Zh1的阴极与第一个第三二极管DC1的阴极连接。第一个第四齐纳二极管Zh1的阳极与第二个第四齐纳二极管Zh2的阴极连接，第二个第四齐纳二极管Zh2的阳极与第三个第四齐纳二极管Zh3的阴极连接…第m-1个第四齐纳二极管Zhm-1的阳极与第m个第四齐纳二极管Zhm的阴极连接。第m个第四齐纳二极管Zhm的阳极与高边开关Q1的栅极连接。第一个第三二极管DC1的阳极与第二个第三二极管DC2的阴极连接，第二个第三二极管DC2的阳极与第三个第三二极管DC2的阴极连接…第p-1个第三二极管DCp-1的阳极与第p个第三二极管DCp的阴极连接。第p个第三二极管DCp的阳极与输入电压总线VBB连接。
在另一些实施例中，至少一个第四齐纳二极管和至少一个第三二极管串联连接于输入电压总线VBB及负载端VOUT之间。具体为，第一个第四齐纳二极管Zh1的阴极与第一个第三二极管DC1的阴极连接。第一个第四齐纳二极管Zh1的阳极与第二个第四齐纳二极管Zh2的阴极连接，第二个第四齐纳二极管Zh2的阳极与第三个第四齐纳二极管Zh3的阴极连接…第m-1个第四齐纳二极管Zhm-1的阳极与第m个第四齐纳二极管Zhm的阴极连接。第m个第四齐纳二极管Zhm的阳极与负载端VOUT连接。第一个第三二极管DC1的阳极与第二个第三二极管DC2的阴极连接，第二个第三二极管DC2的阳极与第三个第三二极管DC2的阴极连接…第p-1个第三二极管DCp-1的阳极与第p个第三二极管DCp的阴极连接。第p个第三二极管DCp的阳极与输入电压总线VBB连接。
需要说明的是，图13与图14中所示的每个二极管或齐纳二极管可以实现为其他适用的半导体器件，例如二极管可以由MOS管实现。同时，图13与图14中所示的方式均可适用于本申请实施例的所有方案。
请参照图15，图15为本申请实施例提供的高边开关的驱动方法的流程图。其中，高边开关连接于输入电压总线及负载端之间，负载端用于与负载连接。
如图15所示，该高边开关的驱动方法包括如下方法步骤：
步骤1501：响应于使能信号的第一边沿信号，配置高边开关开始关断。
步骤1502：从使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使谐振抑制支路在负载端的电压首次上升至大于第一预设电压阈值后将高边开关的栅极电压拉低。
在一实施例中，谐振抑制支路包括连接于高边开关的栅极和地之间的下拉开关、连接于下拉开关的栅极和负载端之间的第一电阻以及连接于下拉开关的栅极和地之间的使能开关。则步骤1502中的从使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使谐振抑制支路在负载端的电压首次上升至大于第一预设电压阈值后将高边开关的栅极电压拉低的具体实现过程包括如下步骤：从第一边沿信号开始延迟第一预设时长后，配置使能开关关断，以使下拉开关在负载端的电压首次上升至大于第一预设电压阈值后导通。
在一实施例中，谐振抑制支路包括连接于高边开关的栅极和地之间的下拉开关以及串联连接于下拉开关的栅极和负载端之间的第一电阻和使能开关。则步骤1502中从使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使谐振抑制支路在负载端的电压首次上升至大于第一预设电压阈值后将高边开关的栅极电压拉低的具体实现过程包括如下步骤：从第一边沿信号开始延迟第一预设时长后，配置使能开关导通，以使下拉开关在负载端的电压首次上升至大于第一预设电压阈值后导通。
在一实施例中，谐振抑制支路包括连接于高边开关的栅极和地之间的下拉开关、连接于下拉开关的栅极和地之间的使能开关以及连接于下拉开关的栅极和负载端之间的MOS管。则该高边开关的驱动方法还包括如下步骤：在第一边沿信号之前将MOS管配置为关断，并且从第一边沿信号开始的时刻至第一预设时长结束的时刻的时间段内配置MOS管保持关断；从第一边沿信号开始延迟第一预设时长后，将MOS管配置为可变电阻器，并通过调节MOS管的等效电阻来控制下拉开关的栅极电压上升的速率。
应理解，方法实施例中对高边开关的具体控制以及产生的有益效果，可以参考上述高边开关的驱动电路的实施例中的相应描述，为了简洁，这里不再赘述。
本申请实施例还提供一种驱动系统，该驱动系统包括高边开关以及本申请任一实施例中的高边开关的驱动电路。其中，高边开关连接于输入电压总线及负载端之间，负载端用于与负载连接，高边开关的驱动电路与高边开关连接。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；在本申请的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本申请的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (20)

1.一种高边开关的驱动电路，其特征在于，所述高边开关连接于输入电压总线及负载端之间，所述负载端用于与负载连接，所述高边开关的驱动电路包括：
栅极驱动支路，所述栅极驱动支路与所述高边开关连接，所述栅极驱动支路被配置为接收使能信号，并响应于所述使能信号中的第一边沿信号而驱动所述高边开关开始关断；
谐振抑制支路，所述谐振抑制支路分别与所述高边开关的栅极及所述负载端连接，其中，从所述第一边沿信号开始延迟第一预设时长后，所述谐振抑制支路被配置为使能状态，以使所述谐振抑制支路在所述负载端的电压首次上升至大于第一预设电压阈值后将所述高边开关的栅极电压拉低。
2.根据权利要求1所述的高边开关的驱动电路，其特征在于，所述第一预设电压阈值为地电位。
3.根据权利要求1所述的高边开关的驱动电路，其特征在于，所述第一预设时长结束的时刻早于所述负载端的输出电流首次下降至零的时刻。
4.根据权利要求1所述的高边开关的驱动电路，其特征在于，所述谐振抑制支路包括下拉开关、第一电阻与使能开关；
所述下拉开关连接于所述高边开关的栅极与地之间，所述第一电阻连接于所述下拉开关的栅极和所述负载端之间，所述使能开关与所述下拉开关的栅极连接。
5.根据权利要求4所述的高边开关的驱动电路，其特征在于，所述谐振抑制支路还包括第一齐纳二极管，或者，第二齐纳二极管和至少一个第一二极管，或者，至少一个第二二极管；
所述第一齐纳二极管连接于所述下拉开关的栅极和地之间；
所述至少一个第一二极管和所述第二齐纳二极管串联连接于所述下拉开关的栅极和地之间；
所述至少一个第二二极管串联连接于所述下拉开关的栅极和地之间。
6.根据权利要求4或5所述的高边开关的驱动电路，其特征在于，所述谐振抑制支路还包括第二电阻；
所述下拉开关和所述第二电阻串联连接于所述高边开关的栅极和地之间，所述使能开关连接于所述下拉开关的栅极和地之间；
其中，所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟所述第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
7.根据权利要求4或5所述的高边开关的驱动电路，其特征在于，所述谐振抑制支路还包括第三电阻；
所述下拉开关和所述第三电阻串联连接于所述高边开关的栅极和地之间，所述使能开关和所述第一电阻串联连接于所述下拉开关的栅极和所述负载端之间；
其中，所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟所述第一预设时长后，所述使能开关被配置为导通，以使所述谐振抑制支路被配置为使能状态。
8.根据权利要求4或5所述的高边开关的驱动电路，其特征在于，所述下拉开关漏极与所述高边开关的栅极连接，所述下拉开关的源极接地，所述使能开关连接于下拉开关的栅极和地之间；
其中，所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟所述第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
9.根据权利要求4或5所述的高边开关的驱动电路，其特征在于，所述谐振抑制支路还包括第四电阻与至少一个电阻开关网络，所述电阻开关网络包括串联连接的电阻与开关；
所述至少一个电阻开关网络中任一电阻开关网络均与所述第四电阻并联连接，所述使能开关连接于所述下拉开关的栅极和地之间；
其中，所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟所述第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
10.根据权利要求4或5所述的高边开关的驱动电路，其特征在于，所述谐振抑制支路还包括第五电阻、第六电阻与第一辅助开关；
所述下拉开关和所述第五电阻串联连接于所述高边开关的栅极和地之间，所述第一辅助开关和第六电阻串联连接于所述下拉开关的栅极和所述负载端之间，所述使能开关连接于所述下拉开关的栅极和地之间；
其中，所述第一辅助开关用于使所述下拉开关的栅极电压变化的斜率动态可调；
所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
11.根据权利要求4或5所述的高边开关的驱动电路，其特征在于，所述谐振抑制支路还包括第二辅助开关；
所述第二辅助开关与所述第一电阻并联连接，所述使能开关连接于所述下拉开关的栅极和地之间；
其中，所述第二辅助开关用于使所述下拉开关的栅极电压变化的斜率动态可调；
所述高边开关被配置为响应于所述第一边沿信号而开始关断所述输入电压总线和所述负载端之间的连接；
从所述第一边沿信号开始延迟第一预设时长后，所述使能开关被配置为关断，以使所述谐振抑制支路被配置为使能状态。
12.根据权利要求1所述的高边开关的驱动电路，其特征在于，所述栅极驱动支路包括第一电流源、第二电流源与栅极驱动电阻；
所述第一电流源与所述第二电流源串联连接于偏置电压总线与所述负载端之间，所述第一电流源与所述第二电流源之间的公共节点与所述高边开关的栅极连接，所述栅极驱动电阻连接于所述高边开关的栅极与所述负载端之间；
其中，所述第二电流源被配置为基于所述第一边沿信号而使能，并开始将所述高边开关的栅极放电以将所述高边开关关断。
13.根据权利要求1所述的高边开关的驱动电路，其特征在于，所述栅极驱动支路包括至少一个第三齐纳二极管，或者，至少一个第四齐纳二极管和至少一个第三二极管；
所述至少一个第三齐纳二极管串联连接于所述输入电压总线及所述高边开关的栅极之间，或者，所述至少一个第三齐纳二极管串联连接于所述输入电压总线及所述负载端之间；
所述至少一个第四齐纳二极管和至少一个第三二极管串联连接于所述输入电压总线及所述高边开关的栅极之间，或者，所述至少一个第四齐纳二极管和至少一个第三二极管串联连接于所述输入电压总线及所述负载端之间。
14.一种高边开关的驱动方法，其特征在于，所述高边开关连接于输入电压总线及负载端之间，所述负载端用于与负载连接，所述方法包括：
响应于使能信号的第一边沿信号，配置所述高边开关开始关断；
从所述使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使所述谐振抑制支路在所述负载端的电压首次上升至大于第一预设电压阈值后将所述高边开关的栅极电压拉低。
15.根据权利要求14所述的高边开关的驱动方法，其特征在于，所述谐振抑制支路包括连接于所述高边开关的栅极和地之间的下拉开关、连接于所述下拉开关的栅极和所述负载端之间的第一电阻以及连接于所述下拉开关的栅极和地之间的使能开关；
所述从所述使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使所述谐振抑制支路在所述负载端的电压首次上升至大于第一预设电压阈值后将所述高边开关的栅极电压拉低，包括：
从所述第一边沿信号开始延迟所述第一预设时长后，配置所述使能开关关断，以使所述下拉开关在所述负载端的电压首次上升至大于所述第一预设电压阈值后导通。
16.根据权利要求14所述的高边开关的驱动方法，其特征在于，所述谐振抑制支路包括连接于所述高边开关的栅极和地之间的下拉开关以及串联连接于所述下拉开关的栅极和所述负载端之间的第一电阻和使能开关；
所述从所述使能信号的第一边沿信号开始延迟第一预设时长后，配置谐振抑制支路为使能状态，以使所述谐振抑制支路在所述负载端的电压首次上升至大于第一预设电压阈值后将所述高边开关的栅极电压拉低，包括：
从所述第一边沿信号开始延迟所述第一预设时长后，配置所述使能开关导通，以使所述下拉开关在所述负载端的电压首次上升至大于所述第一预设电压阈值后导通。
17.根据权利要求14所述的高边开关的驱动方法，其特征在于，所述谐振抑制支路包括连接于所述高边开关的栅极和地之间的下拉开关、连接于所述下拉开关的栅极和地之间的使能开关以及连接于所述下拉开关的栅极和所述负载端之间的MOS管；
所述方法还包括：
在所述第一边沿信号之前将所述MOS管配置为关断，并且从所述第一边沿信号开始的时刻至所述第一预设时长结束的时刻的时间段内配置所述MOS管保持关断；
从所述第一边沿信号开始延迟第一预设时长后，将所述MOS管配置为可变电阻器，并通过调节所述MOS管的等效电阻来控制所述下拉开关的栅极电压上升的速率。
18.根据权利要求14所述的高边开关的驱动方法，其特征在于，所述第一预设电压阈值为地电位。
19.根据权利要求14所述的高边开关的驱动方法，其特征在于，所述第一预设时长结束的时刻早于所述负载端的输出电流首次下降至零的时刻。
20.一种驱动系统，其特征在于，包括高边开关以及如权利要求1-19任意一项所述的高边开关的驱动电路；
所述高边开关连接于输入电压总线及负载端之间，所述负载端用于与负载连接，所述高边开关的驱动电路与所述高边开关连接。
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