CN117521589A - 芯片中的走线处理方法、装置、处理设备及存储介质 - Google Patents

Abstract

本发明提供一种芯片中的走线处理方法、装置、处理设备及存储介质，涉及芯片技术领域。该芯片中的走线处理方法，包括：将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层；从第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点；根据每组逻辑单元对应的目标顶点，确定每组逻辑单元对应的第一跨芯片层硅通孔点，每组逻辑单元中的一第二逻辑单元通过第一跨芯片层硅通孔点与一第一逻辑单元连接。基于第二层中的逻辑单元，合理的确定出每组逻辑单元对应的目标顶点，从多个预设点中确定目标顶点，这也使得确定出的目标顶点在可控范围内，从而可以确保合理的确定出第一跨芯片层硅通孔点，实现芯片中合理的走线设计。

Description

芯片中的走线处理方法、装置、处理设备及存储介质

技术领域

本发明涉及芯片设计技术领域，具体而言，涉及一种芯片中的走线处理方法、装置、处理设备及存储介质。

背景技术

随着晶体管特征尺度到纳米级，晶体管之间的互连线的功耗、延时问题正逐步成为限制芯片性能的一大因素，对于芯片的走线设计也成为了研究的热点。

相关技术中，普通2D(二维)集成电路过长的走线，使得芯片运算速度降低、功耗增加，而3D(三维)集成电路可以有效减少走线长度，提高运算速度、降低功耗。

如何合理的对芯片中的走线进行设计，成为了有待解决的问题。

发明内容

本发明的目的在于，针对上述现有技术中的不足，提供一种芯片中的走线处理方法、装置、处理设备及存储介质，以便相关技术中所存在的上述技术问题。

为实现上述目的，本发明实施例采用的技术方案如下：

第一方面，本发明实施例提供了一种芯片中的走线处理方法，包括：

将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，所述第二层包括：多个第二逻辑单元以及多个投影后的第一逻辑单元；

从所述第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，其中，所述每组逻辑单元包括：具有连接关系的一所述投影后的第一逻辑单元和一所述第二逻辑单元；

根据所述每组逻辑单元对应的目标顶点，确定所述每组逻辑单元对应的第一跨芯片层硅通孔点，所述每组逻辑单元中的一所述第二逻辑单元通过所述第一跨芯片层硅通孔点与一所述第一逻辑单元连接。

可选的，所述从所述第二层中的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，包括：

确定每组逻辑单元中一所述投影后的第一逻辑单元和一所述第二逻辑单元之间的连接线，得到所述每组逻辑单元对应的连接线；

从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点，得到所述每组逻辑单元对应的目标顶点。

可选的，所述从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点，得到所述每组逻辑单元对应的目标顶点，包括：

从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点；

若距离所述第一组逻辑单元最近的顶点，与距离所述第二组逻辑单元最近的顶点为同一待选顶点，则分别确定所述第一组逻辑单元的第一备选顶点，以及所述第二组逻辑单元的第二备选顶点；其中，所述第一备选顶点为距离所述第一组逻辑单元第二近的顶点、所述第二备选顶点为距离所述第二组逻辑单元第二近的顶点；

根据所述第一备选顶点、所述第二备选顶点、所述待选顶点，分别确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点。

可选的，所述根据所述第一备选顶点、所述第二备选顶点、所述待选顶点，分别确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点，包括：

计算所述第一组逻辑单元中各逻辑单元分别到所述待选顶点的距离之和，得到第一和值；

计算所述第二组逻辑单元中各逻辑单元分别到所述待选顶点的距离之和，得到第二和值；

计算所述第一组逻辑单元中各逻辑单元分别到所述第一备选顶点的距离之和，得到第三和值；

计算所述第二组逻辑单元中各逻辑单元分别到所述第二备选顶点的距离之和，得到第四和值；

根据所述第一和值、所述第二和值、所述第三和值以及所述第四和值，确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点。

可选的，所述根据所述第一和值、所述第二和值、所述第三和值以及所述第四和值，确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点，包括：

计算所述第一和值和所述第四和值之和，得到第五和值；

计算所述第二和值和所述第三和值之和，得到第六和值；

若所述第五和值大于所述第六和值，则将所述待选顶点作为所述第二组逻辑单元对应的目标顶点，并将所述第一备选顶点作为所述第一组逻辑单元对应的目标顶点；

若所述第五和值小于所述第六和值，则将所述待选顶点作为所述第一组逻辑单元对应的目标顶点，并将所述第二备选顶点作为所述第二组逻辑单元对应的目标顶点。

可选的，所述第一层以及第二层均具有对应的坐标系，所述将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，包括：

提取所述第一层中多个所述第一逻辑单元的坐标；

将多个所述第一逻辑单元的坐标，标注在所述第二层对应的坐标系中。

可选的，在所述将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层之后，所述方法还包括：

根据逻辑单元集合中逻辑单元的数量，以及在所述第二层对应的坐标系中所述逻辑单元集合中各逻辑单元的坐标，确定所述逻辑单元集合对应的目标顶点；

其中，所述逻辑单元集合中包括具有连接关系的多个逻辑单元，所述逻辑单元包括：所述投影后的第一逻辑单元以及所述第二逻辑单元；

根据所述逻辑单元集合对应的目标顶点，确定第二跨芯片层硅通孔点，所述逻辑单元集合中所述第一逻辑单元通过所述第二跨芯片层硅通孔点，与所述第二逻辑单元连接。

可选的，所述根据逻辑单元集合中逻辑单元的数量，以及在所述第二层对应的坐标系中所述逻辑单元集合中各逻辑单元的坐标，确定所述逻辑单元集合对应的目标顶点，包括：

若所述逻辑单元的数量为奇数，在横坐标方向上选取中间的逻辑单元的横坐标，作为目标横坐标；

在纵坐标方向上选取中间的逻辑单元的纵坐标，作为目标纵坐标；

根据所述目标横坐标以及所述目标纵坐标，确定所述逻辑单元集合对应的目标顶点。

可选的，所述根据逻辑单元集合中逻辑单元的数量，以及在所述第二层对应的坐标系中所述逻辑单元集合中各逻辑单元的坐标，确定所述逻辑单元集合对应的目标顶点，包括：

若所述逻辑单元的数量为偶数，确定横坐标方向上中间的两个逻辑单元，从所述多个预设顶点中确定位于两个逻辑单元之间的第一顶点，并将所述第一顶点的横坐标，作为目标横坐标；

确定纵坐标方向上中间的两个逻辑单元，从所述多个预设顶点中确定位于两个逻辑单元之间的第二顶点，并将所述第二顶点的纵坐标，作为目标纵坐标；

根据所述目标横坐标以及所述目标纵坐标，确定所述逻辑单元集合对应的目标顶点。

第二方面，本发明实施例还提供了一种芯片中的走线处理装置，包括：

投影模块，用于将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，所述第二层包括：多个第二逻辑单元以及多个投影后的第一逻辑单元；

确定模块，用于从所述第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，其中，所述每组逻辑单元包括：具有连接关系的一所述投影后的第一逻辑单元和一所述第二逻辑单元；根据所述每组逻辑单元对应的目标顶点，确定所述每组逻辑单元对应的第一跨芯片层硅通孔点，所述每组逻辑单元中的一所述第二逻辑单元通过所述第一跨芯片层硅通孔点与一所述第一逻辑单元连接。

可选的，所述确定模块，具体用于确定每组逻辑单元中一所述投影后的第一逻辑单元和一所述第二逻辑单元之间的连接线，得到所述每组逻辑单元对应的连接线；从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点，得到所述每组逻辑单元对应的目标顶点。

可选的，所述确定模块，具体用于从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点；若距离所述第一组逻辑单元最近的顶点，与距离所述第二组逻辑单元最近的顶点为同一待选顶点，则分别确定所述第一组逻辑单元的第一备选顶点，以及所述第二组逻辑单元的第二备选顶点；其中，所述第一备选顶点为距离所述第一组逻辑单元第二近的顶点、所述第二备选顶点为距离所述第二组逻辑单元第二近的顶点；根据所述第一备选顶点、所述第二备选顶点、所述待选顶点，分别确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点。

可选的，所述确定模块，具体用于计算所述第一组逻辑单元中各逻辑单元分别到所述待选顶点的距离之和，得到第一和值；计算所述第二组逻辑单元中各逻辑单元分别到所述待选顶点的距离之和，得到第二和值；计算所述第一组逻辑单元中各逻辑单元分别到所述第一备选顶点的距离之和，得到第三和值；计算所述第二组逻辑单元中各逻辑单元分别到所述第二备选顶点的距离之和，得到第四和值；根据所述第一和值、所述第二和值、所述第三和值以及所述第四和值，确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点。

可选的，所述确定模块，具体用于计算所述第一和值和所述第四和值之和，得到第五和值；计算所述第二和值和所述第三和值之和，得到第六和值；若所述第五和值大于所述第六和值，则将所述待选顶点作为所述第二组逻辑单元对应的目标顶点，并将所述第一备选顶点作为所述第一组逻辑单元对应的目标顶点；若所述第五和值小于所述第六和值，则将所述待选顶点作为所述第一组逻辑单元对应的目标顶点，并将所述第二备选顶点作为所述第二组逻辑单元对应的目标顶点。

可选的，所述投影模块，具体用于提取所述第一层中多个所述第一逻辑单元的坐标；将多个所述第一逻辑单元的坐标，标注在所述第二层对应的坐标系中。

可选的，所述装置还包括：

第一确定模块，用于根据逻辑单元集合中逻辑单元的数量，以及在所述第二层对应的坐标系中所述逻辑单元集合中各逻辑单元的坐标，确定所述逻辑单元集合对应的目标顶点；其中，所述逻辑单元集合中包括具有连接关系的多个逻辑单元，所述逻辑单元包括：所述投影后的第一逻辑单元以及所述第二逻辑单元；根据所述逻辑单元集合对应的目标顶点，确定第二跨芯片层硅通孔点，所述逻辑单元集合中所述第一逻辑单元通过所述第二跨芯片层硅通孔点，与所述第二逻辑单元连接。

可选的，所述第一确定模块，具体用于若所述逻辑单元的数量为奇数，在横坐标方向上选取中间的逻辑单元的横坐标，作为目标横坐标；在纵坐标方向上选取中间的逻辑单元的纵坐标，作为目标纵坐标；根据所述目标横坐标以及所述目标纵坐标，确定所述逻辑单元集合对应的目标顶点。

可选的，所述第一确定模块，具体用于若所述逻辑单元的数量为偶数，确定横坐标方向上中间的两个逻辑单元，从所述多个预设顶点中确定位于两个逻辑单元之间的第一顶点，并将所述第一顶点的横坐标，作为目标横坐标；确定纵坐标方向上中间的两个逻辑单元，从所述多个预设顶点中确定位于两个逻辑单元之间的第二顶点，并将所述第二顶点的纵坐标，作为目标纵坐标；根据所述目标横坐标以及所述目标纵坐标，确定所述逻辑单元集合对应的目标顶点。

第三方面，本发明实施例还提供了一种处理设备，包括：存储器和处理器，所述存储器存储有所述处理器可执行的计算机程序，所述处理器执行所述计算机程序时实现上述第一方面任一项所述的芯片中的走线处理方法。

第四方面，本发明实施例还提供了一种计算机可读存储介质，所述存储介质上存储有计算机程序，所述计算机程序被读取并执行时，实现上述第一方面任一项所述的芯片中的走线处理方法。

本发明的有益效果是：本申请实施例提供一种芯片中的走线处理方法，包括：将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，第二层包括：多个第二逻辑单元以及多个投影后的第一逻辑单元；从第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，其中，每组逻辑单元包括：具有连接关系的一投影后的第一逻辑单元和一第二逻辑单元；根据每组逻辑单元对应的目标顶点，确定每组逻辑单元对应的第一跨芯片层硅通孔点，每组逻辑单元中的一第二逻辑单元通过第一跨芯片层硅通孔点与一第一逻辑单元连接。将多个第一逻辑单元，投影至第二层，便于基于第二层中的逻辑单元，合理的确定出每组逻辑单元对应的目标顶点，而且，从多个预设点中确定目标顶点，这也使得确定出的目标顶点在可控范围内，更加合理，从而可以确保合理的确定出第一跨芯片层硅通孔点，实现芯片中合理的走线设计。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的一种芯片中的走线处理方法的流程示意图一；

图2为本发明实施例提供的一种多个第一逻辑单元的投影示意图；

图3为本发明实施例提供的一种芯片中的走线处理方法的流程示意图二；

图4为本发明实施例提供的一种芯片中的走线处理方法的流程示意图三；

图5为本发明实施例提供的一种芯片中的走线处理方法的流程示意图四；

图6为本发明实施例提供的一种目标顶点的确定原理示意图；

图7为本发明实施例提供的一种芯片中的走线处理方法的流程示意图五；

图8为本发明实施例提供的一种芯片中的走线处理方法的流程示意图六；

图9为本发明实施例提供的一种芯片中的走线处理方法的流程示意图七；

图10为本发明实施例提供的一种芯片中的走线处理方法的流程示意图八；

图11为本发明实施例提供的一种目标顶点的确定原理示意图；

图12为本发明实施例提供的一种芯片中的走线处理方法的流程示意图九；

图13为本发明实施例提供的一种目标顶点的确定原理示意图；

图14为本发明实施例提供的一种最远距离的示意图；

图15为本发明实施例提供的一种芯片中的走线处理装置的结构示意图；

图16为本发明实施例提供的一种处理设备的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，若出现术语“上”、“下”、等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。

图1为本发明实施例提供的一种芯片中的走线处理方法的流程示意图一，如图1所示，该方法包括：

S101、将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层。

其中，第二层包括：多个第二逻辑单元以及多个投影后的第一逻辑单元。

在本申请实施例中的集成电路可以是立体集成电路例如3D集成电路等，集成电路中可以包括：多层，每层中具有对应的逻辑单元。第一层和第二层为集成电路中任意两层，示例的，第一层可以为多层中的第一层，第二层可以为多层中的第二层；或者，第一层可以为多层中的第二层，第二层可以为多层中的第三层。本申请实施例对此不进行具体限制。

需要说明的是，第一层中包括多个第一逻辑单元，第二层中多个第二逻辑单元，在投影之后，第二层中还包括多个投影后的第一逻辑单元。本申请实施例中的集成电路为3D集成电路，第一层中的多个第一逻辑单元和第二层中多个第二逻辑单元之间具有连接关系，将第一层的多个第一逻辑单元，投影至第二层，是为了方便后续的计算，以便进行合理布线。

图2为本发明实施例提供的一种多个第一逻辑单元的投影示意图，如图2所示，第一层中的多个第一逻辑单元可以包括：a1、b1、c1、d1、e1、f1、g1、h1；第二层中的多个第二逻辑单元可以包括：i、g、k、l、m、n、o、p；第二层中还包括多个投影后的第一逻辑单元：a2、b2、c2、d2、e2、f2、g2、h2。

S102、从第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点。

其中，每组逻辑单元包括：具有连接关系的一投影后的第一逻辑单元和一第二逻辑单元。

值得注意的是，第二层的多个预设顶点为预先根据工艺最小间距要求、以及TSV(跨芯片层硅通孔)噪声极限等参数，所确定的多个预设顶点，从多个预设顶点中确定多组逻辑单元中每组逻辑单元对应的目标顶点，使得确定的目标顶点更加合理。

另外，第一层中多个第一逻辑单元之间的相对位置，和第二层中多个投影后的第一逻辑单元之间的相对位置是相同的。可以根据多个第二逻辑单元以及多个投影后的第一逻辑单元的分布位置，确定每组逻辑单元对应的目标顶点。

示例的，基于图2所示的内容，若一组逻辑单元中包括：具有连接关系的a1以及i，则确定a1对应的投影后的第一逻辑单元a2，可以从第二层的多个预设顶点中，根据a2以及i确定该组逻辑单元对应的目标顶点。

可选的，如图2所示，图2中第二层的中网格点，作为多第二层中的多个顶点。

S103、根据每组逻辑单元对应的目标顶点，确定每组逻辑单元对应的第一跨芯片层硅通孔点。

其中，每组逻辑单元中的一第二逻辑单元通过第一跨芯片层硅通孔点与一第一逻辑单元连接。

在一些实施方式中，可以将每组逻辑单元对应的目标顶点，作为每组逻辑单元对应的第一跨芯片层硅通孔点，从而可以得到多组逻辑对应的第一跨芯片层硅通孔点，可以实现合理的设置第一跨芯片层硅通孔点的位置。

在本申请实施例中，每组逻辑单元中第二层的一第二逻辑单元，通过每组逻辑单元对应的第一跨芯片层硅通孔点，与每组逻辑单元中第一层的一第一逻辑单元连接。

综上所述，本申请实施例提供一种芯片中的走线处理方法，包括：将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，第二层包括：多个第二逻辑单元以及多个投影后的第一逻辑单元；从第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，其中，每组逻辑单元包括：具有连接关系的一投影后的第一逻辑单元和一第二逻辑单元；根据每组逻辑单元对应的目标顶点，确定每组逻辑单元对应的第一跨芯片层硅通孔点，每组逻辑单元中的一第二逻辑单元通过第一跨芯片层硅通孔点与一第一逻辑单元连接。将多个第一逻辑单元，投影至第二层，便于基于第二层中的逻辑单元，合理的确定出每组逻辑单元对应的目标顶点，而且，从多个预设点中确定目标顶点，这也使得确定出的目标顶点在可控范围内，更加合理，从而可以确保合理的确定出第一跨芯片层硅通孔点，实现芯片中合理的走线设计。

图3为本发明实施例提供的一种芯片中的走线处理方法的流程示意图二，如图3所示，上述S102中从第二层中的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点的过程，可以包括：

S201、确定每组逻辑单元中一投影后的第一逻辑单元和一第二逻辑单元之间的连接线，得到每组逻辑单元对应的连接线。

其中，对每组逻辑单元中一投影后的第一逻辑单元和一第二逻辑单元之间进行直线连接，得到每组逻辑单元对应的连接线。

S202、从多个预设顶点中，选取距离每组逻辑单元对应的连接线距离最近的一个顶点，得到每组逻辑单元对应的目标顶点。

在一些实施方式中，可以计算多个预设顶点中各顶点与每组逻辑单元对应的连接线的距离，选取距离每组逻辑单元对应的连接线距离最近的一个顶点，得到每组逻辑单元对应的目标顶点。

在另一些实施方式中，可以从多个预设顶点中确定每组逻辑单元对应的连接线周围区域的部分预设顶点，从部分预设顶点中，选取距离每组逻辑单元对应的连接线距离最近的一个顶点，得到每组逻辑单元对应的目标顶点。

需要说明的是，选取距离每组逻辑单元对应的连接线距离最近的一个顶点，得到每组逻辑单元对应的目标顶点，可以使得芯片的布线路径最短，实现合理设计，这样也可以减少线时延，保证集成电路的时序收敛以及时序修复。

可选的，图4为本发明实施例提供的一种芯片中的走线处理方法的流程示意图三，如图4所示，上述S202中从多个预设顶点中，选取距离每组逻辑单元对应的连接线距离最近的一个顶点，得到每组逻辑单元对应的目标顶点的过程，可以包括：

S301、从多个预设顶点中，选取距离每组逻辑单元对应的连接线距离最近的一个顶点。

S302、若距离第一组逻辑单元最近的顶点，与距离第二组逻辑单元最近的顶点为同一待选顶点，则分别确定第一组逻辑单元的第一备选顶点，以及第二组逻辑单元的第二备选顶点。

其中，第一备选顶点为距离第一组逻辑单元第二近的顶点、第二备选顶点为距离第二组逻辑单元第二近的顶点。

其中，第一组逻辑单元对应的目标顶点，与第二组逻辑单元对应的目标顶点需要为多个预设顶点中不同的顶点，不能为多个预设顶点中的相同顶点。

所以，若距离第一组逻辑单元最近的顶点，与距离第二组逻辑单元最近的顶点为同一待选顶点，需要确定出第一备选顶点以及第二备选顶点，执行S303中的过程，进一步确定出第一组逻辑单元对应的目标顶点，以及第二组逻辑单元对应的目标顶点。

S303、根据第一备选顶点、第二备选顶点、待选顶点，分别确定第一组逻辑单元对应的目标顶点，以及第二组逻辑单元对应的目标顶点。

在本申请实施例中，可以将第一备选顶点作为第一组逻辑单元对应的目标顶点，将待选顶点作为第二组逻辑单元对应的目标顶点；或者，可以将待选顶点作为第一组逻辑单元对应的目标顶点，将第二备选顶点作为第二组逻辑单元对应的目标顶点。

可选的，图5为本发明实施例提供的一种芯片中的走线处理方法的流程示意图四，如图5所示，上述S303中根据第一备选顶点、第二备选顶点、待选顶点，分别确定第一组逻辑单元对应的目标顶点，以及第二组逻辑单元对应的目标顶点的过程，可以包括：

S401、计算第一组逻辑单元中各逻辑单元分别到待选顶点的距离之和，得到第一和值。

S402、计算第二组逻辑单元中各逻辑单元分别到待选顶点的距离之和，得到第二和值。

S403、计算第一组逻辑单元中各逻辑单元分别到第一备选顶点的距离之和，得到第三和值。

S404、计算第二组逻辑单元中各逻辑单元分别到第二备选顶点的距离之和，得到第四和值。

需要说明的是，上述S401至S404的过程，可以依次执行，也可以同时执行，本申请实施例中对于上述S401至S404的过程的执行顺序，不进行具体限制。

S405、根据第一和值、第二和值、第三和值以及第四和值，确定第一组逻辑单元对应的目标顶点，以及第二组逻辑单元对应的目标顶点。

其中，根据第一和值、第二和值、第三和值以及第四和值，从第一备选顶点、第二备选顶点、待选顶点中，分别确定第一组逻辑单元对应的目标顶点，以及第二组逻辑单元对应的目标顶点。

图6为本发明实施例提供的一种目标顶点的确定原理示意图，如图6所示，第一组逻辑单元可以包括：具有连接关系的A和B，第二组逻辑单元可以包括：具有连接关系的C和D；

其中，顶点a为距离A和B的连接线最近的一个顶点，也为距离C和D的连接线最近的一个顶点，即顶点a为待选顶点；第一备选顶点为顶点b，第二备选顶点为顶点c。

第一和值可以表示为：Aa+Ba，第二和值可以表示为：Ca+Da，第三和值可以表示为：Ab+Bb，第四和值可以表示为：Cc+Dc。

可选的，图7为本发明实施例提供的一种芯片中的走线处理方法的流程示意图五，如图7所示，上述S405中根据第一和值、第二和值、第三和值以及第四和值，确定第一组逻辑单元对应的目标顶点，以及第二组逻辑单元对应的目标顶点的过程，可以包括：

S501、计算第一和值和第四和值之和，得到第五和值。

S502、计算第二和值和第三和值之和，得到第六和值。

在本申请实施例中，可以先执行S501的过程，再执行S502的过程，也可以先执行S502的过程，再执行S501的过程，还可以同时执行S501以及S502的过程，本申请实施例对此不进行具体限制。

S503、若第五和值大于第六和值，则将待选顶点作为第二组逻辑单元对应的目标顶点，并将第一备选顶点作为第一组逻辑单元对应的目标顶点。

S504、若第五和值小于第六和值，则将待选顶点作为第一组逻辑单元对应的目标顶点，并将第二备选顶点作为第二组逻辑单元对应的目标顶点。

针对图6中的示例，若第五和值可以为(Aa+Ba)+(Cc+Dc)，第六和值可以为(Ca+Da)+(Ab+Bb)。若第五和值大于第六和值，则可以将顶点a作为第二组逻辑单元(C、D)对应的目标顶点，将顶点b作为第二组逻辑单元(A、B)对应的目标顶点；若第五和值小于第六和值，则将可以将顶点c作为第二组逻辑单元(C、D)对应的目标顶点，将顶点a作为第二组逻辑单元(A、B)对应的目标顶点。也即说，本实施例为了实现在目标顶点不重合的基础上，尽量保证芯片整体连线距离更短。

当然，若第五和值等于第六和值，还可以继续采用上述方法，找到距离第一组逻辑单元、第二组逻辑单元第三近的顶点，继续计算加和距离，依次循环，直到确定出第一组逻辑单元、第二组逻辑单元分别对应的目标顶点。

可选的，第一层以及第二层均具有对应的坐标系，图8为本发明实施例提供的一种芯片中的走线处理方法的流程示意图六，如图8所示，上述S101中将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层的过程，可以包括：

S601、提取第一层中多个第一逻辑单元的坐标。

S602、将多个第一逻辑单元的坐标，标注在第二层对应的坐标系中。

在本申请实施例中，第一层以及第二层以相同原点建立坐标系，获取第一层中多个第一逻辑单元的坐标，根据多个第一逻辑单元的坐标，在第二层对应的坐标系中进行标注，完成投影。

可选的，图9为本发明实施例提供的一种芯片中的走线处理方法的流程示意图七，如图9所示，在上述S101中将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层的过程之后，该方法还可以包括：

S701、根据逻辑单元集合中逻辑单元的数量，以及在第二层对应的坐标系中逻辑单元集合中各逻辑单元的坐标，确定逻辑单元集合对应的目标顶点；

其中，逻辑单元集合中包括具有连接关系的多个逻辑单元，逻辑单元包括：投影后的第一逻辑单元以及第二逻辑单元。

需要说明的是，投影后的第一逻辑单元以及第二逻辑单元的数量为多个，即形成逻辑单元集合中的多个逻辑单元，这多个逻辑单元具有连接关系。

另外，需要综合考虑这多个逻辑单元的连接路径，使得第二跨芯片层硅通孔点与每个逻辑单元的距离之和最短，实现芯片中布线的合理设计。由于布局走线都是沿横轴或者纵轴的方向，不存在斜线，因此这里的距离转化为横轴和纵轴方向之和。

S702、根据逻辑单元集合对应的目标顶点，确定第二跨芯片层硅通孔点，逻辑单元集合中第一逻辑单元通过第二跨芯片层硅通孔点，与第二逻辑单元连接。

值得说明的是，逻辑单元集合中在第二层的投影后的第一逻辑单元，在第一层具有对应的第一逻辑单元，该第一逻辑单元也可以认为是逻辑单元集合中的逻辑单元，该逻辑单元集合中第一层的第一逻辑单元通过第二跨芯片层硅通孔点，与第二层的第二逻辑单元连接。

由于第二跨芯片层硅通孔点与每个逻辑单元的距离之和最短，所以，第二跨芯片层硅通孔点的设计也是合理的，减少了集成电路中线延时，实现时序延时最短，有利于实现集成电路的时序收敛以及时序修复。

可选的，图10为本发明实施例提供的一种芯片中的走线处理方法的流程示意图八，如图10所示，上述S701中根据逻辑单元集合中逻辑单元的数量，以及在第二层对应的坐标系中逻辑单元集合中各逻辑单元的坐标，确定逻辑单元集合对应的目标顶点的过程，可以包括：

S801、若逻辑单元的数量为奇数，在横坐标方向上选取中间的逻辑单元的横坐标，作为目标横坐标。

在一些实施方式中，若逻辑单元的数量为奇数，获取逻辑单元集合中多个逻辑单元在第二层坐标系中的横坐标，根据多个逻辑单元的横坐标对多个逻辑单元进行排序，选取横坐标方向上选取中间的逻辑单元的横坐标，作为目标横坐标。

S802、在纵坐标方向上选取中间的逻辑单元的纵坐标，作为目标纵坐标。

在一些实施方式中，若逻辑单元的数量为奇数，获取逻辑单元集合中多个逻辑单元在第二层坐标系中的纵坐标，根据多个逻辑单元的纵坐标对多个逻辑单元进行排序，选取纵坐标方向上选取中间的逻辑单元的纵坐标，作为目标纵坐标。

S803、根据目标横坐标以及目标纵坐标，确定逻辑单元集合对应的目标顶点。

其中，目标横坐标为逻辑单元集合对应的目标顶点的横坐标，目标纵坐标为逻辑单元集合对应的目标顶点的纵坐标。

图11为本发明实施例提供的一种目标顶点的确定原理示意图，如图11所示，逻辑单元集合可以包括：X1、X2、X3、X4、X5。

需要说明的是，根据多个逻辑单元的横坐标对多个逻辑单元进行排序，得到：X1、X2、X3、X4、X5，将X3的横坐标，作为目标顶点的横坐标；根据多个逻辑单元的纵坐标对多个逻辑单元进行排序，得到：X3、X1、X5、X4、X2，将X5的纵坐标，作为目标顶点的纵坐标。

可选的，图12为本发明实施例提供的一种芯片中的走线处理方法的流程示意图九，如图12所示，上述S701中根据逻辑单元集合中逻辑单元的数量，以及在第二层对应的坐标系中逻辑单元集合中各逻辑单元的坐标，确定逻辑单元集合对应的目标顶点的过程，可以包括：

S901、若逻辑单元的数量为偶数，确定横坐标方向上中间的两个逻辑单元，从多个预设顶点中确定位于两个逻辑单元之间的第一顶点，并将第一顶点的横坐标，作为目标横坐标。

其中，获取逻辑单元集合中多个逻辑单元在第二层坐标系中的横坐标，根据多个逻辑单元的横坐标对多个逻辑单元进行排序，确定横坐标方向上中间的两个逻辑单元，从多个预设顶点中，确定位于中间的两个逻辑单元之间的任意顶点为第一顶点，将第一顶点的横坐标，作为目标横坐标。

S902、确定纵坐标方向上中间的两个逻辑单元，从多个预设顶点中确定位于两个逻辑单元之间的第二顶点，并将第二顶点的纵坐标，作为目标纵坐标。

其中，获取逻辑单元集合中多个逻辑单元在第二层坐标系中的纵坐标，根据多个逻辑单元的纵坐标对多个逻辑单元进行排序，确定纵坐标方向上中间的两个逻辑单元，从多个预设顶点中，确定位于中间的两个逻辑单元之间的任意顶点为第二顶点，将第二顶点的纵坐标，作为目标纵坐标。

S903、根据目标横坐标以及目标纵坐标，确定逻辑单元集合对应的目标顶点。

其中，目标横坐标为逻辑单元集合对应的目标顶点的横坐标，目标纵坐标为逻辑单元集合对应的目标顶点的纵坐标。

需要说明的是，不论逻辑单元的数量为偶数还是奇数，若多个逻辑单元的位置存在重合，则要为多个逻辑单元的横坐标均进行排序，横坐标的排序结果中包括具有先后顺序的多个逻辑单元的横坐标。同理的，也要为这多个逻辑单元的纵坐标均进行排序，即，纵坐标的排序结果中包括具有先后顺序的多个逻辑单元的纵坐标。

例如，多个逻辑单元数量为4个，其中，3个逻辑单元的位置相同，即在第二层坐标系中为同一个点，其余1个逻辑单元的位置为第二层坐标系中的另一个点，则根据多个逻辑单元的横坐标对多个逻辑单元进行排序，排序结果中包括具有先后顺序的4个逻辑单元的横坐标。

图13为本发明实施例提供的一种目标顶点的确定原理示意图，如图13所示，逻辑单元集合可以包括：X1、X2、X3、X4。

需要说明的是，根据多个逻辑单元的横坐标对多个逻辑单元进行排序，得到：X1、X2、X3、X4，横坐标方向上中间的两个逻辑单元为X2、X3；根据多个逻辑单元的纵坐标对多个逻辑单元进行排序，得到：X3、X1、X4、X2，纵坐标方向上中间的两个逻辑单元为X1、X4，确定目标顶点如图13所示。

在本申请实施例中，对于一些需要微调时延的路径，在3D集成电路设计中通过选用更远处TSV或者反复穿过几次TSV进行实现。图14为本发明实施例提供的一种最远距离的示意图，如图14所示，最远距离可以在预设工艺下，通过实验整理出驱动逻辑单元通过TSV后所能驱动的最长距离作为椭圆长轴，两互连单元作为椭圆焦点，则椭圆内的TSV均可选择。

综上所述，时序收敛一直是后端芯片设计的重中之重，不仅仅关系着芯片的签核速度决定着芯片功能的实现。本实施例中确定TSV的方法，对于时序从收敛到修复直至最后流片、封装阶段皆具有引荐意义。

下述对用以执行本申请所提供的芯片中的走线处理方法的芯片中的走线处理装置、处理设备及存储介质等进行说明，其具体的实现过程以及技术效果参见上述芯片中的走线处理方法的相关内容，下述不再赘述。

图15为本发明实施例提供的一种芯片中的走线处理装置的结构示意图，如图15所示，该装置包括：

投影模块101，用于将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，所述第二层包括：多个第二逻辑单元以及多个投影后的第一逻辑单元；

确定模块102，用于从所述第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，其中，所述每组逻辑单元包括：具有连接关系的一所述投影后的第一逻辑单元和一所述第二逻辑单元；根据所述每组逻辑单元对应的目标顶点，确定所述每组逻辑单元对应的第一跨芯片层硅通孔点，所述每组逻辑单元中的一所述第二逻辑单元通过所述第一跨芯片层硅通孔点与一所述第一逻辑单元连接。

可选的，所述确定模块102，具体用于确定每组逻辑单元中一所述投影后的第一逻辑单元和一所述第二逻辑单元之间的连接线，得到所述每组逻辑单元对应的连接线；从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点，得到所述每组逻辑单元对应的目标顶点。

可选的，所述确定模块102，具体用于从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点；若距离所述第一组逻辑单元最近的顶点，与距离所述第二组逻辑单元最近的顶点为同一待选顶点，则分别确定所述第一组逻辑单元的第一备选顶点，以及所述第二组逻辑单元的第二备选顶点；其中，所述第一备选顶点为距离所述第一组逻辑单元第二近的顶点、所述第二备选顶点为距离所述第二组逻辑单元第二近的顶点；根据所述第一备选顶点、所述第二备选顶点、所述待选顶点，分别确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点。

可选的，所述确定模块102，具体用于计算所述第一组逻辑单元中各逻辑单元分别到所述待选顶点的距离之和，得到第一和值；计算所述第二组逻辑单元中各逻辑单元分别到所述待选顶点的距离之和，得到第二和值；计算所述第一组逻辑单元中各逻辑单元分别到所述第一备选顶点的距离之和，得到第三和值；计算所述第二组逻辑单元中各逻辑单元分别到所述第二备选顶点的距离之和，得到第四和值；根据所述第一和值、所述第二和值、所述第三和值以及所述第四和值，确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点。

可选的，所述确定模块102，具体用于计算所述第一和值和所述第四和值之和，得到第五和值；计算所述第二和值和所述第三和值之和，得到第六和值；若所述第五和值大于所述第六和值，则将所述待选顶点作为所述第二组逻辑单元对应的目标顶点，并将所述第一备选顶点作为所述第一组逻辑单元对应的目标顶点；若所述第五和值小于所述第六和值，则将所述待选顶点作为所述第一组逻辑单元对应的目标顶点，并将所述第二备选顶点作为所述第二组逻辑单元对应的目标顶点。

可选的，所述投影模块101，具体用于提取所述第一层中多个所述第一逻辑单元的坐标；将多个所述第一逻辑单元的坐标，标注在所述第二层对应的坐标系中。

可选的，所述装置还包括：

第一确定模块，用于根据逻辑单元集合中逻辑单元的数量，以及在所述第二层对应的坐标系中所述逻辑单元集合中各逻辑单元的坐标，确定所述逻辑单元集合对应的目标顶点；其中，所述逻辑单元集合中包括具有连接关系的多个逻辑单元，所述逻辑单元包括：所述投影后的第一逻辑单元以及所述第二逻辑单元；根据所述逻辑单元集合对应的目标顶点，确定第二跨芯片层硅通孔点，所述逻辑单元集合中所述第一逻辑单元通过所述第二跨芯片层硅通孔点，与所述第二逻辑单元连接。

可选的，所述第一确定模块，具体用于若所述逻辑单元的数量为奇数，在横坐标方向上选取中间的逻辑单元的横坐标，作为目标横坐标；在纵坐标方向上选取中间的逻辑单元的纵坐标，作为目标纵坐标；根据所述目标横坐标以及所述目标纵坐标，确定所述逻辑单元集合对应的目标顶点。

可选的，所述第一确定模块，具体用于若所述逻辑单元的数量为偶数，确定横坐标方向上中间的两个逻辑单元，从所述多个预设顶点中确定位于两个逻辑单元之间的第一顶点，并将所述第一顶点的横坐标，作为目标横坐标；确定纵坐标方向上中间的两个逻辑单元，从所述多个预设顶点中确定位于两个逻辑单元之间的第二顶点，并将所述第二顶点的纵坐标，作为目标纵坐标；根据所述目标横坐标以及所述目标纵坐标，确定所述逻辑单元集合对应的目标顶点。

上述装置用于执行前述实施例提供的方法，其实现原理和技术效果类似，在此不再赘述。

以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(Application Specific Integrated Circuit，简称ASIC)，或，一个或多个微处理器(digital singnal processor，简称DSP)，或，一个或者多个现场可编程门阵列(Field Programmable Gate Array，简称FPGA)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(CentralProcessing Unit，简称CPU)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(system-on-a-chip，简称SOC)的形式实现。

图16为本发明实施例提供的一种处理设备的结构示意图，如图16所示，该处理设备包括：处理器201、存储器202。

存储器202用于存储程序，处理器201调用存储器202存储的程序，以执行上述方法实施例。具体实现方式和技术效果类似，这里不再赘述。

可选地，本发明还提供一种程序产品，例如计算机可读存储介质，包括程序，该程序在被处理器执行时用于执行上述方法实施例。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(英文：Read-Only Memory，简称：ROM)、随机存取存储器(英文：Random Access Memory，简称：RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种芯片中的走线处理方法，其特征在于，包括：

将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，所述第二层包括：多个第二逻辑单元以及多个投影后的第一逻辑单元；

从所述第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，其中，所述每组逻辑单元包括：具有连接关系的一所述投影后的第一逻辑单元和一所述第二逻辑单元；

根据所述每组逻辑单元对应的目标顶点，确定所述每组逻辑单元对应的第一跨芯片层硅通孔点，所述每组逻辑单元中的一所述第二逻辑单元通过所述第一跨芯片层硅通孔点与一所述第一逻辑单元连接。

2.根据权利要求1所述的方法，其特征在于，所述从所述第二层中的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，包括：

确定每组逻辑单元中一所述投影后的第一逻辑单元和一所述第二逻辑单元之间的连接线，得到所述每组逻辑单元对应的连接线；

从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点，得到所述每组逻辑单元对应的目标顶点。

3.根据权利要求1所述的方法，其特征在于，所述从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点，得到所述每组逻辑单元对应的目标顶点，包括：

从所述多个预设顶点中，选取距离所述每组逻辑单元对应的连接线距离最近的一个顶点；

若距离第一组逻辑单元最近的顶点，与距离第二组逻辑单元最近的顶点为同一待选顶点，则分别确定所述第一组逻辑单元的第一备选顶点，以及所述第二组逻辑单元的第二备选顶点；其中，所述第一备选顶点为距离所述第一组逻辑单元第二近的顶点、所述第二备选顶点为距离所述第二组逻辑单元第二近的顶点；

根据所述第一备选顶点、所述第二备选顶点、所述待选顶点，分别确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点。

4.根据权利要求3所述的方法，其特征在于，所述根据所述第一备选顶点、所述第二备选顶点、所述待选顶点，分别确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点，包括：

计算所述第一组逻辑单元中各逻辑单元分别到所述待选顶点的距离之和，得到第一和值；

计算所述第二组逻辑单元中各逻辑单元分别到所述待选顶点的距离之和，得到第二和值；

计算所述第一组逻辑单元中各逻辑单元分别到所述第一备选顶点的距离之和，得到第三和值；

计算所述第二组逻辑单元中各逻辑单元分别到所述第二备选顶点的距离之和，得到第四和值；

根据所述第一和值、所述第二和值、所述第三和值以及所述第四和值，确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点。

5.根据权利要求4所述的方法，其特征在于，所述根据所述第一和值、所述第二和值、所述第三和值以及所述第四和值，确定所述第一组逻辑单元对应的目标顶点，以及所述第二组逻辑单元对应的目标顶点，包括：

计算所述第一和值和所述第四和值之和，得到第五和值；

计算所述第二和值和所述第三和值之和，得到第六和值；

若所述第五和值大于所述第六和值，则将所述待选顶点作为所述第二组逻辑单元对应的目标顶点，并将所述第一备选顶点作为所述第一组逻辑单元对应的目标顶点；

若所述第五和值小于所述第六和值，则将所述待选顶点作为所述第一组逻辑单元对应的目标顶点，并将所述第二备选顶点作为所述第二组逻辑单元对应的目标顶点。

6.根据权利要求1所述的方法，其特征在于，所述第一层以及第二层均具有对应的坐标系，所述将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，包括：

提取所述第一层中多个所述第一逻辑单元的坐标；

将多个所述第一逻辑单元的坐标，标注在所述第二层对应的坐标系中。

7.根据权利要求6所述的方法，其特征在于，在所述将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层之后，所述方法还包括：

根据逻辑单元集合中逻辑单元的数量，以及在所述第二层对应的坐标系中所述逻辑单元集合中各逻辑单元的坐标，确定所述逻辑单元集合对应的目标顶点；

其中，所述逻辑单元集合中包括具有连接关系的多个逻辑单元，所述逻辑单元包括：所述投影后的第一逻辑单元以及所述第二逻辑单元；

根据所述逻辑单元集合对应的目标顶点，确定第二跨芯片层硅通孔点，所述逻辑单元集合中所述第一逻辑单元通过所述第二跨芯片层硅通孔点，与所述第二逻辑单元连接。

8.根据权利要求7所述的方法，其特征在于，所述根据逻辑单元集合中逻辑单元的数量，以及在所述第二层对应的坐标系中所述逻辑单元集合中各逻辑单元的坐标，确定所述逻辑单元集合对应的目标顶点，包括：

若所述逻辑单元的数量为奇数，在横坐标方向上选取中间的逻辑单元的横坐标，作为目标横坐标；

在纵坐标方向上选取中间的逻辑单元的纵坐标，作为目标纵坐标；

根据所述目标横坐标以及所述目标纵坐标，确定所述逻辑单元集合对应的目标顶点。

9.根据权利要求7所述的方法，其特征在于，所述根据逻辑单元集合中逻辑单元的数量，以及在所述第二层对应的坐标系中所述逻辑单元集合中各逻辑单元的坐标，确定所述逻辑单元集合对应的目标顶点，包括：

若所述逻辑单元的数量为偶数，确定横坐标方向上中间的两个逻辑单元，从所述多个预设顶点中确定位于两个逻辑单元之间的第一顶点，并将所述第一顶点的横坐标，作为目标横坐标；

确定纵坐标方向上中间的两个逻辑单元，从所述多个预设顶点中确定位于两个逻辑单元之间的第二顶点，并将所述第二顶点的纵坐标，作为目标纵坐标；

根据所述目标横坐标以及所述目标纵坐标，确定所述逻辑单元集合对应的目标顶点。

10.一种芯片中的走线处理装置，其特征在于，包括：

投影模块，用于将集成电路中任意两层中第一层的多个第一逻辑单元，投影至第二层，所述第二层包括：多个第二逻辑单元以及多个投影后的第一逻辑单元；

确定模块，用于从所述第二层的多个预设顶点中，确定多组逻辑单元中每组逻辑单元对应的目标顶点，其中，所述每组逻辑单元包括：具有连接关系的一所述投影后的第一逻辑单元和一所述第二逻辑单元；根据所述每组逻辑单元对应的目标顶点，确定所述每组逻辑单元对应的第一跨芯片层硅通孔点，所述每组逻辑单元中的一所述第二逻辑单元通过所述第一跨芯片层硅通孔点与一所述第一逻辑单元连接。

11.一种处理设备，其特征在于，包括：存储器和处理器，所述存储器存储有所述处理器可执行的计算机程序，所述处理器执行所述计算机程序时实现上述权利要求1-9任一项所述的芯片中的走线处理方法。

12.一种计算机可读存储介质，其特征在于，所述存储介质上存储有计算机程序，所述计算机程序被读取并执行时，实现上述权利要求1-9任一项所述的芯片中的走线处理方法。