CN117478123A - 一种电平转换电路 - Google Patents

Abstract

本公开涉及一种电平转换电路，所述电路包括：工作在第一电压域的输入模块和第一反相器、工作在第二电压域的锁存器和输出模块，以及连接所述第一反相器和锁存器的第一电容、第二电容。本公开所述的电平转换电路，可以全部使用低压晶体管实现将信号从一个电源域传递到另一个电源域，保证传输速度足够快；同时，通过使用锁存器，可以在输入波形长时间不变时，使得输出波形不会受电容上漏电的影响，仍然锁存在原输出波形上，解决了输入信号长期为低或长期为高时，输出波形受电容上漏电的影响导致输出波形变化的问题。

Description

一种电平转换电路

技术领域

本公开涉及集成电路领域，尤其涉及一种电平转换电路。

背景技术

在多电源域模拟电路设计中，常常会遇到需要将信号从一个电源域传递到另一个电源域的应用。比如说，把最高、最低电平分别为VDD1、VSS1的信号，转化为最高、最低电平分别为VDD2、VSS2的信号；其中VDD1-VSS1＝VDD2-VSS2。

图1示出了一种电平转换电路的结构示意图。如图1所示，最高、最低电平分别为VDD1、VSS1的输入信号，经过晶体管M1～M4构成的锁存电路，可以转化为最高、最低电平分别为VDD2、VSS2的输出信号。在工作状态下，晶体管M1、M2的源端接VSS1，漏端最高电平接近VDD2；晶体管M3、M4的源端接VDD2，漏端最低电平接近VSS1。也就是说，晶体管M1～M4要适应VSS1到VDD2的电压范围。当VDD2为高压时，晶体管M1～M4都为高压晶体管。高压晶体管传输速度慢，不能满足传输高速动态信号的要求。当需要传输的信号为高速动态信号时，如何既保证电路中所有晶体管不超压，又保证电路工作速度足够快，成为需要解决的问题。

发明内容

有鉴于此，本公开提出了一种电平转换电路，可以解决传统的电平转换电路必须使用高压晶体管，导致传输速度慢的问题。

根据本公开的一方面，提供了一种电平转换电路，所述电路包括：工作在第一电压域的输入模块和第一反相器、工作在第二电压域的锁存器和输出模块，以及连接所述第一反相器和锁存器的第一电容、第二电容；

所述输入模块的输入端接收第一电压域的第一电压信号和第二电压信号，输出端输出第三电压信号，在第一电压信号和第二电压信号同为高电平或同为低电平时，所述第三电压信号为高电平，在第一电压信号和第二电压信号中的一者为高电平，另一者为低电平时，所述第三电压信号为低电平；

所述第一电容的第一端连接所述输入模块的输出端和所述第一反相器的输入端，第二端连接所述锁存器的第一端；

所述第二电容的第一端连接所述第一反相器的输出端，第二端连接所述锁存器的第二端；

所述锁存器的第一端或第二端连接所述输出模块，所述输出模块输出第二电压域的第四电压。

在一种可能的实现方式中，所述输入模块包括第一异或门和第二反相器，所述第一异或门的第一输入端接收所述第一电压信号，所述第一异或门的第二输入端接收所述第二电压信号，所述第一异或门的输出端连接所述第二反相器的输入端，所述第二反相器的输出端作为所述输入模块的输出端。

在一种可能的实现方式中，所述输入模块包括第二异或门和第三反相器，所述第三反相器的输入端接收所述第一电压信号，所述第三反相器的输出端连接所述第二异或门的第一输入端，所述第二异或门的第二输入端接收所述第二电压信号，所述第二异或门的输出端作为所述输入模块的输出端。

在一种可能的实现方式中，所述输出模块包括串联连接的至少一个反相器。

在一种可能的实现方式中，所述锁存器包括第四反相器和第五反相器，所述第四反相器的输入端与所述第五反相器的输出端连接，作为所述锁存器的第一端，所述第四反相器的输出端与所述第五反相器的输入端连接，作为所述锁存器的第二端。

在一种可能的实现方式中，所述电路的工作状态包括初始化阶段和正常工作阶段；所述初始化阶段从所述电路上电时刻开始，直至电路进入稳定状态；所述正常工作阶段在所述初始化阶段之后。

在一种可能的实现方式中，所述电路的工作状态为初始化阶段时，所述第一电压信号为低电平信号，所述第二电压信号为包含一个高电平脉冲的脉冲信号。

在一种可能的实现方式中，所述电路的工作状态为正常工作阶段时，所述第一电压信号为动态信号，所述第二电压信号为低电平信号。

在一种可能的实现方式中，所述第一电压域的最大电压差和所述第二电压域的最大电压差相等。

本申请实施例所述的电平转换电路，可以全部使用低压晶体管实现将信号从一个电源域传递到另一个电源域，保证传输速度足够快；同时，通过使用锁存器，可以在输入波形长时间不变时，使得输出波形不会受电容上漏电的影响，仍然锁存在原输出波形上，解决了输入信号长期为低或长期为高时，输出波形受电容上漏电的影响导致输出波形变化的问题。

根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。

图1示出一种电平转换电路的结构示意图。

图2示出根据本公开一实施例的电平转换电路的结构示意图。

图3示出根据本公开一实施例的电平转换电路的结构示意图。

图4示出根据本公开一实施例的电平转换电路的结构示意图。

图5示出根据本公开一实施例的电平转换电路的结构示意图。

具体实施方式

以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

图2示出了根据本公开一实施例的电平转换电路200的结构示意图。如图2所示，所述电平转换电路200包括：工作在第一电压域的输入模块201和第一反相器202、工作在第二电压域的锁存器205和输出模块206，以及连接所述第一反相器202和锁存器205的第一电容203、第二电容204。

在一种可能的实现方式中，所述第一电压域的最大电压差和所述第二电压域的最大电压差相等。例如，第一电压域的电压范围为VSS1～VDD1，第二电压域的电压范围为VSS2～VDD2，其中，VDD1-VSS1＝VDD2-VSS2。其中，第二电压域的电压可高于第一电压域的电压，例如，VDD2>VDD1，VSS2>VSS1。

所述输入模块201的输入端接收第一电压域的第一电压信号和第二电压信号，输出端输出第三电压信号，在第一电压信号和第二电压信号同为高电平或同为低电平时，所述第三电压信号为高电平，在第一电压信号和第二电压信号中的一者为高电平，另一者为低电平时，所述第三电压信号为低电平。

所述第一电容203的第一端连接所述输入模块201的输出端和所述第一反相器202的输入端，第二端连接所述锁存器205的第一端；所述第二电容204的第一端连接所述第一反相器202的输出端，第二端连接所述锁存器205的第二端。

通过第一电容203和第二电容204将电压从第一电压域转化到第二电压域，可以使电路中的晶体管均工作在第一电压域或第二电压域中，晶体管需要承受的最大电压范围不超过第一电压域的最大电压差(即第二电压域的最大电压差)，从而可以在电路中全部使用最大电压范围在第一电压域的最大电压差以内的低压晶体管，保证传输速度。

所述锁存器205的第一端或第二端连接所述输出模块206，所述输出模块输出第二电压域的第四电压信号。图2中示出了所述锁存器205的第一端连接所述输出模块206，在其他情况下，所述锁存器205的第二端也可以连接所述输出模块206。

通过使用锁存器205，可以在输入波形长时间不变时，使得输出波形不会受电容上漏电的影响，仍然锁存在原输出波形上，直到新来的输入信号使得输出变动，解决了输入信号长期为低或长期为高时，输出波形受电容上漏电的影响导致输出波形变化的问题。

在一种可能的实现方式中，所述输出模块206包括串联连接的至少一个反相器。示例性地，所述输出模块206可以包括一个反相器，所述反相器的输入端连接所述锁存器205的第一端或第二端，所述反相器的输出端作为所述输出模块206的输出端。示例性地，所述输出模块206可以包括两个串联连接的反相器，其中，第一个反相器的输入端连接所述锁存器205的第一端或第二端，第一个反相器的输出端连接第二个反相器的输入端，第二个反相器的输出端作为所述输出模块206的输出端。

本申请实施例所述的电平转换电路，可以全部使用低压晶体管实现将信号从一个电源域传递到另一个电源域，保证传输速度足够快；同时，通过使用锁存器，可以在输入波形长时间不变时，使得输出波形不会受电容上漏电的影响，仍然锁存在原输出波形上，解决了输入信号长期为低或长期为高时，输出波形受电容上漏电的影响导致输出波形变化的问题。

图3示出了根据本申请一实施例的电平转换电路的结构示意图。如图3所示，所述电平转换电路包括：异或门U6，反相器U1，反相器U2，电容C1，电容C2，反相器U3，反相器U4，反相器U5；其中，异或门U6、反相器U1和反相器U2工作在电压范围为VSS1～VDD1的电源域，反相器U3、反相器U4和反相器U5工作在电压范围为VSS2～VDD2的电源域，VDD1-VSS1＝VDD2-VSS2；第一电压信号记为Vin，第二电压信号记为Vflip，第四电压信号记为Vout。异或门U6的输出端记为节点net1，反相器U1的输出端(即电容C1的第一端)记为节点net2，反相器U2的输出端(即电容C2的第一端)记为节点net3，反相器U3的输入端(即反相器U4的输出端和电容C1的第二端)记为节点net4，反相器U3的输出端(即反相器U4的输入端和电容C2的第二端)记为节点net5。

示例性地，所述输入模块包括异或门U6和反相器U1，异或门U6的第一输入端接收第一电压信号Vin，异或门U6的第二输入端接收第二电压信号Vflip，异或门U6的输出端net1连接反相器U1的输入端，反相器U1的输出端net2作为所述输入模块的输出端。

示例性地，所述锁存器包括反相器U3和反相器U4，反相器U3的输入端net4与反相器U4的输出端连接，作为所述锁存器的第一端，反相器U3的输出端net5与反相器U4的输入端连接，作为所述锁存器的第二端。由反相器U3和反相器U4组成的锁存器，驱动能力比反相器U1和反相器U2弱，当net2的电压Vnet2变化时，net4的电压值Vnet4，由反应更快的反相器U1和电容C1决定；同理，当net3的电压Vnet3变化时，net5的电压值Vnet5，由反应更快的反相器U2和电容C2决定。反相器U3和反相器U4组成的锁存器负责将变化后的电压值保持住，从而可以在输入波形长时间不变时，使得输出波形不会受电容上漏电的影响，仍然锁存在原输出波形上，直到新来的输入信号使得输出变动，解决了输入信号长期为低或长期为高时，输出波形受电容上漏电的影响导致输出波形变化的问题。

示例性地，所述输出模块包括反相器U5，反相器U5的输入端连接锁存器的第一端，反相器U5的输出端作为所述输出模块的输出端。

示例性地，所述锁存器的第一端连接所述输出模块，所述输出模块输出电压范围为VSS2～VDD2的第四电压信号Vout。

示例性地，所述电路的工作状态包括初始化阶段和正常工作阶段；所述初始化阶段从所述电路上电时刻开始，直至电路进入稳定状态。

作为一个示例，所述电路的工作状态为初始化阶段时，输入的第一电压信号Vin为低电平信号VSS1，输入的第二电压信号Vflip为包含一个高电平脉冲的脉冲信号；其中，输入的Vflip先为低电平信号VSS1(此阶段记为初始化阶段一)，再从VSS1翻到VDD1并保持一段时间(此阶段记为初始化阶段二)，最后从VDD1翻回VSS1并保持(此阶段记为初始化阶段三)。在初始化阶段一，Vin为低电平信号VSS1，Vflip为低电平信号VSS1，异或门U6的输出端net1的电压Vnet1＝VSS1，反相器U1输出端的电压Vnet2＝VDD1，反相器U2输出端的电压Vnet3＝VSS1。由于此时电路处于刚上电阶段，在Vin输入动态信号之前，net4的电压Vnet4和net5的电压Vnet5处于不定态，可能为VSS2也可能为VDD2，即输出模块输出的信号Vout处于不定态，可能为VSS2也可能为VDD2。根据Vnet4和Vnet5的电压值，可以分两种情况进行讨论：

第一种情况，Vnet4＝VSS2，Vnet5＝VDD2，此时Vout＝VDD2，在初始化阶段一，根据上述推论可知Vnet1＝VSS1，Vnet2＝VDD1，Vnet3＝VSS1；在初始化阶段二，Vin为低电平信号VSS1，Vflip为高电平信号VDD1，Vnet1＝VDD1，Vnet2从VDD1翻成VSS1，Vnet3从VSS1翻成VDD1，由于电容C1两端的电压差不能突变，当Vnet2从VDD1翻成VSS1时，电压Vnet4也要随Vnet2降低，但是受反相器U4驱动能力的限制，Vnet4最低值只能到VSS2，因此Vnet4＝VSS2；同理，由于电容C2两端的电压差不能突变，当Vnet3从VSS1翻成VDD1时，Vnet5的电压也要随Vnet3升高，但是受反相器U3驱动能力的限制，Vnet5最高值只能到VDD2，因此Vnet5＝VDD2，此时Vout＝VDD2；在初始化阶段三，Vin为低电平信号VSS1，Vflip为低电平信号VSS1，Vnet1＝VSS1，Vnet2从VSS1翻成VDD1，Vnet3从VDD1翻成VSS1，由于电容C1两端的电压差不能突变，当Vnet2从VSS1翻成VDD1时，电压Vnet4也要随Vnet2升高，Vnet4＝VSS2+(VDD1-VSS1)＝VDD2；同理，由于电容C2两端的电压差不能突变，当Vnet3从VDD1翻成VSS1时，Vnet5的电压也要随Vnet3降低，Vnet5＝VDD2-(VDD1-VSS1)＝VSS2，此时Vout＝VSS2，此时的Vout与输入的第一电压信号Vin一致，都为低电平信号。

第二种情况，Vnet4＝VDD2，Vnet5＝VSS2，此时Vout＝VSS2，在初始化阶段一，根据上述推论可知Vnet1＝VSS1，Vnet2＝VDD1，Vnet3＝VSS1；在初始化阶段二，Vin为低电平信号VSS1，Vflip为高电平信号VDD1，Vnet1＝VDD1，Vnet2从VDD1翻成VSS1，Vnet3从VSS1翻成VDD1，由于电容C1两端的电压差不能突变，当Vnet2从VDD1翻成VSS1时，电压Vnet4也要随Vnet2降低，Vnet4＝VDD2-(VDD1-VSS1)＝VSS2；同理，由于电容C2两端的电压差不能突变，当Vnet3从VSS1翻成VDD1时，电压Vnet5也要随Vnet3升高，Vnet5＝VSS2+(VDD1-VSS1)＝VDD2，此时Vout＝VDD2；在初始化阶段三，Vin为低电平信号VSS1，Vflip为低电平信号VSS1，Vnet1＝VSS1，Vnet2从VSS1翻成VDD1，Vnet3从VDD1翻成VSS1，由于电容C1两端的电压差不能突变，当Vnet2从VSS1翻成VDD1时，电压Vnet4也要随Vnet2升高，Vnet4＝VSS2+(VDD1-VSS1)＝VDD2；同理，由于电容C2两端的电压差不能突变，当Vnet3从VDD1翻成VSS1时，Vnet5也要随Vnet3降低，Vnet5＝VDD2-(VDD1-VSS1)＝VSS2，此时Vout＝VSS2，此时的Vout与输入的第一电压信号Vin一致，都为低电平信号。

这样，在电路输入端使用异或门U6，异或门U6的两个输入端分别接第一电压信号Vin和第二电压信号Vflip，Vflip可以设置成在上电之后一段时间内，送入一个高电平脉冲，再稳定到低电平的信号；通过这种方式，上电后在反相器U1的输入端制造一个动态信号，可以解决上电时输出模块输出的信号Vout不定态的问题，使输出信号Vout脱离不定态，跟上输入的第一电压信号Vin，从而使电路进入稳定状态。

示例性地，所述正常工作阶段在所述初始化阶段之后。

作为一个示例，所述电路的工作状态为正常工作阶段时，输入的第一电压信号Vin为动态信号，输入的第二电压信号Vflip为低电平信号VSS1；其中，动态信号可以是电平动态变化的信号，例如高速动态信号。例如，所述第一电压信号的初始状态为低电平信号VSS1。进入正常工作阶段时，Vflip保持在VSS1，Vin初始状态为VSS1，此时Vnet1＝VSS1，Vnet2＝VDD1，Vnet3＝VSS1，Vnet4＝VDD2，Vnet5＝VSS2，Vout＝VSS2。根据动态信号Vin的变化，可以分两种情况进行讨论：

第一种情况，当Vin从VSS1翻到VDD1时，Vnet1＝VDD1，Vnet2从VDD1翻到VSS1，Vnet3从VSS1翻到VDD1，由于电容C1两端的电压差不能突变，当Vnet2从VDD1翻到VSS1时，Vnet4也要随Vnet2降低，Vnet4＝VDD2-(VDD1-VSS1)＝VSS2；同理，由于电容C2两端的电压差不能突变，当Vnet3从VSS1翻到VDD1时，Vnet5也要随Vnet3升高，Vnet5＝VSS2+(VDD1-VSS1)＝VDD2，Vout＝VDD2；即当Vin从VSS1翻到VDD1时，Vout从VSS2翻到VDD2。

第二种情况，当Vin从VDD1翻到VSS1时，Vnet1＝VSS1，Vnet2从VSS1翻到VDD1，Vnet3从VDD1翻到VSS1，由于电容C1两端的电压差不能突变，当Vnet2从VSS1翻到VDD1时，Vnet4也要随Vnet2升高，Vnet4＝VSS2+(VDD1-VSS1)＝VDD2；同理，由于电容C2两端的电压差不能突变，当Vnet3从VDD1翻到VSS1时，电压Vnet5也要随Vnet3降低，Vnet5＝VDD2-(VDD1-VSS1)＝VSS2，Vout＝VSS2；即当Vin从VDD1翻到VSS1时，Vout从VDD2翻到VSS2。

这样，最高、最低电平分别为VDD1、VSS1的输入信号Vin，经过异或门U6、反相器U1、反相器U2，反相器U1输出的电压通过电容C1馈入反相器U3的输入端，反相器U2输出的电压通过电容C2馈入反相器U4的输入端，反相器U3和反相器U4构成锁存器，再经过反相器U5得到最高、最低电平分别为VDD2、VSS2的输出信号Vout。本申请实施例所述的电平转换电路，可以将信号从电压范围VSS1～VDD1的电源域传递到电压范围VSS2～VDD2的电源域，电路中全部晶体管均工作在VDD1～VSS1或VDD2～VSS2的电源域，晶体管承受的最大电压范围不超过VDD1～VSS1。示例性地，本申请实施例所述的电平转换电路可以全部使用低压core晶体管来实现。本申请实施例所述的电平转换电路，可以全部使用可承受的最大电压范围在VDD1～VSS1以内的低压晶体管，在保证电路中的所有晶体管不超压的情况下，保证传输速度足够快，满足了传输高速动态信号的要求。同时，本申请实施例所述的电平转换电路通过使用锁存器，可以在输入波形长时间不变时，使得输出波形不会受电容上漏电的影响，仍然锁存在原输出波形上，直到新来的输入信号使得输出变动，解决了输入信号长期为低或长期为高时，输出波形受电容上漏电的影响导致输出波形变化的问题。

图4示出了根据本申请一实施例的电平转换电路的结构示意图。如图4所示，所述电平转换电路包括：异或门U7，反相器U1，反相器U2，电容C1，电容C2，反相器U3，反相器U4，反相器U5，反相器U6；其中，异或门U7、反相器U1和反相器U2工作在电压范围为VSS1～VDD1的电源域，反相器U3、反相器U4、反相器U5和反相器U6工作在电压范围为VSS2～VDD2的电源域，VDD1-VSS1＝VDD2-VSS2。

示例性地，所述输入模块包括异或门U7和反相器U1，异或门U7的第一输入端接收第一电压信号Vin，异或门U7的第二输入端接收第二电压信号Flip，异或门U7的输出端连接反相器U1的输入端，反相器U1的输出端作为所述输入模块的输出端。

示例性地，所述锁存器包括反相器U3和反相器U4，反相器U3的输入端与反相器U4的输出端连接，作为所述锁存器的第一端，反相器U3的输出端与反相器U4的输入端连接，作为所述锁存器的第二端。

示例性地，所述输出模块包括串联连接的反相器U5和反相器U6。反相器U5的输入端连接锁存器的第二端，反相器U5的输出端连接反相器U6的输入端，反相器U6的输出端作为所述输出模块的输出端。

示例性地，所述锁存器的第二端连接所述输出模块，所述输出模块输出电压范围为VSS2～VDD2的信号Vout。

图4所示的电平转换电路的工作原理与图3所示的电平转换电路的工作原理类似，此处不再赘述。

图5示出了根据本申请一实施例的电平转换电路的结构示意图。如图5所示，所述电平转换电路包括：反相器U1，异或门U6，反相器U2，电容C1，电容C2，反相器U3，反相器U4，反相器U5；其中，异或门U6、反相器U1和反相器U2工作在电压范围为VSS1～VDD1的电源域，反相器U3、反相器U4和反相器U5工作在电压范围为VSS2～VDD2的电源域，VDD1-VSS1＝VDD2-VSS2。

示例性地，所述输入模块包括异或门U6和反相器U1，反相器U1的输入端接收第一电压信号Vin，反相器U1的输出端连接异或门U6的第一输入端，异或门U6的第二输入端接收第二电压信号Flip，异或门U6的输出端作为所述输入模块的输出端。

示例性地，所述锁存器包括反相器U3和反相器U4，反相器U3的输入端与反相器U4的输出端连接，作为所述锁存器的第一端，反相器U3的输出端与反相器U4的输入端连接，作为所述锁存器的第二端。

示例性地，所述输出模块包括反相器U5，反相器U5的输入端连接锁存器的第一端，反相器U5的输出端作为所述输出模块的输出端。

示例性地，所述锁存器的第一端连接所述输出模块，所述输出模块输出电压范围为VSS2～VDD2的信号Vout。

图5所示的电平转换电路的工作原理与图3所示的电平转换电路的工作原理类似，此处不再赘述。

本申请实施例所述的电平转换电路，可以将信号从电压范围VSS1～VDD1的电源域传递到电压范围VSS2～VDD2的电源域，电路中全部晶体管均工作在VDD1～VSS1或VDD2～VSS2的电源域，晶体管承受的最大电压范围不超过VDD1～VSS1。本申请实施例所述的电平转换电路，可以全部使用可承受的最大电压范围在VDD1～VSS1以内的低压晶体管，在保证电路中的所有晶体管不超压的情况下，保证传输速度足够快，满足了传输高速动态信号的要求。同时，本申请实施例所述的电平转换电路通过使用锁存器，可以在输入波形长时间不变时，使得输出波形不会受电容上漏电的影响，仍然锁存在原输出波形上，直到新来的输入信号使得输出变动，解决了输入信号长期为低或长期为高时，输出波形受电容上漏电的影响导致输出波形变化的问题。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (9)

1.一种电平转换电路，其特征在于，所述电路包括：工作在第一电压域的输入模块和第一反相器、工作在第二电压域的锁存器和输出模块，以及连接所述第一反相器和锁存器的第一电容、第二电容；

所述输入模块的输入端接收第一电压域的第一电压信号和第二电压信号，输出端输出第三电压信号，在第一电压信号和第二电压信号同为高电平或同为低电平时，所述第三电压信号为高电平，在第一电压信号和第二电压信号中的一者为高电平，另一者为低电平时，所述第三电压信号为低电平；

所述第一电容的第一端连接所述输入模块的输出端和所述第一反相器的输入端，第二端连接所述锁存器的第一端；

所述第二电容的第一端连接所述第一反相器的输出端，第二端连接所述锁存器的第二端；

所述锁存器的第一端或第二端连接所述输出模块，所述输出模块输出第二电压域的第四电压信号。

2.根据权利要求1所述的电路，其特征在于，所述输入模块包括第一异或门和第二反相器，所述第一异或门的第一输入端接收所述第一电压信号，所述第一异或门的第二输入端接收所述第二电压信号，所述第一异或门的输出端连接所述第二反相器的输入端，所述第二反相器的输出端作为所述输入模块的输出端。

3.根据权利要求1所述的电路，其特征在于，所述输入模块包括第二异或门和第三反相器，所述第三反相器的输入端接收所述第一电压信号，所述第三反相器的输出端连接所述第二异或门的第一输入端，所述第二异或门的第二输入端接收所述第二电压信号，所述第二异或门的输出端作为所述输入模块的输出端。

4.根据权利要求1-3中任一项所述的电路，其特征在于，所述输出模块包括串联连接的至少一个反相器。

5.根据权利要求1-4中任一项所述的电路，其特征在于，所述锁存器包括第四反相器和第五反相器，所述第四反相器的输入端与所述第五反相器的输出端连接，作为所述锁存器的第一端，所述第四反相器的输出端与所述第五反相器的输入端连接，作为所述锁存器的第二端。

6.根据权利要求1-5中任一项所述的电路，其特征在于，所述电路的工作状态包括初始化阶段和正常工作阶段；所述初始化阶段从所述电路上电时刻开始，直至电路进入稳定状态；所述正常工作阶段在所述初始化阶段之后。

7.根据权利要求6所述的电路，其特征在于，所述电路的工作状态为初始化阶段时，所述第一电压信号为低电平信号，所述第二电压信号为包含一个高电平脉冲的脉冲信号。

8.根据权利要求6所述的电路，其特征在于，所述电路的工作状态为正常工作阶段时，所述第一电压信号为动态信号，所述第二电压信号为低电平信号。

9.根据权利要求1-8中任一项所述的电路，其特征在于，所述第一电压域的最大电压差和所述第二电压域的最大电压差相等。