CN117473932A - 一种敏捷设计库驱动的dtco高效优化方法 - Google Patents

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黄奕铭
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Abstract

本发明公开了一种敏捷设计库驱动的DTCO高效优化方法，涉及芯片研发技术，针对现有技术中调参复杂性高的问题提出本方案。定义芯片设计目标和要求后；分拆成可重复使用的若干设计单元；基于敏捷设计建立新设计单元库；采用深度学习和群智能算法对每个设计单元内的器件参数进行调优，生成满足对应指标需求的单元子版本；在各仿真器端拼接各个单元子版本并进行仿真迭代，找到最佳的单元子版本组合。优点在于，将深度学习和群智能算法与敏捷设计方法相结合，通过建立敏捷设计库令复杂的问题分解为可管理的单元级任务。在敏捷设计库中，包含了可重复使用的设计单元，如比较器、放大器电路块等。设计人员只需基于深度学习和群智能算法调整这些单元的参数。

Description

一种敏捷设计库驱动的DTCO高效优化方法
技术领域
本发明涉及芯片研发的设计工艺改良，尤其涉及一种敏捷设计库驱动的DTCO高效优化方法。
背景技术
随着半导体器件特征尺寸进入深纳米节点，芯片结构已从传统的平面结构进化为多栅结构，这引发了对芯片设计方法的深刻变革，因为这种技术变革要求更高的性能和更小的功耗。在这个快速发展的技术环境下，传统的芯片设计方法和工艺开发过程之间的协同和反馈机制显得不再足够。为了满足新工艺节点的要求，设计工艺协同优化(DTCO)应运而生。DTCO通过利用快速精确的建模建库技术和电路仿真引擎，使集成电路制造公司在工艺开发的早期阶段就能够全面考虑芯片设计的需求，从而提高芯片设计的效率和性能。因此，DTCO技术在工业界和学术界备受瞩目。
融合深度学习和群智能算法的DTCO优化方法为芯片设计带来了新的前景。它允许在芯片设计的早期阶段就考虑到了制造要求，从而在设计过程中提高了效率和性能。凭借准确的替代模型和高效的参数优化方法，可以迅速评估和优化多种设计方案，提供更可靠的设计决策依据，最终降低了开发时间和成本。
然而，在大规模新工艺节点下的芯片设计中，需要调整的晶体管数量超过数万个，晶体管调参的复杂性变得非常高，这使得仅依靠深度学习和群智能算法来优化设计流程显然不够。
发明内容
本发明目的在于提供一种敏捷设计库驱动的DTCO高效优化方法，以解决上述现有技术存在的问题。
本发明中所述一种敏捷设计库驱动的DTCO高效优化方法，包括如下步骤：
S1.定义大规模芯片设计的目标和要求；
S2.令待实现的电路结构分拆成可重复使用的若干设计单元；基于敏捷设计建立新设计单元库，公式为：C＝{M1，M2，M3…Mn}；其中，C表示整个大规模电路；Mn为被拆分的设计单元集合，n为设计单元的索引；
S3.根据各个设计单元的指标需求，采用深度学习和群智能算法对每个设计单元内的器件参数进行调优，生成满足对应指标需求的单元子版本；
S4.采用并行的方式在各仿真器端拼接各个单元子版本并进行仿真迭代，找到最佳的单元子版本组合。
所述步骤S3中，子版本集合公式为：
Mi＝{Oi1，Oi2，Oi3…Oij}
式中，i是1至所述n中的任意数；Oi1，Oi2，Oi3…Oij为满足指标需求的单元子版本集合，j为单元子版本的索引。
所述步骤S4中，基于脚本并行地将各个单元子版本连接在一起，以构建整个待实现电路的仿真模型，公式为：
Ck＝{O1j，O2j，O3j…Onj}
式中，Ck为新拼接的整个大规模电路，Onj为不同功能需求的单元子版本集合，k是产生的新拼接大规模电路的索引。
并行地启动仿真，同时运行多个Spice仿真器实例，对整个新生成的芯片电路进行仿真；在仿真迭代中，基于敏捷设计库中所有的集合，遍历地调整单元子版本的组合形式，采集仿真数据以评估整个芯片电路的性能，找到符合设计要求的最佳子版本组合及相应的芯片。
本发明中所述一种敏捷设计库驱动的DTCO高效优化方法，其优点在于，将深度学习和群智能算法与敏捷设计方法相结合，通过建立敏捷设计库令复杂的问题分解为可管理的单元级任务。在敏捷设计库中，包含了可重复使用的设计单元，如比较器、放大器电路块等。设计人员只需基于深度学习和群智能算法调整这些单元的参数，而不必直接处理数万个晶体管。最后，通过组合满足各个单元设计要求的子版本，实现整个芯片的设计。本发明提高了设计效率，降低了复杂性；为大规模新工艺节点下的芯片设计带来了一种更加高效和实用的解决方案，满足不断增长的技术需求。
附图说明
图1是本发明中所述一种敏捷设计库驱动的DTCO高效优化方法的流程示意图。
图2是常规的SAR ADC的模块拆分示意图。
图3是常规的电容阵列结构示意图。
图4是常规的前置预放大器结构示意图。
图5是常规的动态锁存比较器结构示意图。
具体实施方式
如图1所示，本发明中所述一种敏捷设计库驱动的DTCO高效优化方法具体包括如下步骤：
S1.明确定义大规模芯片设计的目标和要求，包括性能、功耗、面积、成本等方面的指标；
S2.待实现的电路结构由各种可重复使用的设计单元组成，例如电路块、IP核、标准单元等；
S3.根据各个设计单元的性能、功耗、面积、成本等方面的指标需求，采用深度学习和群智能算法对每个设计单元内的器件参数进行调优，生成多个满足指标需求的单元子版本；
S4.采用并行的方式在各仿真器端拼接各个单元并进行仿真迭代，以找到最佳的单元子版本组合，确保构建的电路满足芯片的指标需求。
在本实施例中，以基于GF40nm工艺的逐次逼近型模数转换器(SAR ADC)作为具体实施电路。电路主要由比较器、采样保持电路、电容阵列、控制SAR逻辑构成，而且各单元模块的具体电路结构均为现有技术的常规结构，本发明的改进在于单元模块的参数如何根据算法进行调优。
输入信号通过电容下极板的采样开关进入系统，接到比较器的输入端。逐次逼近过程中，根据电荷重分配的原理，SAR逻辑判断每一次的比较结果，决定电容下极板在高低参考电平之间的切换，即如果比较器输入端叠加的电压太高，，则减少接入高参考电平的电容数量，降低对应权重的电压值，直到输入信号被量化到最小分辨率的要求，得到数字输出码。
所述步骤S1中，所设计的大规模电路为可变更量化位数的SAR ADC,指标如下：分辨率范围为12～16位，在最低分辨率12位时期望采样速率达到20MSPS，最高分辨率16位时期望采样速率达到2MSPS，工作电压为3.3V，，参考电压为2.5V，电路功耗低于3mW。
所述步骤S2中，基于敏捷设计方法建立新设计单元库，，公式为：
C＝{M,M2,M3...M}
式中，C表示整个大规模电路，是一个包含所有模块的集合，M,M2,M3为被拆分的不同功能需求的设计单元，如比较器、放大器电路块、电容阵列；通信协议IP核；SRAM单元等，n为设计单元的索引。
如图2所示，SAR ADC拆分为以下可替换模块：采样开关，电容阵列，偏置电路，前置预放大器，动态锁存比较器，SAR逻辑，辅助逻辑电路和信号分频电路。其中偏置电路为前置预放大器提供电流，辅助逻辑电路进行使能信号的转换，分频电路从外部高速时钟分频得到采样信号，该三个模块在不同分辨率的SAR ADC中为共用单元，分别标记为M1，M2，M3；前置预放大器和动态锁存比较器的性能指标由系统分辨率、速度、噪声、失调和功耗的要求确定，分别标记为M4，M5；电容阵列、采样开关以及SAR逻辑电路三个设计单元则受到SAR ADC位数的约束，分别标记为M6，M7，M8。综上，基于敏捷设计方法，针对SAR ADC系统建立了一个包含所有模块单元的集合，这些单元在不同性能指标的SAR ADC设计中重复调用。
如图3所示，可变更有效位数的电容阵列经过单位电容值和数量的重组，可用于12～16位的SAR ADC。
各个设计单元的子版本集合公式为：
Mi＝{Oi1，Oi2，Oi3…Oij}
式中，Mi为某功能需求的设计单元，是一个包含基于深度学习和群智能算法产生的子版本集合，Oi1，Oi2，Oi3为满足指标需求的单元子版本集合，j为单元子版本的索引。
基于深度学习和群智能算法产生的子版本生成流程同专利CN202310960175.6，流程得到的若干个满足指标需求的单元子版本组成可重复使用集合。
以前置预放大器和动态锁存比较器为例说明S3步骤，图4为预放大器的模拟电路结构图，图5为动态锁存比较器电路结构图。
前置预放大器(M4单元)增大信号的幅度，降低动态比较器分辨率的要求，同时减小其等效到输入端的噪声和失调，同时起到隔绝回踢噪声的作用。。预放大器主要指标包括增益和带宽，增益由系统对分辨率、失调和噪声的要求确定，，带宽则与建立时间相关。根据步骤S3所述思路，采用深度学习和群智能算法对放大器内的器件参数进行调优，综合多方面指标，在12bit 20MSPS要求时得到最终的指标结果如下：
动态锁存比较器(M5单元)以时钟上升沿为开启工作信号，当正负端输入信号出现微小差异时，在正反馈交叉耦合对管作用下快速完成输出电平的锁存。动态比较器同样根据步骤S3的思路，产生多种子版本的集合，得到最优性能指标如下：
性能指标 优化结果
最小分辨率延时 540ps
等效输入噪声 628μV
功耗 141μA
基于脚本并行地将各个单元子版本连接在一起，以构建整个芯片电路的仿真模型，公式为：
Ck＝{O1j，O2j，O3j…Onj}
式中，Ck为新拼接的整个大规模电路，O1j，O2j，O3j为不同功能需求的单元子版本集合，k是产生的新拼接大规模电路的索引。
并行地启动仿真，同时运行多个Spice仿真器实例，对整个新生成的芯片电路进行仿真；在仿真迭代中，基于敏捷设计库中所有的集合，遍历地调整单元子版本的组合形式，采集仿真数据，包括性能、功耗、面积等指标，以评估整个芯片电路的性能，找到符合设计要求的最佳子版本组合及相应的电路。
最终，对各单元子版本重新组合后，得到12～16位SAR ADC前仿的性能指标如下：
分辨率(bit) 采样速率(MSPS) 信噪比(dB) 有效位数(bits) 功耗(mA)
12bit 20MSPS 70.83 11.47 3.113
13bit 13MSPS 74.33 12.05 2.668
14bit 7MSPS 80.89 13.14 1.806
15bit 4MSPS 87.03 14.17 1.534
16bit 2MSPS 91.34 15.12 1.140
通过这些方法的结合应用，可以使芯片设计团队能够更快地找到最佳的单元子版本组合，以确保构建的新工艺节点的大规模电路满足芯片的指标需求。同时，这也有助于降低设计迭代的时间和成本，提高了设计的效率和质量。
本发明的一种敏捷设计库驱动的DTCO高效优化方法，通过深度学习、群智能算法和敏捷设计方法的综合应用，本发明显著提高了芯片设计的效率。减少了开发时间和资源的需求，降低了芯片设计的成本。针对大规模新工艺节点下的复杂性问题，本发明引入了敏捷设计方法，降低了设计复杂性。有望促进半导体技术的快速发展，以满足不断增长的技术需求。
对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。

Claims (4)

1.一种敏捷设计库驱动的DTCO高效优化方法，其特征在于，包括如下步骤：
S1.定义大规模芯片设计的目标和要求；
S2.令待实现的电路结构分拆成可重复使用的若干设计单元；基于敏捷设计建立新设计单元库，公式为：C＝{M1，M2，M3...Mn}；其中，C表示整个大规模电路；Mn为被拆分的设计单元集合，n为设计单元的索引；
S3.根据各个设计单元的指标需求，采用深度学习和群智能算法对每个设计单元内的器件参数进行调优，生成满足对应指标需求的单元子版本；
S4.采用并行的方式在各仿真器端拼接各个单元子版本并进行仿真迭代，找到最佳的单元子版本组合。
2.根据权利要求1所述一种敏捷设计库驱动的DTCO高效优化方法，其特征在于，所述步骤S3中，子版本集合公式为：
Mi＝{Oi1，Oi2，Oi3...Oij}
式中，i是1至所述n中的任意数；Oi1，Oi2，Oi3...Oij为满足指标需求的单元子版本集合，j为单元子版本的索引。
3.根据权利要求1所述一种敏捷设计库驱动的DTCO高效优化方法，其特征在于，所述步骤S4中，基于脚本并行地将各个单元子版本连接在一起，以构建整个待实现电路的仿真模型，公式为：
Ck＝{O1j，O2j，O3j...Onj}
式中，Ck为新拼接的整个大规模电路，Onj为不同功能需求的单元子版本集合，k是产生的新拼接大规模电路的索引。
4.根据权利要求3所述一种敏捷设计库驱动的DTCO高效优化方法，其特征在于，并行地启动仿真，同时运行多个Spice仿真器实例，对整个新生成的芯片电路进行仿真；在仿真迭代中，基于敏捷设计库中所有的集合，遍历地调整单元子版本的组合形式，采集仿真数据以评估整个芯片电路的性能，找到符合设计要求的最佳子版本组合及相应的芯片。
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