CN117454832A - 电路芯片中数据通道的布线方法、装置、设备及介质 - Google Patents
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Abstract
本申请提供一种电路芯片中数据通道的布线方法、装置、设备及介质，该方法通过获取集成电路芯片中的待布线的多个时序路径及多个时序路径各自对应的时序优先级；根据多个时序路径各自对应的时序优先级，确定多个时序路径各自所属的目标绕线金属层及目标绕线金属层对应的缓冲器允许设置数量；根据目标绕线金属层对应的缓冲器允许设置数量，在目标绕线金属层中的每个时序路径上对应设置多个缓冲器，确定每个时序路径上相邻的缓冲器之间互连线的布线属性信息；根据每个时序路径上相邻的缓冲器之间互连线的布线属性信息，在目标绕线金属层的每个时序路径上自动化布线，以连接每个时序路径上所有的缓冲器。可实现绕线金属层中缓冲器之间自动化布线。
Description
技术领域
本申请涉及电路芯片技术，尤其涉及一种电路芯片中数据通道的布线方法、装置、设备及介质。
背景技术
随着集成电路工艺以及设计技术的不断提升，芯片规模不断增大，为了缓解芯片内不同部件之间复杂的通信问题，片上网络架构(network-on-chip,NoC)被经常用来取代传统的全局互联的方式。为了满足片上网络架构的不同节点之间进行的高速数据通信，数据传输通道通常需要进行高性能的设计。
针对这种高带宽且逻辑深度通常也存在区别的长通道物理设计，在有限的绕线资源情况下，高效快速地实现高性能的数据通道中的缓冲器Buffer之间的布局布线是非常重要的。对于此类特殊的物理设计，采用电子设计自动化(Electronic design automation,EDA)工具进行自动的布局布线通常不能按照设计者意图实现时序收敛，主要在于EDA工具对芯片内部各层金属的布线进行统一考虑和优化，并不会对某些更为关键的时序路径上的绕线进行优先处理，这就造成某些路径时序违例明显，另外一些路径的时序则非常宽松。
因此，为了实现差异化的布局布线策略并满足所有不同逻辑深度的时序路径的收敛，对于采用片上网络架构等类似的设计，借助于EDA工具对高速通道物理设计流程进行改进和优化，是非常有必要的。
发明内容
本申请提供一种电路芯片中数据通道的布线方法、装置、设备及介质，用以解决相关技术中数据通道中的缓冲器之间的布线方案性能较低，需要进行优化和改进的问题，实现提升数据通道中的缓冲器之间的布线性能的技术效果。
一方面，本申请提供一种电路芯片中数据通道的布线方法，所述方法包括：
获取集成电路芯片中的待布线的多个时序路径，以及多个所述时序路径各自对应的时序优先级；
根据多个所述时序路径各自对应的时序优先级，确定多个所述时序路径各自所属的目标绕线金属层，以及所述目标绕线金属层对应的缓冲器允许设置数量；
根据所述目标绕线金属层对应的缓冲器允许设置数量，在所述目标绕线金属层中的每个所述时序路径上对应设置多个缓冲器，并确定每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，其中，所述布线属性信息用于记录所述互连线的布线范围值；
根据每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，在所述目标绕线金属层的每个所述时序路径上进行自动化布线，以连接所述目标绕线金属层中每个所述时序路径上所有的所述缓冲器。
一种可选的实施方式，所述方法还包括：
获取所述集成电路芯片中多层绕线金属层各自的导电性能；
根据多层所述绕线金属层各自的导电性能，确定每层所述绕线金属层中的缓存器设置间隔距离；
根据每层所述绕线金属层的通道长度和所述缓存器设置间隔距离，确定每层所述绕线金属层对应的缓冲器允许设置数量。
一种可选的实施方式，获取所述集成电路芯片中多层绕线金属层各自的导电性能，包括：
获取所述集成电路芯片中多层绕线金属层各自对应的电阻和电容，其中，所述多层绕线金属层为布线方向一致的绕线金属层；
根据所述多层绕线金属层各自对应的电阻和电容，确定多层所述绕线金属层各自的导电性能。
一种可选的实施方式，获取多个所述时序路径各自对应的时序优先级，包括：
获取所述集成电路芯片的时钟控制数据，以及多个所述时序路径上各自的组合逻辑元器件数量，其中，所述时钟控制数据用于对所述集成电路芯片中多个组合逻辑元器件执行对应的时序控制，所述时序路径为不同的所述组合逻辑元器件之间的数据传输路径；
根据所述时钟控制数据和多个所述时序路径上各自的组合逻辑元器件数量，确定多个所述时序路径各自对应的时序优先级。
一种可选的实施方式，确定每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，包括：
获取每个所述时序路径上相邻的所述缓冲器之间互连线的最高绕线金属层和最低绕线金属层，其中，所述最高绕线金属层和所述最低绕线金属层相对设置；
将所述互连线的布线属性信息确定为：所述最高绕线金属层和所述最低绕线金属层均为所述目标绕线金属层，以使得相邻的所述缓冲器之间的所述互连线在所述目标绕线金属层上进行布线。
一种可选的实施方式，在所述目标绕线金属层的每个所述时序路径上进行自动化布线之后，所述方法还包括：
获取每个所述时序路径上相邻的所述缓冲器之间互连线的布线长度，其中，所述相邻的缓存器分别为第一缓冲器和第二缓冲器；
若所述布线长度大于线长阈值，则删除所述互连线，并在所述第一缓冲器和所述第二缓冲器之间的中间位置点补接一个第三缓冲器；
在完成所有第三缓冲器的补接后，将所述第一缓冲器和所述第三缓冲器之间的补丁连线，以及所述第二缓冲器和所述第三缓冲器之间的补丁连线，在所述目标绕线金属层的下一层绕线金属层上进行布线。
另一方面，本申请提供一种电路芯片中数据通道的布线装置，所述装置包括：
获取模块，用于获取集成电路芯片中的待布线的多个时序路径，以及多个所述时序路径各自对应的时序优先级；
第一确定模块，用于根据多个所述时序路径各自对应的时序优先级，确定多个所述时序路径各自所属的目标绕线金属层，以及所述目标绕线金属层对应的缓冲器允许设置数量；
第二确定模块，用于根据所述目标绕线金属层对应的缓冲器允许设置数量，在所述目标绕线金属层中的每个所述时序路径上对应设置多个缓冲器，并确定每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，其中，所述布线属性信息用于记录所述互连线的布线范围值；
布线处理模块，用于根据每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，在所述目标绕线金属层的每个所述时序路径上进行自动化布线，以连接所述目标绕线金属层中每个所述时序路径上所有的所述缓冲器。
另一方面，本申请提供一种电子设备，包括：处理器，以及与上述处理器连接的存储器；上述存储器存储计算机执行指令；上述处理器执行上述存储器存储的计算机执行指令，以实现如任一项上述的方法。
另一方面，本申请提供一种计算机可读存储介质，上述计算机可读存储介质中存储有计算机执行指令，上述计算机执行指令被处理器执行时用于实现如任一项上述的方法。
另一方面，本申请提供一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现任一项上述的方法。
本申请提供的电路芯片中数据通道的布线方法、装置、设备及介质，该方法通过获取集成电路芯片中的待布线的多个时序路径，以及多个时序路径各自对应的时序优先级；根据多个时序路径各自对应的时序优先级，确定多个时序路径各自所属的目标绕线金属层，以及目标绕线金属层对应的缓冲器允许设置数量；根据缓冲器允许设置数量，在目标绕线金属层中的每个时序路径上对应设置多个缓冲器，并确定每个时序路径上相邻的缓冲器之间互连线的布线属性信息，该布线属性信息用于记录互连线的布线范围值；根据每个时序路径上相邻的缓冲器之间互连线的布线属性信息，在目标绕线金属层的每个时序路径上进行自动化布线，以连接目标绕线金属层中每个时序路径上所有的缓冲器。
采用本申请方案，可以解决相关技术中数据通道中的缓冲器之间的布线方案性能较低，需要进行优化和改进的问题，根据每个时序路径上相邻的缓冲器之间互连线的布线属性信息，在目标绕线金属层的每个时序路径上进行自动化布线，这样可以连接目标绕线金属层中每个时序路径上所有的缓冲器，进而可以实现提升数据通道中的缓冲器之间的布线性能的技术效果。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1是本申请实施例所提供的一种电路芯片中数据通道的布线方法的流程示意图；
图2为本申请实施例提供的一种可选的电路芯片中数据通道的布线方法的流程示意图；
图3是本申请实施例所提供的一种可选的电路芯片中数据通道的布线方法的流程示意图；
图4是本申请实施例所提供的一种可选的电路芯片中数据通道的布线方法的流程示意图；
图5是本申请实施例所提供的一种可选的电路芯片中绕线金属层的布线优化方案的示意图；
图6为本申请实施例提供的一种电路芯片中数据通道的布线装置的结构框图；
图7为本申请实施例提供的一种电子设备的结构示意图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
首先对本申请所涉及的名词进行解释：
片上网络(Network-on-Chip,NOC)，是片上系统的一种新的通信方法，是多核技术的主要组成部分。
电子设计自动化(Electronic design automation,EDA),指利用计算机辅助设计软件完成大规模集成电路芯片的设计。
缓冲器(Buffer)，数字芯片中输入和输出电平一致的一种逻辑单元。
摆放过程Placement，具体可以是指数字物理设计中对标准逻辑单元进行摆放的过程。
时钟树综合(Clock Tree Synthesis，CTS)，是指数字物理设计中做时钟树的过程。
工程变更命令(Engineering Change Order，ECO)：集成电路设计中手动局部修改设计的过程。
随着集成电路工艺以及设计技术的不断提升，芯片规模不断增大，为了缓解芯片内不同部件之间复杂的通信问题，片上网络架构NoC被经常用来取代传统的全局互联的方式。为了满足片上网络架构的不同节点之间进行的高速数据通信，数据传输通道通常需要进行高性能的设计。
针对这种高带宽且逻辑深度通常也存在区别的长通道物理设计，在有限的绕线资源情况下，高效快速地实现高性能的数据通道中的缓冲器Buffer之间的布局布线是非常重要的。对于此类特殊的物理设计，采用电子设计自动化EDA工具进行自动的布局布线通常不能按照设计者意图实现时序收敛，主要在于EDA工具对芯片内部各层金属的布线进行统一考虑和优化，并不会对某些更为关键的时序路径上的绕线进行优先处理，这就造成某些路径时序违例明显，另外一些路径的时序则非常宽松。
因此，为了实现差异化的布局布线策略并满足所有不同逻辑深度的时序路径的收敛，对于采用片上网络架构等类似的设计，借助于EDA工具对高速通道物理设计流程进行改进和优化，是非常有必要的。
本申请提供的电路芯片中数据通道的布线方法，旨在解决现有技术的如上技术问题。下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
图1是本申请实施例所提供的一种电路芯片中数据通道的布线方法的流程示意图，如图1所示，该方法包括：
S101，获取集成电路芯片中的待布线的多个时序路径，以及多个上述时序路径各自对应的时序优先级。
S102，根据多个上述时序路径各自对应的时序优先级，确定多个上述时序路径各自所属的目标绕线金属层，以及上述目标绕线金属层对应的缓冲器允许设置数量。
S103，根据上述目标绕线金属层对应的缓冲器允许设置数量，在上述目标绕线金属层中的每个上述时序路径上对应设置多个缓冲器，并确定每个上述时序路径上相邻的上述缓冲器之间互连线的布线属性信息，其中，上述布线属性信息用于记录上述互连线的布线范围值。
S104，根据每个上述时序路径上相邻的上述缓冲器之间互连线的布线属性信息，在上述目标绕线金属层的每个上述时序路径上进行自动化布线，以连接上述目标绕线金属层中每个上述时序路径上所有的上述缓冲器。
可选的，本申请实施例所提供的电路芯片中数据通道的布线方法，可以在电子设计自动化EDA工具上实现，以达到在目标绕线金属层的每个时序路径上进行自动化布线的目的，实现以连接目标绕线金属层中每个时序路径上所有的缓冲器，提升数据通道中的缓冲器之间的布线性能。
可选的，上述目标绕线金属层为集成电路芯片中多层绕线金属层中的一个，本申请实施例中，上述多层绕线金属层为集成电路芯片中布线方向一致的绕线金属层。例如，集成电路芯片中的所有绕线金属层包括：M1、M2、M3、M4、M5、M6、M7、M8、M9(例如，可以设置对应层级由低到高，处理的时序路径的优先级由低到高)，则本申请实施例中所示例性描述的多层绕线金属层即可以为M5、M7、M9这些布线方向一致的绕线金属层，该目标绕线金属层为集成电路芯片中多层绕线金属层中的一个，例如，M5、M7或M9。并且，本申请实施例中，预先在上述所有绕线金属层的下方设置有集成电路芯片的底层功能逻辑单元，即集成电路芯片的各个组合逻辑元器件。
由于在高速通道物理设计过程中，物理通道的宽度都是有限的，金属绕线资源比较紧张，合理地分配每层的绕线资源是非常重要的。通过获取集成电路芯片中的多个上述时序路径各自对应的时序优先级，例如可以理解的是，本申请实施例中，可以将组合逻辑元器件级数更多的时序路径对应的时序优先级相对更高，因此可以根据多个上述时序路径各自对应的时序优先级，确定多个上述时序路径各自所属的目标绕线金属层，例如，如果一个时序路径的优先级为最高优先级，则对应该时序路径所属的目标绕线金属层为M9，并确定M9所对应的缓冲器允许设置数量。
例如，可以首先获取M9的导电性能，即电阻和电容，之后，再根据M9的导电性能，确定M9的缓存器设置间隔距离。最后根据M9的通道长度和缓存器设置间隔距离，确定M9对应的缓冲器允许设置数量。
一种示例中，假设M9的通道长度是3000微米，缓存器设置间隔距离是200微米，则M9对应的缓冲器允许设置数量就是15个。
进一步的，本申请实施例中，根据M9的缓冲器允许设置数量，在M9中的每个上述时序路径上对应设置多个缓冲器，例如，每间隔200微米则设置一个缓冲器，共设置15个，并确定每个上述时序路径上相邻的上述缓冲器之间互连线的布线属性信息，即采用上述布线属性信息用于记录上述互连线的布线范围值。本申请实施例中，相邻的上述缓冲器之间互连线的最高绕线金属层和最低绕线金属层均可以设置为上述目标绕线金属层M9。
最后，EDA工具可以根据每个时序路径上相邻的缓冲器之间互连线的布线属性信息，在M9的每个上述时序路径上进行自动化布线，以连接目标绕线金属层中每个时序路径上所有的上述缓冲器，例如可以是将时序路径的始端和输入组合逻辑元器件连接，将时序路径的末端和输出组合逻辑元器件连接，该时序路径的中间则采用本申请实施例给出的方案，均匀分布设置多个缓冲器，多个缓冲器中的相邻缓冲器之间再采用互连线连接。
可以理解的是，缓冲器是一种放大电路，有一个输入引脚和一个输出引脚，当信号从输入引脚进入缓冲器时，缓冲器可以增强数据信号的电流、电压和功率，并通过输出引脚将信号送入下一个互连线，再送到下一个缓冲器，这样，可以使得集成电路中的数据信号能够顺利传输，避免外界干扰和传输损耗。因此，本申请实施例通过在每一个时序路径上均匀设置多个缓冲器，能够增加数据信号的驱动能力,确保数据信号能够正确、稳定地进行传输。
可选的，本申请实施例中设置的缓冲器可以但不限于为BUFXn类型，BUFXm等类型，鉴于不同类型的缓冲器对绕线金属层的驱动性能不同，本申请实施例中，示例性优选采用BUFXn类型的缓冲器对可选的实施例进行解释说明。
本申请提供的电路芯片中数据通道的布线方法，通过获取集成电路芯片中的待布线的多个时序路径，以及多个时序路径各自对应的时序优先级；根据多个时序路径各自对应的时序优先级，确定多个时序路径各自所属的目标绕线金属层，以及目标绕线金属层对应的缓冲器允许设置数量；根据缓冲器允许设置数量，在目标绕线金属层中的每个时序路径上对应设置多个缓冲器，并确定每个时序路径上相邻的缓冲器之间互连线的布线属性信息，该布线属性信息用于记录互连线的布线范围值；根据每个时序路径上相邻的缓冲器之间互连线的布线属性信息，在目标绕线金属层的每个时序路径上进行自动化布线，以连接目标绕线金属层中每个时序路径上所有的缓冲器。
采用本申请方案提供的一种高效的适用于高速互连通道物理设计中的布线、绕线流程，具有更强的确定性以及可配置性，对于绕线资源紧张的设计，该方案相对于的全自动绕线方式，互连线的布线绕道detour现象更少，而且相比于完全采用利用EDA工具全自动的绕线方式，时序路径各自对应的时序优先级和目标绕线金属层对应的缓冲器允许设置数量是预先设置的，这样的布线方案可以有效地降低在高层绕线金属层的互连线的电阻电容，对于降低设计中关键时序路径的延时更有效。
一种可选的实施方式，如图2所示，上述方法还包括：
S201，获取上述集成电路芯片中多层绕线金属层各自的导电性能。
S202，根据多层上述绕线金属层各自的导电性能，确定每层上述绕线金属层中的缓存器设置间隔距离。
S203，根据每层上述绕线金属层的通道长度和上述缓存器设置间隔距离，确定每层上述绕线金属层对应的缓冲器允许设置数量。
可选的，本申请实施例中，上述多层绕线金属层为布线方向一致的绕线金属层。
一种可选的实施方式，如图3所示，获取上述集成电路芯片中多层绕线金属层各自的导电性能，包括：
S301，获取上述集成电路芯片中多层绕线金属层各自对应的电阻和电容。
S302，根据上述多层绕线金属层各自对应的电阻和电容，确定多层绕线金属层各自的导电性能。
一种示例中，可以根据集成电路芯片中多层绕线金属层各自的电阻R和电容C特性，确定多层绕线金属层各自的导电性能。
本实施例中，假设考虑三层绕线方向一致的绕线金属层M5/M7/M9的层级越高，则对应的导电性能相对低层级的绕线金属层而言越好。即通常在集成电路芯片中高层绕线金属层具有更小的R和C，在本申请例中假设M9的R和C最小，M5的R和C则最大。
在确定采用缓冲器类型BufXn逐个驱动数据信号的情况下，例如，M5/M7/M9绕线金属层中设置缓存器的缓冲器设置间隔距离，分别对应为d5/d7/d9。一种示例中，假设M5的通道长度是3000微米，缓存器设置间隔距离是200微米，则M5对应的缓冲器允许设置数量就是15个。
采用上述实施例，可以将每层绕线金属层被充分并且均匀地利用到，实现将缓冲器在集成电路芯片的垂直通道数据流向的方向上均匀的铺开，以增加数据信号的驱动能力,确保数据信号能够正确、稳定地进行传输。
一种可选的实施方式，获取多个上述时序路径各自对应的时序优先级，包括：
获取上述集成电路芯片的时钟控制数据。
根据上述时钟控制数据，确定多个上述时序路径各自对应的时序优先级。
可选的，上述时钟控制数据用于对上述集成电路芯片中多个组合逻辑元器件执行对应的时序控制，上述时序路径为不同的上述组合逻辑元器件之间的数据传输路径。
本申请可选的一种示例中，可以采用每层绕线金属层的通道宽度(例如5微米)确定每层绕线金属层上可绕线的时序路径的数量，不同绕线金属层的时序路径的数量可以设置为相同或不同。
可选的，本申请实施例可以预先采用EDA工具，完成对集成电路芯片中组合逻辑元器件的摆放过程placement，以及对组合逻辑元器件进行做时钟树的过程CTS，即确定对组合逻辑元器件的时序控制(例如开始、暂停、结束等过程)，得到集成电路芯片的完成时钟树的数据DB(database)。本申请实施例可以采用EDA工具实现对时钟布线的ECO(数据信号)，确保在进行数据信号线布线之前得到完整可靠的时钟信号连线，具体的，该时钟信号连线具体为不受数据信号线干扰的时钟信号金属连线。
一种可选的实施方式，确定每个上述时序路径上相邻的上述缓冲器之间互连线的布线属性信息，包括：
获取每个上述时序路径上相邻的上述缓冲器之间互连线的最高绕线金属层和最低绕线金属层。
将互连线的布线属性信息确定为：上述最高绕线金属层和上述最低绕线金属层均为上述目标绕线金属层，以使得相邻的上述缓冲器之间的上述互连线在上述目标绕线金属层上进行布线。
可选的，上述最高绕线金属层和上述最低绕线金属层相对设置。一种可选的示例中，对每个时序路径上插入的所有缓冲器，每相邻两个缓冲器之间的互连线进行布线属性信息的设置，主要是对每条互连线设置其最高绕线金属层和最低绕线金属层。在本申请方案中，同一条互连线的最高绕线金属层和最低绕线金属层是同一层，目的是想使得每条互连线，除了向下打孔以完成多个缓冲器之间的互连之外，尽可能多的在目标绕线金属层，即特定的层级进行绕线。
例如，以上述实施例中M9为导电性能相对较好的目标绕线金属层，则最高时序优先级的时序路径上的缓冲器之间的互连线，需要设置上最高绕线金属层和最低绕线金属层均为M9。这样可以保证根据多个时序路径各自对应的时序优先级，确定多个时序路径各自所属的目标绕线金属层，具有更强的确定性以及可配置性，对于绕线资源紧张的设计，本申请实施例中互连线的布线绕道detour现象更少，布线性能更佳。
一种可选的实施方式，如图4所示，在上述目标绕线金属层的每个上述时序路径上进行自动化布线之后，上述方法还包括：
S401，获取每个上述时序路径上相邻的上述缓冲器之间互连线的布线长度，其中，上述相邻的缓存器分别为第一缓冲器和第二缓冲器。
S402，若上述布线长度大于线长阈值，则删除上述互连线，并在上述第一缓冲器和上述第二缓冲器之间的中间位置点补接一个第三缓冲器。
S403，在完成所有第三缓冲器的补接后，将上述第一缓冲器和上述第三缓冲器之间的补丁连线，以及上述第二缓冲器和上述第三缓冲器之间的补丁连线，在上述目标绕线金属层的下一层绕线金属层上进行布线。
本申请实施例采用上述步骤方法，对目标绕线金属层的每个时序路径上进行自动化布线结果进行检查和优化，以对不满足线长阈值要求的布线情况，补充接入新的缓冲器和新的补丁连线。
例如，以上述目标绕线金属层为M9为例，如果M9中每个时序路径上相邻的缓冲器之间互连线的布线长度大于线长阈值，例如图5所示的布线优化示意图，具体是相邻的缓冲器1和缓冲器2之间的互连线(M9绕线)的布线长度大于预先设置的一个标准的线长阈值X，则确定缓冲器1和缓冲器2之间的M9绕线为违例连线，因此删除缓冲器1和缓冲器2之间的M9绕线，并在缓冲器1和缓冲器2之间的M9绕线之间的中间位置点补接一个缓冲器3。
具体的，本申请实施例中是检测到每层绕线金属层中所有实际绕线距离超过X的违例连线，然后删掉这类违例连线的物理金属线，逻辑上的连接并不切断。
本申请实施例，通过在该物理金属线两端的缓冲器1和缓冲器2的中间位置点，重新插入一个新的第三缓冲器(例如可以为BUFXn类型)，即如图5所示的缓冲器3，然后，将缓冲器1和缓冲器3之间的补丁连线，以及缓冲器2和缓冲器3之间的补丁连线的最高绕线金属层和最低绕线金属层，即布线属性信息，均设置为M9的下一层绕线金属层M7，即得到将缓冲器1和缓冲器3之间的M7绕线1，以及缓冲器2和缓冲器3之间的M7绕线2。进一步的，本申请实施例，在完成所有的缓冲器3的补接后，采用EDA工具选择所有的补丁连线M7绕线在M7上进行布线设置。
需要说明的，本申请实施例，针对布线属性信息为M7的互连线进行类似上述步骤方法的操作，实现对布线属性信息为M7的互连线的布线和补丁优化流程；针对布线属性信息为M5的互连线进行类似上述步骤方法的操作，实现对布线属性信息为M5的互连线的布线和补丁优化流程。最后，本申请实施例，还可以采用EDA工具对集成电路中剩余的未进行布线的缓冲器之间的互连线进行布线，即完成该设计的布线阶段的所有工作。
需要说明的是，本申请所涉及的用户信息(包括但不限于用户设备信息、用户个人信息等)和数据(包括但不限于用于分析的数据、存储的数据、展示的数据等)，均为经用户授权或者经过各方充分授权的信息和数据，并且相关数据的收集、使用和处理需要遵守相关国家和地区的相关法律法规和标准，并提供有相应的操作入口，供用户选择授权或者拒绝。
根据本申请的一个或多个实施例，提供了一种电路芯片中数据通道的布线装置，图6为本申请实施例提供的一种电路芯片中数据通道的布线装置的结构框图，如图6所示，上述装置包括：
获取模块601，用于获取集成电路芯片中的待布线的多个时序路径，以及多个上述时序路径各自对应的时序优先级。
第一确定模块602，用于根据多个上述时序路径各自对应的时序优先级，确定多个上述时序路径各自所属的目标绕线金属层，以及上述目标绕线金属层对应的缓冲器允许设置数量。
第二确定模块603，用于根据上述目标绕线金属层对应的缓冲器允许设置数量，在上述目标绕线金属层中的每个上述时序路径上对应设置多个缓冲器，并确定每个上述时序路径上相邻的上述缓冲器之间互连线的布线属性信息，其中，上述布线属性信息用于记录上述互连线的布线范围值。
布线处理模块604，用于根据每个上述时序路径上相邻的上述缓冲器之间互连线的布线属性信息，在上述目标绕线金属层的每个上述时序路径上进行自动化布线，以连接上述目标绕线金属层中每个上述时序路径上所有的上述缓冲器。
根据本申请的一个或多个实施例，上述装置还包括：
性能确定模块，用于获取上述集成电路芯片中多层绕线金属层各自的导电性能；
距离确定模块，用于根据多层上述绕线金属层各自的导电性能，确定每层上述绕线金属层中的缓存器设置间隔距离；
数量确定模块，用于根据每层上述绕线金属层的通道长度和上述缓存器设置间隔距离，确定每层上述绕线金属层对应的缓冲器允许设置数量。
根据本申请的一个或多个实施例，性能确定模块，包括：
第一获取单元，用于获取上述集成电路芯片中多层绕线金属层各自对应的电阻和电容，其中，上述多层绕线金属层为布线方向一致的绕线金属层；
第一确定单元，用于根据上述多层绕线金属层各自对应的电阻和电容，确定多层绕线金属层各自的导电性能。
根据本申请的一个或多个实施例，获取模块包括：
第二获取单元，用于获取上述集成电路芯片的时钟控制数据，其中，上述时钟控制数据用于对上述集成电路芯片中多个组合逻辑元器件执行对应的时序控制，上述时序路径为不同的上述组合逻辑元器件之间的数据传输路径；
第二确定单元，用于根据上述时钟控制数据，确定多个上述时序路径各自对应的时序优先级。
根据本申请的一个或多个实施例，第二确定模块，包括：
第三获取单元，用于获取每个上述时序路径上相邻的上述缓冲器之间互连线的最高绕线金属层和最低绕线金属层，其中，上述最高绕线金属层和上述最低绕线金属层相对设置；
第三确定单元，用于将互连线的布线属性信息确定为：上述最高绕线金属层和上述最低绕线金属层均为上述目标绕线金属层，以使得相邻的上述缓冲器之间的上述互连线在上述目标绕线金属层上进行布线。
根据本申请的一个或多个实施例，上述装置还包括：
长度获取模块，用于获取每个上述时序路径上相邻的上述缓冲器之间互连线的布线长度，其中，上述相邻的缓存器分别为第一缓冲器和第二缓冲器；
补接模块，用于若上述布线长度大于线长阈值，则删除上述互连线，并在上述第一缓冲器和上述第二缓冲器之间的中间位置点补接一个第三缓冲器；
补充布线模块，用于在完成所有第三缓冲器的补接后，将上述第一缓冲器和上述第三缓冲器之间的补丁连线，以及上述第二缓冲器和上述第三缓冲器之间的补丁连线，在上述目标绕线金属层的下一层绕线金属层上进行布线。
在示例性实施例中，本申请实施例还提供了一种电子设备，包括：处理器，以及与上述处理器连接的存储器；
上述存储器存储计算机执行指令；
上述处理器执行上述存储器存储的计算机执行指令，以实现如任一项上述的方法。
在示例性实施例中，本申请实施例还提供了一种计算机可读存储介质，上述计算机可读存储介质中存储有计算机执行指令，上述计算机执行指令被处理器执行时用于实现如任一项上述的方法。
在示例性实施例中，本申请实施例还提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现任一项上述的方法。
为了实现上述实施例，本申请实施例还提供了一种电子设备。参考图7，其示出了适于用来实现本申请实施例的电子设备700的结构示意图，该电子设备700可以为终端设备或服务器。其中，终端设备可以包括但不限于诸如移动电话、笔记本电脑、数字广播接收器、消息收发设备，游戏控制台，医疗设备，健身设备，个人数字助理(Personal DigitalAssistant，简称PDA)、平板电脑(Portable Android Device，简称PAD)、便携式多媒体播放器(Portable Media Player，简称PMP)、车载终端(例如车载导航终端)等等的移动终端以及诸如数字TV、台式计算机等等的固定终端。图7示出的电子设备仅仅是一个示例，不应对本申请实施例的功能和使用范围带来任何限制。
如图7所示，电子设备700可以包括处理装置(例如中央处理器、图形处理器等)701，其可以根据存储在只读存储器(Read Only Memory，简称ROM)702中的程序或者从存储装置708加载到随机访问存储器(Random Access Memory，简称RAM)703中的程序而执行各种适当的动作和处理。在RAM 703中，还存储有电子设备700操作所需的各种程序和数据。处理装置701、ROM 702以及RAM 703通过总线704彼此相连。输入/输出(I/O)接口705也连接至总线704。
通常，以下装置可以连接至I/O接口705：包括例如触摸屏、触摸板、键盘、鼠标、摄像头、麦克风、加速度计、陀螺仪等的输入装置706；包括例如液晶显示器(Liquid CrystalDisplay，简称LCD)、扬声器、振动器等的输出装置707；包括例如磁带、硬盘等的存储装置708；以及通信装置709。通信装置709可以允许电子设备700与其他设备进行无线或有线通信以交换数据。虽然图7示出了具有各种装置的电子设备700，但是应理解的是，并不要求实施或具备所有示出的装置。可以替代地实施或具备更多或更少的装置。
特别地，根据本申请的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本申请的实施例包括一种计算机程序产品，其包括承载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信装置709从网络上被下载和安装，或者从存储装置708被安装，或者从ROM 702被安装。在该计算机程序被处理装置701执行时，执行本申请实施例的方法中限定的上述功能。
需要说明的是，本申请上述的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本申请中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行装置或者器件使用或者与其结合使用。而在本申请中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、RF(射频)等等，或者上述的任意合适的组合。
上述计算机可读介质可以是上述电子设备中所包含的；也可以是单独存在，而未装配入该电子设备中。
上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被该电子设备执行时，使得该电子设备执行上述实施例所示的方法。
可以以一种或多种程序设计语言或其组合来编写用于执行本申请的操作的计算机程序代码，上述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LocalArea Network，简称LAN)或广域网(Wide Area Network，简称WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
附图中的流程图和框图，图示了按照本申请各种实施例的方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，该模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
描述于本申请实施例中所涉及到的单元可以通过软件的方式实现，也可以通过硬件的方式来实现。其中，单元的名称在某种情况下并不构成对该单元本身的限定，例如，第一获取单元还可以被描述为“获取至少两个网际协议地址的单元”。
本文中以上描述的功能可以至少部分地由一个或多个硬件逻辑部件来执行。例如，非限制性地，可以使用的示范类型的硬件逻辑部件包括：现场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、片上系统(SOC)、复杂可编程逻辑设备(CPLD)等等。
在本申请的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行装置或设备使用或与指令执行装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。
Claims (10)
1.一种电路芯片中数据通道的布线方法，其特征在于，所述方法包括：
获取集成电路芯片中的待布线的多个时序路径，以及多个所述时序路径各自对应的时序优先级；
根据多个所述时序路径各自对应的时序优先级，确定多个所述时序路径各自所属的目标绕线金属层，以及所述目标绕线金属层对应的缓冲器允许设置数量；
根据所述目标绕线金属层对应的缓冲器允许设置数量，在所述目标绕线金属层中的每个所述时序路径上对应设置多个缓冲器，并确定每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，其中，所述布线属性信息用于记录所述互连线的布线范围值；
根据每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，在所述目标绕线金属层的每个所述时序路径上进行自动化布线，以连接所述目标绕线金属层中每个所述时序路径上所有的所述缓冲器。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
获取所述集成电路芯片中多层绕线金属层各自的导电性能；
根据多层所述绕线金属层各自的导电性能，确定每层所述绕线金属层中的缓存器设置间隔距离；
根据所述绕线金属层的通道长度和所述缓存器设置间隔距离，确定每层所述绕线金属层对应的缓冲器允许设置数量。
3.根据权利要求2所述的方法，其特征在于，获取所述集成电路芯片中多层绕线金属层各自的导电性能，包括：
获取所述集成电路芯片中多层所述绕线金属层各自对应的电阻和电容，其中，所述多层绕线金属层为布线方向一致的绕线金属层；
根据所述多层绕线金属层各自对应的电阻和电容，确定多层所述绕线金属层各自的导电性能。
4.根据权利要求1所述的方法，其特征在于，获取多个所述时序路径各自对应的时序优先级，包括：
获取所述集成电路芯片的时钟控制数据，以及多个所述时序路径上各自的组合逻辑元器件数量，其中，所述时钟控制数据用于对所述集成电路芯片中多个组合逻辑元器件执行对应的时序控制，所述时序路径为不同的所述组合逻辑元器件之间的数据传输路径；
根据所述时钟控制数据和多个所述时序路径上各自的组合逻辑元器件数量，确定多个所述时序路径各自对应的时序优先级。
5.根据权利要求1所述的方法，其特征在于，确定每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，包括：
获取每个所述时序路径上相邻的所述缓冲器之间互连线的最高绕线金属层和最低绕线金属层，其中，所述最高绕线金属层和所述最低绕线金属层相对设置；
将所述互连线的布线属性信息确定为：所述最高绕线金属层和所述最低绕线金属层均为所述目标绕线金属层，以使得相邻的所述缓冲器之间的所述互连线在所述目标绕线金属层上进行布线。
6.根据权利要求1所述的方法，其特征在于，在所述目标绕线金属层的每个所述时序路径上进行自动化布线之后，所述方法还包括：
获取每个所述时序路径上相邻的所述缓冲器之间互连线的布线长度，其中，所述相邻的缓存器分别为第一缓冲器和第二缓冲器；
若所述布线长度大于线长阈值，则删除所述互连线，并在所述第一缓冲器和所述第二缓冲器之间的中间位置点补接一个第三缓冲器；
在完成所有第三缓冲器的补接后，将所述第一缓冲器和所述第三缓冲器之间的补丁连线，以及所述第二缓冲器和所述第三缓冲器之间的补丁连线，在所述目标绕线金属层的下一层绕线金属层上进行布线。
7.一种电路芯片中数据通道的布线装置，其特征在于，所述装置包括：
获取模块，用于获取集成电路芯片中的待布线的多个时序路径，以及多个所述时序路径各自对应的时序优先级；
第一确定模块，用于根据多个所述时序路径各自对应的时序优先级，确定多个所述时序路径各自所属的目标绕线金属层，以及所述目标绕线金属层对应的缓冲器允许设置数量；
第二确定模块，用于根据所述目标绕线金属层对应的缓冲器允许设置数量，在所述目标绕线金属层中的每个所述时序路径上对应设置多个缓冲器，并确定每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，其中，所述布线属性信息用于记录所述互连线的布线范围值；
布线处理模块，用于根据每个所述时序路径上相邻的所述缓冲器之间互连线的布线属性信息，在所述目标绕线金属层的每个所述时序路径上进行自动化布线，以连接所述目标绕线金属层中每个所述时序路径上所有的所述缓冲器。
8.一种电子设备，其特征在于，包括：处理器，以及与所述处理器连接的存储器；
所述存储器存储计算机执行指令；
所述处理器执行所述存储器存储的计算机执行指令，以实现如权利要求1至6中任一项所述的方法。
9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现如权利要求1至6中任一项所述的方法。
10.一种计算机程序产品，其特征在于，包括计算机程序，该计算机程序被处理器执行时实现权利要求1至6中任一项所述的方法。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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