CN117454824A - 基于双层多目标优化的芯片电路设计方法 - Google Patents

基于双层多目标优化的芯片电路设计方法 Download PDF

Info

Publication number
CN117454824A
CN117454824A CN202311805382.0A CN202311805382A CN117454824A CN 117454824 A CN117454824 A CN 117454824A CN 202311805382 A CN202311805382 A CN 202311805382A CN 117454824 A CN117454824 A CN 117454824A
Authority
CN
China
Prior art keywords
optimization
chip
circuit
chip circuit
objective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202311805382.0A
Other languages
English (en)
Other versions
CN117454824B (zh
Inventor
胡旺
李欣悦
章语
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN202311805382.0A priority Critical patent/CN117454824B/zh
Publication of CN117454824A publication Critical patent/CN117454824A/zh
Application granted granted Critical
Publication of CN117454824B publication Critical patent/CN117454824B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F18/00—Pattern recognition
    • G06F18/20—Analysing
    • G06F18/23—Clustering techniques
    • G06F18/232—Non-hierarchical techniques
    • G06F18/2321—Non-hierarchical techniques using statistics or function optimisation, e.g. modelling of probability density functions
    • G06F18/23213—Non-hierarchical techniques using statistics or function optimisation, e.g. modelling of probability density functions with fixed number of clusters, e.g. K-means clustering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/06—Multi-objective optimisation, e.g. Pareto optimisation using simulated annealing [SA], ant colony algorithms or genetic algorithms [GA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Probability & Statistics with Applications (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Artificial Intelligence (AREA)
  • Bioinformatics & Cheminformatics (AREA)
  • Bioinformatics & Computational Biology (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Evolutionary Biology (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供了基于双层多目标优化的芯片电路设计方法，属于芯片电路优化设计领域。本发明包括：电路结构初始化、元器件参数初始化、最优候选芯片电路集合初始化、参考向量初始化、上层优化、电路预选（芯片性能粗估、参考向量自适应更新、电路选择）、下层优化、优化后的芯片电路适应度评估、最优候选芯片电路集合维护。本发明通过结合人工智能中的双层优化方法和多目标进化优化方法对芯片电路进行优化，可以获得一组互补占优的电路结构的同时，寻优当前电路结构下最优的元器件参数设置，可以降低芯片设计成本，提高产品质量和性能。

Description

基于双层多目标优化的芯片电路设计方法
技术领域
本发明属于芯片电路优化设计领域，具体涉及基于双层多目标优化的芯片电路设计方法。
背景技术
芯片电路优化智能设计是指通过人工智能技术来改进芯片电路设计的过程。随着半导体技术的不断发展和应用的广泛推广，芯片电路设计面临着诸多挑战。传统的手工设计方法需要耗费大量时间和资源，而且往往无法达到最佳性能。因此，研究人员开始探索利用人工智能技术来改进芯片电路设计的效率和质量。
首先，传统的芯片电路设计方法存在一些局限性。在传统方法中，设计师需要依靠经验和直觉进行设计决策，这种方法容易受到个人能力和经验的限制，难以在理想的时间内突破芯片电路性能。而且，芯片电路设计空间庞大复杂，设计参数众多，传统方法往往无法充分搜索和优化设计空间，导致设计结果不够理想。另外，芯片电路的需求日益复杂多样化，如今，人们对于芯片电路的功耗、速度、面积等性能指标要求越来越高，并且在不同应用场景下的需求也存在差异。传统的手工设计方法无法快速适应不同需求，而利用人工智能技术可以根据具体要求和约束条件，自动优化芯片电路设计，提高设计的可行性和灵活性。同时，芯片电路优化智能设计有助于提高芯片产业的竞争力。芯片作为信息社会的核心组成部分，其性能和效率直接关系到整个系统的性能和效率。通过利用人工智能技术进行芯片电路优化，可以降低生产成本，提高产品质量和性能。
芯片电路优化智能设计是为了解决传统芯片设计方法的局限性，利用人工智能技术来提高设计效率、优化设计结果，并提高芯片产业的竞争力。这一领域的研究将对半导体产业的发展和信息技术的进步产生深远影响。但是目前芯片电路优化智能设计通常需要大量的数据来进行训练和学习，在获取到的数据可能有限，或者数据的质量和准确性不高时，将可能影响优化算法的效果。同时，当前的芯片电路智能优化设计非常依赖模型的训练，而模型的训练过程需要耗费大量的计算资源和时间。
一些芯片电路设计方法使用仿真工具对芯片电路进行采样，再训练人工神经网络对芯片电路进行快速的质量评估，但由于神经网络的输入数据的维度必须固定，因此一个神经网络只能训练获得一个固定结构下的芯片电路在不同元器件参数下的性能。最后，传统进化算法需要固定维度的个体组成种群进行优化工作，而芯片电路优化设计问题中电路结构将决定元器件数量，因此不同电路结构下的参数数量存在很大的差异。如果要利用传统进化优化方法直接对芯片电路结构和参数同时进行寻优，需要设计更复杂的策略解决优化过程中个体参数变化的问题。
传统的双层优化算法首先进行上层优化，然后在不考虑所有解的优劣情况下，将上层优化中获得的所有解引入到下层进行优化。这种做法对于计算资源和时间都会产生较大的浪费，尤其由于本发明中使用了仿真工具，在进行芯片质量评估时非常耗时，因此不能使用传统的双层优化直接进行芯片电路设计。同时，进化优化的效率对种群高质量解具有较高的依赖性，而传统的随机抽样等方法由于在解集抽取时不考虑解集分布等历史信息，难以保证选择到具有代表性的解进行下层优化，将降低整个种群引导者的性能，最终导致芯片电路质量不佳。
发明内容
本发明的目的在于针对目前芯片电路优化中传统的手工设计方法的不足，并结合当前芯片电路智能优化设计对数据和模型的依赖问题，提供基于双层多目标优化的芯片电路设计方法，在不需要进行模型训练的情况下，使用双层优化的方法，寻优芯片电路最优结构和及其对应的元器件参数；同时，利用多目标进化优化的优势，寻优满足芯片电路设计中相互冲突目标的一组帕累托（Pareto）最优候选电路集合。
本发明提供的基于双层多目标优化的芯片电路设计方法，通过结合双层优化和多目标优化方法对芯片电路进行寻优，以获得具有高性能的芯片电路。首先初始化若干电路结构，并为电路结构中的元器件参数赋值；然后在目标空间中初始化参考向量，用于辅助后续下层优化个体选择；然后进入上层优化阶段，采用多目标寻优方法对芯片电路结构进行优化产生电路结构子代，并利用元器件参数平均值对芯片电路子代性能进行粗估计，根据芯片电路子代性能对参考向量进行更新，以更好地反映电路分布情况，并进一步选择出具有多样性和代表性的电路结构进入下层优化；在下层优化阶段，使用梯度下降、进化优化等方法对每个电路结构的元器件参数进行优化，获得当前电路结构下最优元器件参数；合并上层优化中的其他电路结构与优化后的电路结构以获取更优的电路结构集合；然后根据多目标芯片电路优化问题计算每个电路结构适应度并进行环境选择以获得最优候选芯片电路集合；重复进行上层优化、下层优化和环境选择过程，最后获得最优候选芯片电路集合。
为实现上述目的，本发明采用如下技术方案：
基于双层多目标优化的芯片电路设计方法，包括以下步骤：
步骤1、电路结构初始化；设定编码规则对电路结构进行编码，随机生成N个不同的电路结构，得到N个芯片电路；
步骤2、元器件参数初始化；为每个电路结构中的所有元器件参数随机赋值；
步骤3、最优候选芯片电路集合初始化；根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个芯片电路的适应度值并将这N个芯片电路作为最优候选芯片电路集合；
步骤4、自适应参考向量初始化；在问题目标空间中均匀初始化维度为N 0的参考向量V，以辅助后续下层优化个体优选；
步骤5、上层优化；将N个芯片电路按照多目标寻优方法，通过进化算子操作生成N个子代芯片电路；
步骤6、电路预选；根据电路结构进化历史信息更新参考向量，基于更新后的参考向量从N个子代芯片电路中选择N 0个具有代表性和多样性的优秀芯片电路，并提取其对应的元器件参数参与到下层优化中，获取当前N 0个优秀芯片电路下的最优元器件参数，具体按照如下过程进行：
步骤6.1、电路结构性能粗估；初始化N个子代芯片电路的元器件参数为相应元器件参数平均值，根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个子代芯片电路中相互冲突目标性能作为其适应度值，以粗略地反映芯片电路质量；
步骤6.2、基于历史信息和动量的参考向量自适应更新；根据N个子代芯片电路的适应度，按照设定的动量更新参考向量在问题目标空间中的分布；
步骤6.3、选择电路；基于更新后的参考向量从N个子代芯片电路中选择N 0个子代芯片电路，并提取其对应的元器件参数参与到下层优化中，以获取当前N 0个子代芯片电路下的最优元器件参数；
步骤7、下层优化；选择优化方法优化确定N 0个子代芯片电路的元器件参数，获得优化后的N 0个高性能子代芯片电路，并替换原来上层优化中的N 0个子代芯片电路；
步骤8、优化后的芯片电路适应度评估；根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个优化后的子代芯片电路的适应度值；
步骤9、最优候选芯片电路集合维护；根据所获得的N个优化后的子代芯片电路的适应度值，更新最优候选芯片电路集合，保证其中的芯片电路由多目标电路优化问题的帕累托阈值前沿S构成；
步骤10、达到停止条件则停止实验，此时的帕累托阈值前沿S即为优化获得的最优候选芯片电路集合，否则继续执行步骤5-步骤10。
进一步的，所述步骤6.2中，基于历史信息和动量的参考向量自适应更新的详细过程为:
步骤6.2.1、根据子代芯片电路的优化目标，利用聚类算法对子代的芯片电路进行聚类，得到M个子类，其中，M＜N0；
步骤6.2.2、根据不同子类中子代芯片电路的数量，生成N 0个子代参考向量V’，每个子类至少分配一个子代参考向量；子代参考向量的具体分配方法为：根据子代芯片电路数量的比例[k 1:k 2:‧‧‧:k m : ‧‧‧:k M ]，k m 代表第m个子类中的芯片电路数量，芯片电路总数量为K，分别为每个子类分配N 0×(k m /K)个子代参考向量；
步骤6.2.3、计算参考向量V和子代参考向量V’中距离最近的参考向量v i 和v’j作为一对参考向量，选取N 0对参考向量为基础，按照设定的动量分配更新获得更新后的参考向量V’’。
进一步的，所述步骤6.2.1中，聚类算法包括但不限于K-means聚类，K-means++聚类；
进一步的，所述步骤6.2.3中，动量分配包括但不限于：[0.8,0.2]，[0.9,0.1]，其中前者表示V的动量，后者表示V’的动量；
进一步的，所述步骤1中的编码规则包括但不限于：将长度分别为P1，P2，P3的三段编码构成一个电路结构，分别表征该电路结构的元器件种类，数量和连接方式。
进一步的，所述步骤3中的多目标芯片电路优化设计问题的优化目标包括但不限于：芯片电路的低频增益和输出带宽、芯片电路的功耗和性能。
进一步的，所述步骤3中的片电路仿真软件包括但不限于：cadence仿真软件。
进一步的，所述步骤5中采用的多目标寻优方法可为多目标遗传算法（MOGA）或多目标粒子群优化算法（MOPSO）等多目标进化优化算法（MOEA）中的任意一种。
进一步的，所述步骤5中进化算子是根据选择的多目标进化优化算法所确定的对应的进化操作。
进一步的，所述步骤7中采用的对N 0个确定电路结构的元器件参数进行优化的方法包括但不限于：梯度下降法寻优、进化算法寻优。
进一步的，所述步骤10中双层多目标进化优化方法停止条件包括但不限于：设定的最大迭代次数、设定的寻优精度。
与现有技术相比，本发明具有以下优点：
1、本发明中，通过多目标寻优方法求解得到的候选芯片电路集合是由一组互不占优的电路组成，可以平衡芯片电路设计中的冲突目标，并提供更多的芯片设计方案。
2、使用双层优化的方法，将离散问题（芯片电路结构优化）和连续问题（芯片电路元器件参数优化）分别进行优化，可以解决传统方法带来的难点，简化问题难度，在获得一组优化的芯片电路结构的同时，获得当前芯片电路结构下的最优元器件参数。
3、使用基于自适应参考向量的方法，根据种群分布信息进行下层个体优选，在上层优化的解集中选择具有代表性和多样性的解参与到下层优化，在减少计算资源和时间消耗的情况下，能在最大程度上提升双层优化算法本身的性能。
附图说明
图1为本发明中基于双层优化的多目标芯片电路设计流程图。
图2为本发明中从N个电路结构中选择N 0个具有多样性和代表性的电路结构的电路预选的流程图。
具体实施方式
下面将结合附图和实施例对本发明作进一步地详细描述。
为了在优化芯片电路最优结构的同时获取当前电路结构下的最优元器件参数设置方案，本实施例提供了芯片电路的智能双层优化设计方法，如图1所示，包括以下步骤：
步骤1、电路结构初始化。设定编码规则对电路结构（包括元器件种类、数量、连接方式）进行编码，随机生成N个不同电路结构。本实施例中，编码规则包括但不限于：将长度分别为P1，P2，P3的三段编码构成一个电路结构，分别表征该电路结构的元器件种类，数量和连接方式；
步骤2、元器件参数初始化。为每个电路结构中的所有元器件参数随机赋值。实施时，在给定参数范围内对相应元器件类型、数量和连接方式随机赋值即可；
步骤3、最优候选芯片电路集合初始化。根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个芯片电路的适应度值并将这N个芯片电路作为最优候选芯片电路集合。多目标芯片电路优化设计问题的优化目标包括但不限于：芯片电路的低频增益和输出带宽、芯片电路的功耗和性能，芯片电路仿真软件包括但不限于：cadence仿真软件；
步骤4、参考向量初始化。在问题目标空间中均匀初始化维度为N 0的参考向量，拟辅助后续下层优化个体优选；
步骤5、上层优化。将N个芯片电路按照多目标优化方法的基本思想，通过进化算子操作生成N个子代芯片电路，推动电路结构的进化；本实施例中采用的多目标寻优方法可为多目标遗传算法（MOGA）或多目标粒子群优化算法（MOPSO）等多目标进化优化算法（MOEA）中的任意一种，进化算子是根据选择的多目标进化优化算法所确定的对应的进化操作；
步骤6、电路预选。根据电路结构进化历史信息更新参考向量，并利用参考向量从N个芯片电路中选择N 0个具有代表性和多样性的优秀芯片电路，并提取其对应的元器件参数参与到下层优化中，以获取当前N 0个优秀芯片电路下的最优元器件参数。详细过程如图2所示，按照如下过程进行：
步骤6.1、电路结构性能粗估。初始化N个子代芯片电路的元器件参数为相应元器件参数平均值，根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个子代芯片电路中相互冲突目标性能（包括但不限于：芯片电路的低频增益和输出带宽、芯片电路的功耗和性能）作为其适应度值，以粗略地反映芯片电路质量；
步骤6.2、基于历史信息和动量的参考向量自适应更新。根据N个子代芯片电路的适应度，基于历史参考向量信息V，按照设定的动量更新参考向量在目标空间中的分布，以更好地反映整个芯片电路功耗和性能的分布情况。
步骤6.2.1、根据子代电路的功耗和性能指标，利用聚类算法对子代芯片电路进行聚类，得到M个子类，其中，M＜N0；聚类算法包括但不限于K-means聚类，K-means++聚类；
步骤6.2.2、根据不同子类中子代芯片电路的数量，生成N 0个子代参考向量V’，每个子类至少分配一个子代参考向量；子代参考向量的具体分配方法为：根据子代芯片电路数量的比例[k 1:k 2:‧‧‧:k m : ‧‧‧:k M ]，k m 代表第m个子类中的芯片电路数量，芯片电路总数量为K，分别为每个子类分配N 0×(k m /K)个子代参考向量；
步骤6.2.3、计算参考向量V和子代参考向量V’中距离最近的参考向量v i 和v’j作为一对参考向量，选取N 0对参考向量为基础，按照设定的动量分配更新获得新的参考向量V’’；更新参考向量的动量分配包括但不限于：[0.8,0.2]，[0.9,0.1]，其中前者表示V的动量，后者表示V’的动量；
步骤6.3、电路选择。基于新参考向量V’’从N个子代芯片电路中选择N 0个具有代表性和多样性的优秀芯片电路，并提取其对应的元器件参数参与到下层优化中，以获取当前N 0个优秀芯片电路下的最优元器件参数。
步骤7、下层优化。选择优化方法优化确定N 0个优秀芯片电路的元器件参数，获得优化后的N 0个高性能芯片电路，并替换原来上层优化中的N 0个子代芯片电路，获得具有更高质量的子代芯片电路集合。本实施例中采用的对N 0个芯片电路的元器件参数进行优化确定的方法包括但不限于：梯度下降法寻优、进化算法寻优；
步骤8、优化后的芯片电路适应度评估。根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个优化后的子代芯片电路的适应度值。本实施例中，多目标芯片电路优化设计问题的优化目标包括但不限于：芯片电路的低频增益和输出带宽、芯片电路的功耗和性能，芯片电路仿真软件包括但不限于cadence仿真软件；
步骤9、最优候选芯片电路集合维护。根据所获得的N个优化后的子代芯片电路的适应度值，更新最优候选芯片电路集合，保证其中的芯片电路由多目标电路优化问题的帕累托（Pareto）阈值前沿构成；
步骤10、达到双层多目标进化优化方法停止条件则停止实验，此时的帕累托阈值前沿S即为优化获得的最优候选芯片电路集合，否则继续执行步骤5-10。双层多目标进化优化方法停止条件包括但不限于：设定的最大迭代次数、设定的寻优精度。
实施例
以放大电路优化问题为例进一步描述发明实施例。参与构成放大电路中的元器件为电阻、电容和三极管（例如经典的共射极放大电路、分压偏置式共射极放大电路和分压偏置式共射极放大电路等就是利用这三种元器件构成的放大电路），其元器件总量设定不得超过10个；此实施例拟优化权衡功耗和性能的芯片电路，其中功耗和性能这两个相互冲突的目标都是越大越好。
步骤1、电路结构初始化。按照以下方式对一个电路结构（对应于进化计算中的一个个体）进行整数编码：设定个体维度为56，每个个体分别由维度为1，10和45的子个体P1，P2，P3构成，P1，P2，P3分别表征电路结构的元器件种类，数量和连接方式。具体而言，P1表征电路结构中元器件种类，编码范围为[1,2,3]三个整数；P2表征电路结构中元器件数量，编码范围为1到10的十个整数；P3表征元器件连接方式，编码范围为[0,1]两个整数，其中0代表对应两个元器件之间没有连接，1代表对应两个元器件之间相互连接。按照这种编码方式随机生成100个芯片电路；
步骤2、元器件参数初始化。本实施例中的电路元器件包括：电容、电阻、三极管，分别设定电阻和电容的参数范围为[1Ω,100Ω]、[10F,50F]，三极管没有参数。对元器件参数进行初始化时，按照相应参数范围随机初始化各个芯片电路电阻和电容；
步骤3、最优候选芯片电路集合初始化。调用cadence仿真工具，计算100个芯片电路的功耗和性能，并将这100个芯片电路作为初始最优候选芯片电路集合S；
步骤4、参考向量初始化。在本实施例中，将选择自适应参考向量优选下层优化的个体，因此在初始化时，需要初始化一组在目标空间中均匀分布的参考向量V，根据巴莱多定律，这组参考向量维度为20，即V=[v1,v2,…,v i ,…,v20]（其中vi表示V中第i个参考向量），以在后续进化中辅助优选进行下层优化的电路结构；
步骤5、上层优化。将100个芯片电路按照多目标遗传算法的基本思想进行交叉产生子代，并按照0.05的概率进行变异进化获得100个电路结构的子代芯片电路，推动电路结构的进化；
步骤6、电路预选。根据电路结构进化历史信息更新参考向量，并利用参考向量从100个芯片电路中选择20个具有代表性和多样性的优秀芯片电路，并提取其对应的元器件参数参与到下层优化中，获取当前20个优秀芯片电路下的最优元器件参数。详细过程如图2所示，按照如下过程进行：
步骤6.1、电路结构性能粗估。初始化100个子代芯片电路的元器件参数为相应元器件参数平均值，即所有电路结构中电阻参数设定为50.5Ω，所有电容参数设定为30F；然后根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算这100个子代芯片电路的功耗和性能，以粗略地反映芯片电路质量；
步骤6.2、基于历史信息和动量的参考向量自适应更新。根据100个子代芯片电路的功耗和性能，基于历史参考向量信息，按照设定的动量更新参考向量在目标空间中的分布，以更好地反映整个芯片电路功耗和性能的分布情况，参考向量的更新方式如下：
步骤6.2.1、根据子代芯片电路的功耗和性能指标，利用K-means算法对子代芯片电路进行聚类，生成10个芯片电路子类，每个子类中的芯片电路数量不一定相同；
步骤6.2.2、根据不同子类中子代芯片电路的数量，生成20个子代参考向量V’=[v’1,v’2,…,v’ j ,…,v’20]（其中v’ j 表示V’中第j个参考向量），表示每个子类至少分配一个子代参考向量，子代参考向量的具体分配方法为：根据子代芯片电路数量的比例[k 1:k 2:‧‧‧:k m : ‧‧‧:k 10 ]，k m 代表第m个子类中的芯片电路数量，芯片电路总数量为K，分别为每个子类分配N 0×(k m /K)个子代参考向量；以此来反映子代电路的拥挤度，用作参考向量自适应调正的反馈信息；
步骤6.2.3、计算参考向量V和子代参考向量V’中距离最近的v i 和v’ j ，以v i 动量为0.8，v’ j 动量为0.2，按照公式（a）更新获得新的V’’,V’’=[v’’1,v’’2,…,v’’ i ,…,v’’20],其中
v’’i=0.8×v i +0.2×v’ j
步骤6.3、电路选择。距离20个参考向量V’’最近的20个子代芯片电路被选择作为具有代表性和多样性的优秀芯片电路。确定下层优选的20个优秀芯片电路后，提取其对应的元器件参数参与到下层优化中，以获取当前20个芯片下的最优元器件参数。
步骤7、下层优化。按照梯度下降法寻优20个优秀芯片电路的元器件参数，获得当前电路结构下最优元器件参数，即获得优化后的20个高性能芯片电路，并替换原来上层优化中的20个子代芯片电路，获得具有更高质量的子代芯片电路集合；
步骤8、优化后的芯片电路适应度评估。计算优化后的具有更高质量的100个子代芯片电路的功耗和性能，以评估芯片电路性能；
步骤9、最优候选芯片电路集合维护。根据所获得的优化后的100个子代芯片电路，利用帕累托排序更新最优候选芯片电路集合S，保证其中的芯片电路由多目标电路优化问题的帕累托（Pareto）阈值前沿（S中保存具有平衡功耗和性能的最优电路集合）构成；
步骤10、达到设定的迭代次数则停止实验，此时的帕累托阈值前沿S即为优化获得的最优候选芯片电路集合，否则继续执行步骤5-10。
通过实施例1可知，本发明的芯片电路优化设计方法采用多目标寻优方法通过结合双层优化和多目标优化方法对芯片电路进行寻优，获得一组平衡功耗和性能的芯片电路（优化设计包含电路结构和相应的元器件参数）。图1为本发明中基于双层优化的多目标芯片电路设计流程图，核心部分为基于双层优化的多目标芯片电路优化，借助对芯片电路结构和相应参数的分别寻优，可以获得当前芯片最优结构下的最优元器件参数设置。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.基于双层多目标优化的芯片电路设计方法，其特征在于，包括以下步骤：
步骤1、电路结构初始化；设定编码规则对电路结构进行编码，随机生成N个不同的电路结构，得到N个芯片电路；
步骤2、元器件参数初始化；为每个电路结构中的所有元器件参数随机赋值；
步骤3、最优候选芯片电路集合初始化；根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个芯片电路的适应度值并将这N个芯片电路作为最优候选芯片电路集合；
步骤4、自适应参考向量初始化；在问题目标空间中均匀初始化维度为N 0的参考向量V，以辅助后续下层优化个体优选；
步骤5、上层优化；将N个芯片电路按照多目标寻优方法，通过进化算子操作生成N个子代芯片电路；
步骤6、电路预选；根据电路结构进化历史信息更新参考向量，基于更新后的参考向量从N个子代芯片电路中选择N 0个具有代表性和多样性的优秀芯片电路，并提取其对应的元器件参数参与到下层优化中，获取当前N 0个优秀芯片电路下的最优元器件参数，具体按照如下过程进行：
步骤6.1、电路结构性能粗估；初始化N个子代芯片电路的元器件参数为相应元器件参数平均值，根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个子代芯片电路中相互冲突目标性能作为其适应度值，以粗略地反映芯片电路质量；
步骤6.2、基于历史信息和动量的参考向量自适应更新；根据N个子代芯片电路的适应度，按照设定的动量更新参考向量在问题目标空间中的分布；
步骤6.3、选择电路；基于更新后的参考向量从N个子代芯片电路中选择N 0个子代芯片电路，并提取其对应的元器件参数参与到下层优化中，以获取当前N 0个子代芯片电路下的最优元器件参数；
步骤7、下层优化；选择优化方法优化确定N 0个子代芯片电路的元器件参数，获得优化后的N 0个高性能子代芯片电路，并替换原来上层优化中的N 0个子代芯片电路；
步骤8、优化后的芯片电路适应度评估；根据多目标芯片电路优化设计问题的优化目标，调用芯片电路仿真软件，计算N个优化后的子代芯片电路的适应度值；
步骤9、最优候选芯片电路集合维护；根据所获得的N个优化后的子代芯片电路的适应度值，更新最优候选芯片电路集合，保证其中的芯片电路由多目标电路优化问题的帕累托阈值前沿S构成；
步骤10、达到停止条件则停止实验，此时的帕累托阈值前沿S即为优化获得的最优候选芯片电路集合，否则继续执行步骤5-步骤10。
2.根据权利要求1所述的基于双层多目标优化的芯片电路设计方法，其特征在于，所述步骤6.2中，基于历史信息和动量的参考向量自适应更新的步骤具体如下：
步骤6.2.1、根据子代芯片电路的优化目标，利用聚类算法对子代的芯片电路进行聚类，得到M个子类，其中，M＜N0；
步骤6.2.2、根据不同子类中子代芯片电路的数量，生成N 0个子代参考向量V’，每个子类至少分配一个子代参考向量；子代参考向量的具体分配方法为：根据子代芯片电路数量的比例[k 1:k 2:‧‧‧:k m : ‧‧‧:k M ]，k m 代表第m个子类中的芯片电路数量，芯片电路总数量为K，分别为每个子类分配N 0×(k m /K)个子代参考向量；
步骤6.2.3、计算参考向量V和子代参考向量V’中距离最近的参考向量v i 和v’j作为一对参考向量，选取N 0对参考向量为基础，按照设定的动量分配更新获得更新后的参考向量V’’。
3.根据权利要求2所述的基于双层多目标优化的芯片电路设计方法，其特征在于，步骤6.2.1中所述聚类算法包括但不限于K-means聚类，K-means++聚类。
4.根据权利要求3所述的基于双层多目标优化的芯片电路设计方法，其特征在于，所述步骤6.2.3中，动量分配包括但不限于：[0.8,0.2]，[0.9,0.1]，其中前者表示参考向量V的动量，后者表示子代参考向量V’的动量。
5.根据权利要求4所述的基于双层多目标优化的芯片电路设计方法，其特征在于，步骤1中编码规则为：将长度分别为P1，P2，P3的三段编码构成一个电路结构，分别表征该电路结构的元器件种类，数量和连接方式。
6.根据权利要求5所述的基于双层多目标优化的芯片电路设计方法，其特征在于，所述步骤3中，多目标芯片电路优化设计问题的优化目标为芯片电路的低频增益和输出带宽、芯片电路的功耗和性能相互冲突的芯片性能指标；使用的芯片电路仿真软件包括但不限于cadence仿真软件。
7.根据权利要求6所述的基于双层多目标优化的芯片电路设计方法，其特征在于，步骤5中所述多目标寻优方法为多目标遗传算法、多目标粒子群优化算法、多目标进化优化算法中的任意一种，所述进化算子操作是根据选择的多目标寻优方法所确定的对应的进化操作。
8.根据权利要求7所述的基于双层多目标优化的芯片电路设计方法，其特征在于，所述步骤7中，下层优化时使用的优化方法包括但不限于梯度下降法寻优、进化算法寻优。
9.根据权利要求8所述的基于双层多目标优化的芯片电路设计方法，其特征在于，所述步骤10中，双层多目标进化优化方法停止条件包括但不限于：设定的最大迭代次数、设定的寻优精度。
CN202311805382.0A 2023-12-26 2023-12-26 基于双层多目标优化的芯片电路设计方法 Active CN117454824B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311805382.0A CN117454824B (zh) 2023-12-26 2023-12-26 基于双层多目标优化的芯片电路设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311805382.0A CN117454824B (zh) 2023-12-26 2023-12-26 基于双层多目标优化的芯片电路设计方法

Publications (2)

Publication Number Publication Date
CN117454824A true CN117454824A (zh) 2024-01-26
CN117454824B CN117454824B (zh) 2024-03-01

Family

ID=89591306

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311805382.0A Active CN117454824B (zh) 2023-12-26 2023-12-26 基于双层多目标优化的芯片电路设计方法

Country Status (1)

Country Link
CN (1) CN117454824B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117556775A (zh) * 2024-01-10 2024-02-13 电子科技大学 多目标芯片电路参数优化设计方法
CN117688888A (zh) * 2024-02-04 2024-03-12 电子科技大学(深圳)高等研究院 一种知识和数据双驱动的多任务电路参数进化方法
CN117910410A (zh) * 2024-03-19 2024-04-19 电子科技大学 大规模多目标模拟芯片电路进化优化设计方法
CN117910410B (zh) * 2024-03-19 2024-05-31 电子科技大学 大规模多目标模拟芯片电路进化优化设计方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050143845A1 (en) * 2003-12-24 2005-06-30 Hirotaka Kaji Multiobjective optimization apparatus, multiobjective optimization method and multiobjective optimization program
JP2009099051A (ja) * 2007-10-18 2009-05-07 Yamaha Motor Co Ltd パラメトリック多目的最適化装置、パラメトリック多目的最適化方法およびパラメトリック多目的最適化プログラム
CN114239404A (zh) * 2021-12-17 2022-03-25 电子科技大学 一种基于多目标优化的材料智能优化设计方法
WO2023029446A1 (zh) * 2021-09-02 2023-03-09 广东泰坦智能动力有限公司 基于遗传算法的谐振变换器设计参数选定方法
CN116579371A (zh) * 2023-05-18 2023-08-11 南京信息工程大学 一种双层优化异构代理模型辅助多目标进化优化计算方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050143845A1 (en) * 2003-12-24 2005-06-30 Hirotaka Kaji Multiobjective optimization apparatus, multiobjective optimization method and multiobjective optimization program
JP2009099051A (ja) * 2007-10-18 2009-05-07 Yamaha Motor Co Ltd パラメトリック多目的最適化装置、パラメトリック多目的最適化方法およびパラメトリック多目的最適化プログラム
WO2023029446A1 (zh) * 2021-09-02 2023-03-09 广东泰坦智能动力有限公司 基于遗传算法的谐振变换器设计参数选定方法
CN114239404A (zh) * 2021-12-17 2022-03-25 电子科技大学 一种基于多目标优化的材料智能优化设计方法
CN116579371A (zh) * 2023-05-18 2023-08-11 南京信息工程大学 一种双层优化异构代理模型辅助多目标进化优化计算方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
XIANGYU ZHANG等: "Reconfigurable VLSI implementation for learning vector quantization with on-chip learning circuit", JOURNAL OF APPLIED PHYSIC, vol. 55, no. 4, 3 March 2016 (2016-03-03), pages 1 - 8 *
杨小燕: "基于进化算法的数模混合电路测试优选方法研究", 中国优秀硕士学位论文全文数据库信息科技辑, no. 1, 15 January 2023 (2023-01-15), pages 135 - 817 *
邓钥丹: "数据驱动的镍基高温合金多目标优化设计与开发", 铸造技术, vol. 43, no. 5, 18 May 2022 (2022-05-18), pages 351 - 356 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117556775A (zh) * 2024-01-10 2024-02-13 电子科技大学 多目标芯片电路参数优化设计方法
CN117556775B (zh) * 2024-01-10 2024-03-22 电子科技大学 多目标芯片电路参数优化设计方法
CN117688888A (zh) * 2024-02-04 2024-03-12 电子科技大学(深圳)高等研究院 一种知识和数据双驱动的多任务电路参数进化方法
CN117688888B (zh) * 2024-02-04 2024-05-17 电子科技大学(深圳)高等研究院 一种知识和数据双驱动的多任务电路参数进化方法
CN117910410A (zh) * 2024-03-19 2024-04-19 电子科技大学 大规模多目标模拟芯片电路进化优化设计方法
CN117910410B (zh) * 2024-03-19 2024-05-31 电子科技大学 大规模多目标模拟芯片电路进化优化设计方法

Also Published As

Publication number Publication date
CN117454824B (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
CN117454824B (zh) 基于双层多目标优化的芯片电路设计方法
CN113361680B (zh) 一种神经网络架构搜索方法、装置、设备及介质
Xie et al. An efficient two-phase approach for reliable collaboration-aware service composition in cloud manufacturing
CN116402002B (zh) 一种用于芯片布局问题的多目标分层强化学习方法
CN113962186A (zh) 芯片布局方法、装置、终端设备及计算机可读存储介质
Siegmund et al. A comparative study of dynamic resampling strategies for guided evolutionary multi-objective optimization
CN109543247B (zh) 基于nsga-ⅱ的模拟集成电路参数优化设计方法及装置
CN115481727A (zh) 一种基于进化计算的意图识别神经网络生成与优化方法
CN110569883A (zh) 基于Kohonen网络聚类和ReliefF特征选择的空气质量指数预测方法
CN111832817A (zh) 基于mcp罚函数的小世界回声状态网络时间序列预测方法
Falahiazar et al. Determining the Parameters of DBSCAN Automatically Using the Multi-Objective Genetic Algorithm.
Guenounou et al. TSK fuzzy model with minimal parameters
Pappa et al. A multiobjective genetic algorithm for attribute selection
Roh et al. Design of iterative fuzzy radial basis function neural networks based on iterative weighted fuzzy c-means clustering and weighted LSE estimation
CN113807040B (zh) 一种面向微波电路的优化设计方法
JP7137074B2 (ja) 最適化計算方法、最適化計算装置及び最適化計算プログラム
CN114841106A (zh) 一种基于规则引导的遗传算法的集成电路优化方法及系统
CN114647790A (zh) 应用于行为意图分析的大数据挖掘方法及云端ai服务系统
CN113987984A (zh) 一种片上电感自动化设计系统及设计方法
Weihong et al. A fuzzy classifier based on Mamdani fuzzy logic system and genetic algorithm
CN115438877A (zh) 一种基于灰狼算法求解多目标分布式柔性车间调度优化方法
CN115526417A (zh) 多无人车任务分配方法、装置、车辆及存储介质
Mehnen et al. Systematic analyses of multi-objective evolutionary algorithms applied to real-world problems using statistical design of experiments
Hinojosa et al. Multi-objective evolutionary algorithm for tuning the Type-2 inference engine on classification task
CN114528094A (zh) 基于lstm和遗传算法的分布式系统资源优化分配方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant