CN117435388A - 一种数据监控方法、装置、设备及存储介质 - Google Patents

一种数据监控方法、装置、设备及存储介质 Download PDF

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CN117435388A CN202311406064.7A CN202311406064A CN117435388A CN 117435388 A CN117435388 A CN 117435388A CN 202311406064 A CN202311406064 A CN 202311406064A CN 117435388 A CN117435388 A CN 117435388A
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Abstract

本发明公开了一种数据监控方法、装置、设备及存储介质。该方法包括：获取主通道数据和备用通道数据；将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；将第一存储区域、第二存储区域以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域、第二存储区域以及第三存储区域的动态校验码均不同，则启动数据自恢复；根据自恢复后的数据再次进行三模冗余表决，若第一存储区域、第二存储区域以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据。通过本发明的技术方案，能够对数据进行实时监控，保证数据的可靠性。

Description

一种数据监控方法、装置、设备及存储介质
技术领域
本发明实施例涉及电力技术领域，尤其涉及一种数据监控方法、装置、设备及存储介质。
背景技术
现今的电力系统中，变电站中的各类装置涉及数据处理时，存在大量使用FPGA(Field Programmable Gate Arrays，现场可编程门阵列)芯片来完成数据处理和交互的情景，但实际使用过程中，智能变电站长期运行后，单器件失效的概率明显增高，FPGA用来存储采样数据的RAM(Random Access Memory，随机存取存储)区容易发生比特位翻转导致采样数据异常，数据输出可信度低，进而引起保护装置误动。
发明内容
本发明实施例提供一种数据监控方法、装置、设备及存储介质，解决了FPGA采样数据异常导致数据输出可信度低，进而引起保护装置误动问题。
根据本发明的一方面，提供了一种数据监控方法，该方法应用于监控系统，所述监控系统包括：处理设备和后端设备，所述数据监控方法由处理设备执行，其中，所述处理设备包括主从AD采样芯片和主从FPGA芯片，其中，主AD采样芯片与主FPGA芯片的采样控制器相连接，从AD采样芯片与从FPGA芯片的采样控制器相连接，所述数据监控方法包括：
获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据；
将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；
将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复；
根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据。
根据本发明的另一方面，提供了一种数据监控装置，该数据监控装置包括：
获取模块，用于获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据；
存储模块，用于将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；
表决模块，用于将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复；
确定模块，用于根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据。
根据本发明的另一方面，提供了一种电子设备，所述电子设备包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行本发明任一实施例所述的数据监控方法。
根据本发明的另一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现本发明任一实施例所述的数据监控方法。
本发明实施例通过获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据；将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复；根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据，解决了FPGA采样数据异常导致数据输出可信度低，进而引起保护装置误动问题，能够控制主FPGA芯片启动数据自恢复，有效进行主通道存储区域中的数据恢复，能够对数据进行实时监控，保证数据的可靠性。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本发明实施例一中的一种数据监控方法的流程图；
图2是本发明实施例一中的一种监控系统的示意图；
图3是本发明实施例一中的一种数据监控的示意图；
图4是本发明实施例二中的一种数据监控装置的结构示意图；
图5是本发明实施例三中的一种电子设备的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
可以理解的是，在使用本公开各实施例公开的技术方案之前，均应当依据相关法律法规通过恰当的方式对本公开所涉及个人信息的类型、使用范围、使用场景等告知用户并获得用户的授权。
实施例一
图1是本发明实施例一中的一种数据监控方法的流程图，本实施例可适用于在电力系统中对FPGA采样数据实时监控的情况，该方法应用于监控系统，图2是本发明实施例一中的一种监控系统的示意图，如图2所示，所述监控系统包括：处理设备和后端设备，所述数据监控方法由处理设备执行，其中，所述处理设备包括主从AD(Analog-to-digitalconverter，模拟数字数据转换)采样芯片和主从FPGA芯片，其中，主AD采样芯片与主FPGA芯片的采样控制器相连接，从AD采样芯片与从FPGA芯片的采样控制器相连接，其中，图2中的ADC1采样控制器为主FPGA芯片的采样控制器，ADC2采样控制器为从FPGA芯片的采样控制器，主AD采样芯片和从AD采样芯片可对电力系统中的模拟量进行采样，并将采样数据存储至主FPGA芯片中，需要说明的是，在处理设备中的主FPGA芯片中还可以包括对时控制器，用于进行对时，还可以包括解码器和编码器，其中，解码器可为GOOSE解码，编码器可为GOOSE编码，还可以包括CAN通信，还可以包括组帧控制器，其中，组帧控制器可为SV组帧、FT3组帧等，处理设备对采样数据处理后，可将处理完成的采样数据，即目标数据发送至后端设备，与后端设备进行数据交互。
所述数据监控方法可以由本发明实施例中的数据监控装置来执行，该装置可采用软件和/或硬件的方式实现，如图1所示，该方法具体包括如下步骤：
S110，获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据。
其中，监控系统中的处理设备中设定主FPGA芯片和从FPGA芯片，以此实现采样主通道数据和备用通道数据。数字数据可以为电力系统中的SV(Sampled Values，采样值)数据(各种电气量，例如电流、电压以及功率等)。其中，主通道数据和备用通道数据均包括电力系统的数字数据和电力系统中的模拟数据，其中，主通道数据中的模拟数据通过主AD采样芯片通过主FPGA芯片的采样控制器从电力系统中采样得到，备用通道数据中的模拟数据通过从AD采样芯片通过从FPGA芯片的采样控制器从电力系统中采样得到。需要说明的是，在采样时，主通道数据和备用通道数据中的数字数据和模拟数据应为同样的数据，此监控系统中的处理设备能够有效提高电力数据采样的可靠性。
S120，将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域。
其中，主FPGA芯片可包括两存储区，分别为存储区RAM1和存储区RAM2，其中，RAM1可分为三个存储区域，为第一存储区域、第二存储区域以及第三存储区域，RAM2为第四存储区域。具体的，将主通道数据分别存储至主FPGA芯片中的RAM1中的第一存储区域、RAM1中的第二存储区域以及RAM1中的第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域(RAM2)。
S130，将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复。
其中，动态校验码可根据实时存储至存储区域的数据进行计算得到，计算方式不作限制。
具体的，将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复的方式可以为：将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据输入至三模冗余表决器进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则说明采样数据发生异常，则根据设定的纠错规则进行纠错处理，实现数据自恢复，其中，纠错规则可为在数据位中以预设规则加入不同方式的冗余码，以便在数据传输的过程中依靠多余的监督码或校验码来发现或自动纠正错误，以此实现数据自恢复。
可选的，在若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同之前，还包括：
根据第一存储区域中存储的主通道数据进行校验，得到第一存储区域的动态校验码；
根据第二存储区域中存储的主通道数据进行校验，得到第二存储区域的动态校验码；
根据第三存储区域中存储的主通道数据进行校验，得到第三存储区域的动态校验码。
具体的，根据第一存储区域中存储的主通道数据进行校验得到第一存储区域的动态校验码；根据第二存储区域中存储的主通道数据进行校验得到第二存储区域的动态校验码；根据第三存储区域中存储的主通道数据进行校验得到第三存储区域的动态校验码，其中，根据主通道数据进行校验的方式可以为通过循环冗余码校验或海明校验码校验，分别得到第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码。
通过根据第一存储区域中存储的主通道数据进行校验，得到第一存储区域的动态校验码；根据第二存储区域中存储的主通道数据进行校验，得到第二存储区域的动态校验码；根据第三存储区域中存储的主通道数据进行校验，得到第三存储区域的动态校验码，能够快速确定第一存储区域、第一存储区域和第三存储区域的动态校验码，便于后续判断存储区中的数据是否发生异常。
S140，根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据。
其中，目标数据为未发生异常的采样数据或为正常采样的数据，目标数据的可信度高。
具体的，根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据的方式可以为：将自恢复后的数据再次经过三模冗余表决器进行三模冗余表决，若此次表决结果中第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码依旧保持均不同，则确定该自恢复后的数据为不可靠数据，则使能第四存储区域中的备用通道数据，将第四存储区域中的备用通道数据确定为目标数据。
可选的，在将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决之后，还包括：
若第一存储区域、第二存储区域以及第三存储区域中至少两个存储区域的动态校验码相同，则将主通道数据确定为目标数据。
具体的，若第一存储区域、第二存储区域以及第三存储区域中至少两个存储区域的动态校验码相同，则将主通道数据确定为目标数据的方式可以为：若将原第一存储区域、第二存储区域以及第三存储区域中的主通道数据进行三模冗余表决后，第一存储区域、第二存储区域以及第三存储区域中至少存在两个存储区域的动态校验码相同，或者是，在启动自恢复后，将自恢复后的数据再次进行三模冗余表决后，第一存储区域、第二存储区域以及第三存储区域中至少存在两个存储区域的动态校验码相同，则确定主通道数据为可靠数据，则将第一存储区域、第二存储区域以及第三存储区域中任一区域内的主通道数据确定为目标数据。
通过若第一存储区域、第二存储区域以及第三存储区域中至少两个存储区域的动态校验码相同，则将主通道数据确定为目标数据，能够快速确定主通道数据是否为可靠数据，若存在至少两个存储区域的动态校验码相同，则确定主通道数据为可靠数据。
可选的，还包括：
对目标数据进行插值运算，得到插值后的目标数据；
将插值后的目标数据发送至后端设备。
其中，后端设备可以为电力系统中的保护装置或测控装置，也可以为其它设备。
具体的，对目标数据进行插值运算，得到插值后的目标数据的方式可以为：通过采样数据选择器将目标数据输入至插值准备模块，以使插值准备模块对目标数据进行插值运算，得到插值后的目标数据。
具体的，将插值后的目标数据发送至后端设备的方式可以为：将插值后的目标数据发送至后端设备，以便后端设备与处理设备进行数据交互。
通过对目标数据进行插值运算，得到插值后的目标数据，将插值后的目标数据发送至后端设备，能够保证插值后的目标数据与后端设备更加适配。
可选的，将第四存储区域中的备用通道数据确定为目标数据，包括：
若第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且，第四存储区域中的备用通道数据与主通道数据之间的误差小于预设误差，则第四存储区域中的备用通道数据确定为目标数据。
其中，静态校验码为用户预先在存储区域的预设位置自行设定静态校验码。预设误差也可根据实际需求由用户自行设定。当主通道数据发生异常时，第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码并不相同。
具体的，若第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且，第四存储区域中的备用通道数据与主通道数据之间的误差小于预设误差，则第四存储区域中的备用通道数据确定为目标数据的方式可以为：当若第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同时，第四存储区域中的备用通道数据与主通道数据之间的实时误差小于预设误差时，第四存储区域中的备用通道数据为可靠数据，当第四存储区域中的备用通道数据为可靠数据时，才能够将第四存储区域中的备用通道数据确定为目标数据。
通过第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且，第四存储区域中的备用通道数据与主通道数据之间的误差小于预设误差，则第四存储区域中的备用通道数据确定为目标数据，能够通过实时通过校验存储区域的静态校验码和备用通道数据与主通道数据之间的误差判断备用通道数据是否为可靠数据，若备用通道数据为可靠数据，才可在主通道数据为不可靠数据时使能备用通道数据，保证FPGA芯片输出的数据为可靠数据。
在一个具体的例子中，图3是本发明实施例一中的一种数据监控的示意图，如图3所示，主FPGA芯片除ADC1采样控制器外，还可以包括存储区RAM1和存储区RAM2，其中，第一存储区域为RAM1.1，第二存储区域为RAM1.2，第三存储区域为RAM1.3，RAM2为第四存储区域，还可以包括采样数据选择器和插值准备模块，主AD采样芯片和从AD采样芯片对电力系统中的模拟数据进行采样，将采样的数字数据和主AD采样芯片采样后的模拟数据构成主通道数据通过ADC1采样控制器存储至RAM1.1、RAM1.2以及RAM1.3，同时，将采样的数字数据和从AD采样芯片采样后的模拟数据构成备用通道数据通过ADC2采样控制器存储至RAM2，将RAM1.1、RAM1.2以及RAM1.3中的主通道数据进行三模冗余表决，若RAM1.1，RAM1.2以及RAM1.3中至少有两个存储区域数据的动态校验码相同，则RAM1.1，RAM1.2以及RAM1.3中的主通道数据为可靠数据，采样数据选择器选择In_1(主通道)中数据作为目标数据进行插值运算；将RAM1.1、RAM1.2以及RAM1.3中的主通道数据进行三模冗余表决，若RAM1.1，RAM1.2以及RAM1.3中动态校验码均不相同，则需要启动自恢复，将自恢复后的数据再次进行三模冗余表决，若表决后的RAM1.1，RAM1.2以及RAM1.3中至少有两个存储区域数据的动态校验码相同，则自恢复后的主通道数据为可靠数据，采样数据选择器选择In_1(主通道)中数据作为目标数据进行插值运算，若表决后的RAM1.1，RAM1.2以及RAM1.3中动态校验码均不相同，则说明主通道数据不可靠；将RAM1.1、RAM1.2以及RAM1.3中的主通道数据进行三模冗余表决，若RAM1.1，RAM1.2以及RAM1.3中动态校验码均不相同，则说明主通道数据不可靠；在主通道数据不可靠的情况下，使能RAM2中的可靠的备用通道数据，则采样数据选择器选择In_2(备用通道)中数据作为目标数据进行插值运算，需要说明的是，只有在RAM2与RMA1.1、RAM1.2及RAM1.3的数据中任一一个静态校验码相同且RAM2中的备用通道数据与RMA1.1、RAM1.2及RAM1.3中任一区域中的主通道数据的实时误差小于预设误差时，备用通道数据为可靠数据。将插值后的目标数据发送至后端设备，以便后端设备与处理设备进行数据交互。
可选的，还包括：
若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，且，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码均不同，则生成警示信息。
其中，警示信息可为数据不可靠时的警示信息，警示方式不作限制。
具体的，若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，且，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码均不同，则说明主通道数据自恢复失效且备用通道数据也不可靠，则可在FPGA芯片与处理设备之间添加监视信号，若主通道数据自恢复失效且备用通道数据也不可靠，则生成警示信息，以便用户在接收到警示信息后实现FPGA芯片的软重启恢复。
可选的，还包括：
若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且第四存储区域中的备用通道数据与主通道数据之间的误差大于或等于预设误差，则生成警示信息。
具体的，若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且第四存储区域中的备用通道数据与主通道数据之间的误差大于或等于预设误差，则说明主通道数据自恢复失效，虽然第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同但第四存储区域中的备用通道数据与主通道数据之间的误差大于或等于预设误差，说明备用通道数据也不可靠，则在FPGA芯片与处理设备之间添加监视信号，若主通道数据自恢复失效且备用通道数据也不可靠，则生成警示信息，以便用户在接收到警示信息后实现FPGA芯片的软重启恢复。
通过若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，且，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码均不同，则生成警示信息；若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且第四存储区域中的备用通道数据与主通道数据之间的误差大于或等于预设误差，则生成警示信息，能够判断主通道数据和备用通道数据是否为可靠数据，若主通道数据和备用通道数据均为不可靠数据，则说明FPGA芯片采集电力数据时发生了异常，则进行软重启恢复，实现了对数据的实时监控，保证了数据可靠性。
本实施例的技术方案，通过获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据；将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复；根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据，解决了FPGA采样数据异常导致数据输出可信度低，进而引起保护装置误动问题，能够控制主FPGA芯片启动数据自恢复，有效进行主通道存储区域中的数据恢复，能够对数据进行实时监控，保证数据的可靠性。
实施例二
图4是本发明实施例二中的一种数据监控装置的结构示意图。本实施例可适用于在电力系统中对FPGA采样数据实时监控的情况，该装置可采用软件和/或硬件的方式实现，该装置可集成在任何提供数据监控的功能的设备中，如图4所示，所述数据监控装置具体包括：获取模块210、存储模块220、表决模块230以及确定模块240。
其中，获取模块210，用于获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据；
存储模块220，用于将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；
表决模块230，用于将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复；
确定模块240，用于根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据。
可选的，还包括：
数据确定模块，用于若第一存储区域、第二存储区域以及第三存储区域中至少两个存储区域的动态校验码相同，则将主通道数据确定为目标数据。
可选的，所述数据确定模块还用于：
对目标数据进行插值运算，得到插值后的目标数据；
将插值后的目标数据发送至后端设备。
可选的，所述确定模块具体用于：
第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且，第四存储区域中的备用通道数据与主通道数据之间的误差小于预设误差，则第四存储区域中的备用通道数据确定为目标数据。
可选的，还包括：
第一生成模块，用于若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，且，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码均不同，则生成警示信息。
可选的，还包括：
第二生成模块，用于若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且第四存储区域中的备用通道数据与主通道数据之间的误差大于或等于预设误差，则生成警示信息。
可选的，还包括：
第一得到模块，用于根据第一存储区域中存储的主通道数据进行校验，得到第一存储区域的动态校验码；
第二得到模块，用于根据第二存储区域中存储的主通道数据进行校验，得到第二存储区域的动态校验码；
第三得到模块，用于根据第三存储区域中存储的主通道数据进行校验，得到第三存储区域的动态校验码。
上述产品可执行本发明任意实施例所提供的方法，具备执行方法相应的功能模块和有益效果。
本实施例的技术方案，通过获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据；将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复；根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据，解决了FPGA采样数据异常导致数据输出可信度低，进而引起保护装置误动问题，能够控制主FPGA芯片启动数据自恢复，有效进行主通道存储区域中的数据恢复，能够对数据进行实时监控，保证数据的可靠性。
实施例三
图5是本发明实施例三中的一种电子设备的结构示意图。电子设备10旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备(如头盔、眼镜、手表等)和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本发明的实现。
如图5所示，电子设备10包括至少一个处理器11，以及与至少一个处理器11通信连接的存储器，如只读存储器(ROM)12、随机访问存储器(RAM)13等，其中，存储器存储有可被至少一个处理器执行的计算机程序，处理器11可以根据存储在只读存储器(ROM)12中的计算机程序或者从存储单元18加载到随机访问存储器(RAM)13中的计算机程序，来执行各种适当的动作和处理。在RAM13中，还可存储电子设备10操作所需的各种程序和数据。处理器11、ROM12以及RAM13通过总线14彼此相连。输入/输出(I/O)接口15也连接至总线14。
电子设备10中的多个部件连接至I/O接口15，包括：输入单元16，例如键盘、鼠标等；输出单元17，例如各种类型的显示器、扬声器等；存储单元18，例如磁盘、光盘等；以及通信单元19，例如网卡、调制解调器、无线通信收发机等。通信单元19允许电子设备10通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
处理器11可以是各种具有处理和计算能力的通用和/或专用处理组件。处理器11的一些示例包括但不限于中央处理单元(CPU)、图形处理单元(GPU)、各种专用的人工智能(AI)计算芯片、各种运行机器学习模型算法的处理器、数字信号处理器(DSP)、以及任何适当的处理器、控制器、微控制器等。处理器11执行上文所描述的各个方法和处理，例如数据监控方法。
在一些实施例中，数据监控方法可被实现为计算机程序，其被有形地包含于计算机可读存储介质，例如存储单元18。在一些实施例中，计算机程序的部分或者全部可以经由ROM12和/或通信单元19而被载入和/或安装到电子设备10上。当计算机程序加载到RAM13并由处理器11执行时，可以执行上文描述的数据监控方法的一个或多个步骤。备选地，在其他实施例中，处理器11可以通过其他任何适当的方式(例如，借助于固件)而被配置为执行数据监控方法。
本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、负载可编程逻辑设备(CPLD)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
用于实施本发明的方法的计算机程序可以采用一个或多个编程语言的任何组合来编写。这些计算机程序可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器，使得计算机程序当由处理器执行时使流程图和/或框图中所规定的功能/操作被实施。计算机程序可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。
在本发明的上下文中，计算机可读存储介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的计算机程序。计算机可读存储介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。备选地，计算机可读存储介质可以是机器可读信号介质。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。
为了提供与用户的交互，可以在电子设备上实施此处描述的系统和技术，该电子设备具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给电子设备。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。
可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)、区块链网络和互联网。
计算系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，又称为云计算服务器或云主机，是云计算服务体系中的一项主机产品，以解决了传统物理主机与VPS服务中，存在的管理难度大，业务扩展性弱的缺陷。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种数据监控方法，其特征在于，应用于监控系统，所述监控系统包括：处理设备和后端设备，所述数据监控方法由处理设备执行，其中，所述处理设备包括主从AD采样芯片和主从FPGA芯片，其中，主AD采样芯片与主FPGA芯片的采样控制器相连接，从AD采样芯片与从FPGA芯片的采样控制器相连接，所述数据监控方法包括：
获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据；
将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；
将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复；
根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据。
2.根据权利要求1所述的方法，其特征在于，在将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决之后，还包括：
若第一存储区域、第二存储区域以及第三存储区域中至少两个存储区域的动态校验码相同，则将主通道数据确定为目标数据。
3.根据权利要求2所述的方法，其特征在于，还包括：
对目标数据进行插值运算，得到插值后的目标数据；
将插值后的目标数据发送至后端设备。
4.根据权利要求1所述的方法，其特征在于，将第四存储区域中的备用通道数据确定为目标数据，包括：
若第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且，第四存储区域中的备用通道数据与主通道数据之间的误差小于预设误差，则第四存储区域中的备用通道数据确定为目标数据。
5.根据权利要求1所述的方法，其特征在于，还包括：
若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，且，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码均不同，则生成警示信息。
6.根据权利要求1所述的方法，其特征在于，还包括：
若自恢复后的数据再次进行三模冗余表决时第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，第四存储区域的静态校验码与第一存储区域的静态校验码、第二存储区域的静态校验码以及第三存储区域的静态校验码中的任一静态校验码相同，且第四存储区域中的备用通道数据与主通道数据之间的误差大于或等于预设误差，则生成警示信息。
7.根据权利要求1所述的方法，其特征在于，在若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同之前，还包括：
根据第一存储区域中存储的主通道数据进行校验，得到第一存储区域的动态校验码；
根据第二存储区域中存储的主通道数据进行校验，得到第二存储区域的动态校验码；
根据第三存储区域中存储的主通道数据进行校验，得到第三存储区域的动态校验码。
8.一种数据监控装置，其特征在于，包括：
获取模块，用于获取主通道数据和备用通道数据，其中，主通道数据包括电力系统的数字数据和主AD采样芯片通过主FPGA芯片的采样控制器得到的模拟数据，备用通道数据包括电力系统的数字数据和从AD采样芯片通过从FPGA芯片的采样控制器得到的模拟数据；
存储模块，用于将主通道数据分别存储至主FPGA芯片中的第一存储区域、第二存储区域以及第三存储区域，并将备用通道数据存储至主FPGA芯片中的第四存储区域；
表决模块，用于将第一存储区域中存储的主通道数据、第二存储区域中存储的主通道数据以及第三存储区域中存储的主通道数据进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则控制主FPGA芯片启动数据自恢复；
确定模块，用于根据自恢复后的数据再次进行三模冗余表决，若第一存储区域的动态校验码、第二存储区域的动态校验码以及第三存储区域的动态校验码均不同，则将第四存储区域中的备用通道数据确定为目标数据。
9.一种电子设备，其特征在于，所述电子设备包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-7中任一项所述的数据监控方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现权利要求1-7中任一项所述的数据监控方法。
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