CN117424565A - 具有非线性抑制的无线放大器电路 - Google Patents

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Abstract

本公开涉及“具有非线性抑制的无线放大器电路。”本公开涉及一种电子设备，该电子设备可包括具有处理器、收发器电路、前端模块和天线的无线电路。该前端模块可包括放大器电路，诸如用于放大所接收的射频信号的低噪声放大器。该放大器电路可包括非线性抑制电路，该非线性抑制电路抑制或减少部件(诸如该放大器电路内的核心放大晶体管和退化电感器)的非线性行为。该非线性抑制电路可包括具有辅助放大晶体管的互调失真抑制电路。该非线性抑制电路可包括耦接到该退化电感器的频率选择滤波器。

Description

具有非线性抑制的无线放大器电路
本申请要求于2022年7月19日提交的美国专利申请号17/868,115的优先权，该美国专利申请据此全文以引用方式并入本文。
技术领域
本申请总体上涉及电子设备，并且更具体地涉及具有无线通信电路的电子设备。
背景技术
电子设备可具备无线通信能力。具备无线通信能力的电子设备具有无线通信电路，该无线通信电路具有一个或多个天线。该无线通信电路中的无线接收器电路使用天线来接收射频信号。
由该天线接收到的信号通过射频前端模块馈送，该射频前端模块可包括用于放大所接收到的射频信号的低噪声放大器。设计用于电子设备的令人满意的低噪声放大器电路可能是具有挑战性的。
发明内容
本公开涉及一种电子设备，该电子设备可包括具有处理器、收发器电路、前端模块和天线的无线电路。该前端模块可包括放大器电路，诸如用于放大所接收的射频信号的低噪声放大器。该放大器电路可包括非线性抑制电路，该非线性抑制电路抑制或减少部件(诸如该放大器电路内的核心放大晶体管和退化电感器)的非线性行为。该非线性抑制电路可包括互调失真抑制电路，该互调失真抑制电路具有与该核心放大晶体管并联耦接的辅助放大晶体管。该非线性抑制电路可包括耦接到该退化电感器的频率选择滤波器。
本公开的一个方面提供了一种放大器电路，该放大器电路包括：放大晶体管，该放大晶体管具有被配置为接收射频信号的栅极端子、耦接到该放大器电路的输出端口的漏极端子以及源极端子；退化电感器，该退化电感器耦接到该放大晶体管的该源极端子；和滤波器，该滤波器耦接到该退化电感器。该滤波器可耦接到该放大晶体管的该源极端子。该射频信号可具有基频，并且该滤波器可包括陷波滤波器，该陷波滤波器被配置为滤除该基频的谐频。该滤波器可包括：电感器，该电感器具有耦接到该放大晶体管的该源极端子的第一端子，并且具有第二端子；和电容器，该电容器具有耦接到该电感器的该第二端子的第一端子，并且具有耦接到供电电压端子的第二端子。该电容器可包括可调节电容。该滤波器的该电感器可耦接到该退化电感器以形成变压器。该放大器电路可包括辅助晶体管，该辅助晶体管具有被配置为接收该射频信号的栅极端子、耦接到该放大器电路的该输出端口的漏极端子以及耦接到该放大晶体管的该源极端子的源极端子。该滤波器可耦接到该放大晶体管的该源极端子和该辅助晶体管的该源极端子。该放大器电路可包括：输入匹配网络，该输入匹配网络耦接到该放大电路的输入端口与该放大晶体管的该栅极端子之间；和输入电容器，该输入电容器具有耦接到该输入匹配网络的第一端子和耦接到该放大晶体管的该栅极端子的第二端子。该放大器电路可包括共源共栅级，该共源共栅级耦接到该放大晶体管的该漏极端子与该放大器电路的该输出端口之间。该放大器电路的该输出端口可形成差分输出，并且该放大器电路可包括变压器，该变压器耦接到该共源共栅级与该差分输出之间。
本公开的一个方面提供了一种放大器，该放大器包括：第一晶体管，该第一晶体管具有被配置为接收射频信号的栅极端子、源极端子和漏极端子，该第一晶体管的该栅极端子被配置为接收第一偏置电压，该第一偏置电压以强反转对该第一晶体管进行偏置；和第二晶体管，该第二晶体管具有被配置为接收该射频信号的栅极端子，耦接到该第一晶体管的该源极端子的源极端子以及耦接到该第一晶体管的该漏极端子的漏极端子，该栅极端子被配置为接收第二偏置电压，该第二偏置电压以弱反转对该第二晶体管进行偏置。该第一晶体管的该漏极端子可耦接到该放大器的输出端口，并且该第二晶体管的该漏极端子可耦接到该放大器的该输出端口。该放大器可包括电感器，该电感器耦接到该第一晶体管的该源极端子和该第二晶体管的该源极端子。该放大器可包括：第一电阻器，该第一电阻器具有耦接到第一电压供应端子的第一端子，并且具有耦接到该第一晶体管的该栅极端子的第二端子；和第二电阻器，该第二电阻器具有耦接到第二电压供应端子的第一端子，并且具有耦接到该第二晶体管的该栅极端子的第二端子。该第一电压供应端子可被配置为通过该第一电阻器向该第一晶体管的该栅极端子供应该第一偏置电压，并且该第二电压供应端子可被配置为通过该第二电阻器向该第二晶体管的该栅极端子供应该第二偏置电压。以强反转进行偏置的该第一晶体管可具有第一非线性系数，并且以弱反转进行偏置的该第二晶体管可具有第二非线性系数，该第二非线性系数与该第一非线性系数相比具有相反符号。
本公开的一个方面提供了一种放大器电路，该放大器电路包括：放大晶体管，该放大晶体管被配置为接收射频信号以及输出对应的经放大的射频信号；和失真抑制电路，该失真抑制电路耦接到该放大晶体管的源极端子，并且被配置为抑制该经放大的射频信号的非线性失真。该放大器电路可包括电感器，该电感器具有耦接到该放大晶体管的该源极端子的第一端子，并且具有耦接到接地供电电压端子的第二端子。该射频信号可包括基频。该失真抑制电路可包括谐波失真抑制电路，该谐波失真抑制电路被配置为滤除由该放大晶体管生成的谐波失真，该谐波失真可经由退化电感器反馈导致进一步的放大器非线性。该放大晶体管可具有第一非线性系数。该失真抑制电路可包括具有辅助晶体管的互调失真抑制电路，该辅助晶体管具有与该放大晶体管的该第一非线性系数相比具有类似量值但相反符号的对应的第二非线性系数。
附图说明
图1是根据一些实施方案的具有无线电路的例示性电子设备的图示。
图2是根据一些实施方案的具有前端模块的例示性无线通信电路的图示。
图3是根据一些实施方案的例示性低噪声放大器的示意图。
图4是示出根据一些实施方案的图3所示类型的低噪声放大器的例示性具体实施的电路图。
图5是示出根据一些实施方案的图4所示类型的互调失真抑制电路可如何减少信号放大电路的非线性的曲线图。
图6是示出根据一些实施方案的图4所示类型的谐波失真抑制电路可如何减少由退化电感器导致的信号放大电路的非线性的电路图。
图7是示出根据一些实施方案的图3所示类型的低噪声放大器的附加例示性具体实施的电路图。
具体实施方式
电子设备，诸如图1的电子设备10可具备无线电路。无线电路可包括放大器，诸如具有非线性抑制电路的低噪声放大器，该非线性抑制电路抑制低噪声放大器内的非线性行为。非线性抑制电路可包括互调失真抑制电路，该互调失真抑制电路减少低噪声放大器内的互调失真信号。非线性抑制电路可包括谐波失真抑制电路，该谐波失真抑制电路减少低噪声放大器内的谐波失真信号。减少这些不期望的信号可帮助低噪声放大器在操作期间表现出更线性的响应。包含任何类型的非线性抑制电路的一个或多个低噪声放大器可包括在任何类型的电子设备10中。
图1的电子设备10可以是：计算设备，诸如膝上型计算机、台式计算机、包含嵌入式计算机的计算机监视器、平板电脑、蜂窝电话、媒体播放器或者其他手持式或便携式电子设备；较小的设备，诸如腕表设备、挂式设备、耳机或听筒设备、嵌入在眼镜中的设备；或者佩戴在用户头部上的其他装备；或者其他可佩戴式或微型设备、电视机、不包含嵌入式计算机的计算机显示器、游戏设备、导航设备、嵌入式系统(诸如其中具有显示器的电子装备安装在信息亭或汽车中的系统)、连接无线互联网的语音控制的扬声器、家庭娱乐设备、遥控设备、游戏控制器、外围用户输入设备、无线基站或接入点、实现这些设备中的两个或更多个设备的功能的装备；或者其他电子装备。
如图1中的功能框图所示，设备10可包括位于电子设备外壳诸如外壳12上或其内的部件。外壳12(有时可以称为壳体)可由塑料、玻璃、陶瓷、纤维复合材料、金属(例如，不锈钢、铝、金属合金等)、其他合适的材料、或这些材料的组合形成。在一些实施方案中，外壳12的部分或全部可由介电或其他低电导率材料(例如，玻璃、陶瓷、塑料、蓝宝石等)形成。在其他实施方案中，外壳12或构成外壳12的结构中的至少一些结构可由金属元件形成。
设备10可包括控制电路14。控制电路14可包括存储装置，诸如存储电路16。存储电路16可包括硬盘驱动器存储装置、非易失性存储器(例如，被配置为形成固态驱动器的闪存存储器或其他电可编程只读存储器)、易失性存储器(例如，静态随机存取存储器或动态随机存取存储器)等。存储电路16可包括集成在设备10内的存储装置和/或可移动存储介质。
控制电路14可包括处理电路，诸如处理电路18。处理电路18可用于控制设备10的操作。处理电路18可包括一个或多个微处理器、微控制器、数字信号处理器、主机处理器、基带处理器集成电路、专用集成电路、中央处理单元(CPU)等。控制电路14可被配置为使用硬件(例如，专用硬件或电路)、固件和/或软件在设备10中执行操作。用于在设备10中执行操作的软件代码可以存储在存储电路16(例如，存储电路16可以包括存储软件代码的非暂态(有形)计算机可读存储介质)上。该软件代码可有时被称为程序指令、软件、数据、指令、或代码。存储在存储电路16上的软件代码可由处理电路18来执行。
控制电路14可用于运行设备10上的软件，诸如卫星导航应用程序、互联网浏览应用程序、互联网语音协议(VOIP)电话呼叫应用程序、电子邮件应用程序、媒体回放应用程序、操作系统功能等。为了支持与外部装备进行交互，控制电路14可用于实现通信协议。可使用控制电路14实现的通信协议包括：互联网协议、无线局域网(WLAN)协议(例如，IEEE802.11协议——有时称为)、用于其他短距离无线通信链路的协议诸如协议或其他无线个人区域网(WPAN)协议、IEEE 802.11ad协议(例如，超宽带协议)、蜂窝电话协议(例如，3G协议、4G(LTE)协议、5G协议等)、天线分集协议、卫星导航系统协议(例如，全球定位系统(GPS)协议、全球导航卫星系统(GLONASS)协议等)、基于天线的空间测距协议(例如，在毫米和厘米波频率下传送的信号的无线电探测与测距(RADAR)协议或其他期望的距离检测协议)或任何其他期望的通信协议。每种通信协议可与对应的无线电接入技术(RAT)相关联，该无线电接入技术指定用于实现该协议的物理连接方法。
设备10可包括输入-输出电路20。输入-输出电路20可包括输入-输出设备22。输入-输出设备22可用于允许将数据供应给设备10并且允许将数据从设备10提供给外部设备。输入-输出设备22可包括用户接口设备、数据端口设备和其他输入-输出部件。例如，输入-输出设备22可包括触摸传感器、显示器(例如，触敏显示器和/或力敏显示器)、发光部件诸如没有触摸传感器能力的显示器、按钮(机械、电容、光学等)、滚轮、触摸板、小键盘、键盘、麦克风、相机、按钮、扬声器、状态指示器、音频插孔和其他音频端口部件、数字数据端口设备、运动传感器(加速度计、陀螺仪和/或检测运动的罗盘)、电容传感器、接近传感器、磁传感器、力传感器(例如，耦接到显示器以检测施加到显示器的压力的力传感器)等。在一些配置中，键盘、耳机、显示器、指向设备诸如触控板、鼠标和操纵杆以及其他输入-输出设备可使用有线或无线连接耦接至设备10(例如，输入-输出设备22中的一些可为经由有线或无线链路耦接至设备10的主处理单元或其他部分的外围设备)。
输入-输出电路20可包括无线电路24以支持无线通信。无线电路24(在本文中有时被称为无线通信电路24)可包括一个或多个天线。无线电路24还可包括基带处理器电路或其他处理器电路、收发器电路、放大器电路、滤波器电路、切换电路、射频传输线和/或用于利用天线发射和/或接收射频信号的任何其他电路。
无线电路24可以在无线电频率(在本文中有时称为通信频带或简称为“带”)的对应频带内发射和/或接收射频信号。由无线电路24处理的频带可以包括无线局域网(WLAN)频带(例如，(IEEE 802.11)或其他WLAN通信频带)诸如2.4GHz WLAN频带(例如，2400MHz至2480MHz)、5GHz WLAN频带(例如，5180MHz至5825MHz)、/>6E频带(例如，5925MHz至7125MHz)和/或其他/>频带(例如，1875MHz至5160MHz)；无线个人区域网(WPAN)频带诸如2.4GHz/>频带或其他WPAN通信频带；蜂窝电话频带(例如，约600MHz至约5GHz的频带、3G频带、4G LTE频带、低于10GHz的5G新空口频率范围1(FR1)频带、在20GHz和60GHz之间的5G新空口频率范围2(FR2)频带等)；10GHz至300GHz之间的其他厘米或毫米波频带；近场通信频带(例如，13.56MHz)；卫星导航频带(例如，1565MHz至1610MHz的GPS频带、全球卫星导航系统(GLONASS)频带、北斗卫星导航系统(BDS)频带等)；在IEEE802.15.4协议和/或其他超宽带通信协议下工作的超宽带(UWB)频带；在3GPP无线通信标准族下的通信频带；在IEEE 802.XX标准族下的通信频带，和/或任何其他期望的感兴趣的频带。
图2是示出无线电路24内的例示性部件的图示。如图2所示，无线电路24可包括一个或多个处理器诸如处理器26、射频(RF)收发器电路诸如射频收发器28、射频前端电路诸如射频前端模块(FEM)40以及天线42。处理器26可以是基带处理器、应用处理器、数字信号处理器、微控制器、微处理器、中央处理单元(CPU)、可编程设备、这些电路的组合和/或电路18内的一个或多个处理器。处理器26可被配置为生成数字(发射或基带)信号。处理器26可通过路径34(有时称为基带路径)耦接到收发器28。收发器28可经由射频传输线路径36耦接到天线42。射频前端模块40可设置在收发器28与天线42之间的射频传输线路径36上。
无线电路24可包括一个或多个天线，诸如天线42。可使用任何期望的天线结构来形成天线42。例如，天线42可以是具有谐振元件的天线，该天线由环形天线结构、贴片天线结构、倒F形天线结构、隙缝天线结构、平面倒F形天线结构、螺旋天线结构、单极天线、偶极、这些设计的混合等形成。两个或更多个天线42可被布置成一个或多个相控天线阵列(例如，用于在毫米波频率下传送射频信号)。寄生元件可包括在天线42中以调节天线性能。天线42可设置有导电腔，该导电腔支撑天线42的天线谐振元件(例如，天线42可以是背腔天线，诸如背腔隙缝天线)。
在图2的示例中，为了清楚起见，无线电路24被示出为仅包括单个处理器26、单个收发器28、单个前端模块40和单个天线42。一般来讲，无线电路24可包括任何期望数量的处理器26、任何期望数量的收发器36、任何期望数量的前端模块40以及任何期望数量的天线42。每个处理器26可通过相应路径34耦接到一个或多个收发器28。每个收发器28可包括被配置为将上行链路信号输出到天线42的发射器电路30，可包括被配置为从天线42接收下行链路信号的接收器电路32，并且可通过相应射频传输线路径36耦接到一个或多个天线42。每个射频传输线路径36可具有设置在其上的相应前端模块40。如果需要，两个或更多个前端模块40可设置在相同射频传输线路径36上。如果需要，可在其上没有设置任何前端模块的情况下实现无线电路24中的射频传输线路径36中的一个或多个射频传输线路径。
前端模块(FEM)40可包括对通过射频传输线路径36传送(发射和/或接收)的射频信号操作的射频前端电路。例如，FEM 40可包括前端模块(FEM)部件，诸如射频滤波器电路44(例如，低通滤波器、高通滤波器、陷波滤波器、带通滤波器、复用电路、双工器电路、天线共用器电路、三工器电路等)、切换电路46(例如，一个或多个射频开关)、射频放大器电路48(例如，一个或多个功率放大器电路50和/或一个或多个低噪声放大器电路52)、阻抗匹配电路(例如，帮助匹配天线42的阻抗与射频传输线36的阻抗的电路)、天线调谐电路(例如，调节天线42的频率响应的电容器、电阻器、电感器和/或开关的网络)、射频耦合器电路、电荷泵电路、功率管理电路、数字控制和接口电路，和/或对由天线42发射和/或接收的射频信号进行操作的任何其他期望的电路。可将前端模块部件中的每一者安装到公共(共享)衬底，诸如刚性印刷电路板衬底或柔性印刷电路衬底。如果需要，各种前端模块部件还可以集成到单个集成电路芯片中。
滤波器电路44、切换电路46、放大器电路48和其他电路可设置在射频传输线路径36上，可结合到FEM 40中，以及/或者可结合到天线42中(例如，以支持天线调谐、以支持在期望频带中的操作等)。可(例如，使用控制电路14)调节这些部件(在本文中有时被称为天线调谐部件)以随时间调节天线42的频率响应和无线性能。
射频传输线路径36可耦接到天线42上的天线馈电部。天线馈电部可例如包括正天线馈电端子和接地天线馈电端子。射频传输线路径36可具有正传输线信号路径，该正传输线信号路径耦接到天线42上的正天线馈电端子。射频传输线路径36可具有接地传输线信号路径，该接地传输线信号路径耦接到天线42上的接地天线馈电端子。该示例是例示性的，并且一般来讲，天线42可使用任何期望的天线馈电方案来馈电。如果需要，天线42可具有耦接到一个或多个射频传输线路径36的多个天线馈电部。
射频传输线路径36可包括用于路由设备10(图1)内的射频天线信号的传输线。设备10中的传输线可包括同轴电缆、微带传输线、带状线传输线、边缘耦合的微带传输线、边缘耦合的带状线传输线、由这些类型的传输线的组合形成的传输线等。设备10中的传输线诸如射频传输线路径36中的传输线可集成到刚性和/或柔性印刷电路板中。在一种合适的布置中，射频传输线路径(诸如射频传输线路径36)还可包括传输线导体，这些传输线导体集成在多层层压结构(例如，在没有介入粘合剂的情况下层压在一起的导电材料(诸如铜)和电介质材料(诸如树脂)的层)内。如果需要，多层层压结构可在多个维度(例如，二维或三维)上折叠或弯曲，并且可在弯曲之后保持弯曲或折叠形状(例如，多层层压结构可被折叠成特定的三维结构形状以围绕其他设备部件布线并且可为足够刚性的以在折叠之后保持其形状而不用加强件或其他结构保持在适当的位置)。层压结构的所有多个层可以在没有粘合剂的情况下分批层压在一起(例如，在单个压制过程中)(例如，与进行多个压制过程以将多个层用粘合剂层压在一起相反)。
收发器电路28可包括处理WLAN通信频带(例如，(IEEE 802.11)或其他WLAN通信频带)诸如2.4GHz WLAN频带(例如，2400MHz至2480MHz)、5GHz WLAN频带(例如，5180MHz至5825MHz)、/>6E频带(例如，5925MHz至7125MHz)和/或其他/>频带(例如，1875MHz至5160MHz)的无线局域网收发器电路；处理2.4GHz/>频带或其他WPAN通信频带的无线个人区域网收发器电路；处理蜂窝电话频带(例如，约600MHz至约5GHz的频带、3G频带、4G LTE频带、低于10GHz的5G新空口频率范围1(FR1)频带、在20GHz和60GHz之间的5G新空口频率范围2(FR2)频带等)的蜂窝电话收发器电路；处理近场通信频带(例如，13.56MHz)的近场通信(NFC)收发器电路；处理卫星导航频带(例如，1565MHz至1610MHz的GPS频带、全球卫星导航系统(GLONASS)频带、北斗卫星导航系统(BDS)频带等)的卫星导航接收器电路；使用IEEE 802.15.4协议和/或其他超宽带通信协议来处理通信的超宽带(UWB)收发器电路；和/或用于覆盖任何其他期望的感兴趣通信频带的任何其他期望的射频收发器电路。
如上所述，前端模块40可包括接收(下行链路)路径中的一个或多个低噪声放大器(LNA)52。低噪声放大器52(有时被称为低噪声放大器电路或放大器电路)可被配置为放大所接收的射频信号，而不会显著降低放大信号的信噪比(SNR)。例如，低噪声放大器52可用于提供2dB的电压增益、3dB的电压增益、4dB的电压增益、5dB的电压增益、6dB的电压增益、3dB至4dB的电压增益、2dB至5dB的电压增益、5dB至10dB的电压增益或其他合适量的电压增益。
另外，可能期望低噪声放大器52以线性方式放大具有一个或多个所需射频的输入射频信号，使得输出信号与输入信号成比例，例如，至少在工作的电压和频率上如此。然而，实际上，低噪声放大器52内的一个或多个部件可表现出非线性行为，从而降低低噪声放大器52的性能。为了减轻这些问题，低噪声放大器52可包括非线性抑制电路，该非线性抑制电路被配置为抑制低噪声放大器52内的这些部件中的一个或多个部件的非线性行为。
图3是具有不同类型的非线性抑制电路(在本文中有时称为不同类型的失真抑制电路)的例示性低噪声放大器52的示意图。如图3所示，低噪声放大器52可包括输入匹配网络(诸如输入匹配网络54)、核心放大电路(诸如核心放大电路56)和非线性抑制电路(诸如非线性抑制电路58)。
被配置为接收待放大的输入射频信号的低噪声放大器52的输入端口可耦接到输入匹配网络54。输入匹配网络54可被配置为在低噪声放大器52的输入端口处提供适当的输入阻抗，以帮助提供最大的功率输送，同时最大程度减少信号在前端模块中反射回前一级。
核心放大电路56可包括一个或多个放大部件，诸如提供低噪声放大器52的主要放大传输功能的一个或多个放大晶体管。例如，在简单配置中，核心放大电路56可包括一个主要放大晶体管，该主要放大晶体管在其栅极端子处接收输入射频信号，并且在其漏极端子处生成经放大的输出信号。如果需要，核心放大电路56可包括多个放大级(例如，多个此类放大晶体管，其中一个放大晶体管的栅极端子耦接到前一放大晶体管的漏极端子)。
在其他更复杂的配置中，核心放大电路56可包括增强放大晶体管和/或低噪声放大器52的性能的其他部件。例如，核心放大电路56可包括退化电感器电路(例如，退化变压器电路)，该退化电感器电路具有耦接到一个或多个放大晶体管的相应源极端子的一个或多个电感器。在低噪声放大器52内的源极端子处提供电感部件(有时称为源极退化的技术)可影响耦接的放大晶体管(因此也会影响放大器52)的增益和输入阻抗。具体地，增大退化电感器电路的总体电感可减小放大晶体管的电压增益。因此，减小退化电感器电路的总体电感可增加放大晶体管的电压增益。退化电感器的电感也可影响与放大晶体管(以及因此与放大器52)的输入阻抗相关联的品质因数(Q因数)。具体地，减小退化电感器电路的总体电感可增大输入阻抗的Q因数。因此，增大退化电感器电路的总体电感可减小输入阻抗的Q因数。以此方式，可通过提供并调谐退化电感器电路的参数来增强放大晶体管和放大器52的性能。
如果需要，退化电感器电路的Q因数可很低。例如，退化电感器电路的Q因数可为不大于10、不大于11、不大于12、小于15、小于20、10至12、9至13、8至14、7至15或其他合适的低品质因数值。使用具有此类低Q因数值的退化电感器电路可有助于使制造退化电感器电路所需的面积最小化，这使得低噪声放大器52的总体尺寸保持相对紧凑。
在一些配置中，部件(诸如核心放大电路56内的放大晶体管)可产生或以其他方式表现出非线性行为(例如，本身固有的非线性行为，或由其他耦接的部件诸如退化电感器电路引起的非线性行为)。为了抑制该类非线性行为，低噪声放大器52可包括非线性抑制电路58(有时称为非线性行为抑制电路或失真抑制电路)。
作为非线性行为的第一示例，当放大晶体管以强反转操作模式进行偏置时(例如，在执行其放大功能时)，放大晶体管可表现出负三阶非线性系数gm3(有时称为三阶跨导)。不存在任何抑制方案时，该非零非线性系数gm3可导致放大晶体管表现出互调失真，从而致使放大晶体管产生具有不期望的(三阶)互调或一般非线性分量的输出信号(例如，在由所接收的输入信号的基频和/或谐频的组合而产生的互调频率处)。为了抑制该不期望的互调分量的生成和/或其他互调失真效应，低噪声放大器52可包括互调失真抑制电路60(有时简称为第一类型的失真抑制电路60)。
作为非线性行为的第二示例，在放大晶体管的源极端子耦接到退化电感器的配置中，退化电感器可导致谐波信号(例如，在相对于所接收到的输入信号的基频的谐频处)的生成并传播到放大晶体管的源极端子。不存在任何抑制方案时，这些谐波信号(以及在较小程度上由电感器生成的互调信号)可与所接收到的输入信号组合(例如，经由放大晶体管的二阶非线性系数gm2)，从而使得放大晶体管产生具有不期望的(三阶)互调分量的输出信号。为了抑制这些谐波信号的生成或传播以及/或者其他谐波失真效应，低噪声放大器52可包括谐波失真抑制电路62(有时简称为第二类型的失真抑制电路62)。
这些示例仅例示了可在低噪声放大器52内表现出的非线性行为中的一些非线性行为。如果需要，失真抑制电路60和62还可抑制其他互调和谐波失真源。虽然低噪声放大器52示出了两种类型的失真抑制电路60和62，但如果需要，低噪声放大器52可只包括一种类型的失真抑制电路(例如，在未解决的失真类型的效应在一个或多个操作频率下低于阈值的配置中)，或者如果需要，可包括附加类型的失真抑制电路。
结合图3所示的作为放大器52的一部分的输入匹配网络54、核心放大电路56和非线性抑制电路58所描述的各种构成部件是例示性的。如果需要，这些部件中的任何一个部件可任选地从低噪声放大器52中排除。如果需要，低噪声放大器52还可包括使得能够适当放大而不引入过量噪声所必需的其他部件。
图4是示出低噪声放大器52的一个配置的电路图。如图4所示，低噪声放大器52可包括被配置为从天线接收射频输入信号的输入端口(端子)RFIN。如结合图2所述，一个或多个电路诸如滤波器电路、切换电路、天线调谐电路和/或其他控制电路可任选地沿射频传输线路径耦合在天线与放大器输入端口RFIN之间。本地输入匹配网络(诸如输入匹配网络54)可耦接到输入端子RFIN。
在图4的示例中，输入匹配网络54可包括串联电容器(诸如电容器66)，其中第一端子耦接到RFIN端口，并且第二端子耦接到节点71。节点71可耦接到核心放大电路(例如，放大晶体管74)。输入匹配网络54还可包括分流电感器，诸如电感器68，该电感器具有耦接到节点71的第一端子和经由电容器(诸如可变电容器68)耦接到接地电源线(有时称为接地线，通过其提供接地电压Vss)的第二端子。输入匹配网络54包括耦接到输入RFIN的串联电容器66、分流电感器68和可变电容器70的该示例是例示性的。又如，输入匹配网络54可能包括相对于彼此以某种串联和/或分流配置耦接的三个或更多个无源部件(例如，电容器、电感器和/或电阻器)。再如，输入匹配网络54可能包括以某种串联/分流配置耦接的四个或更多个无源部件。一般来讲，输入匹配网络54可包括以混合串联-分流配置连接的任何合适数量的无源部件。如果需要，无源部件的混合串联-分流配置可形成频率选择滤波器(诸如陷波滤波器)，用于基于在输入RFIN处接收到的输入信号来滤除一个或多个频率。
放大晶体管74(有时称为核心放大晶体管74或主要放大晶体管74)可经由输入电容器(诸如电容器72)耦接到节点71，并且可经由匹配网络54和电容器72耦接到放大器输入RFIN。晶体管74可为N型晶体管(例如，N沟道晶体管，诸如N型金属氧化物半导体或NMOS器件)。N型晶体管74可具有耦接到漏极节点77的漏极端子、经由耦接电容器72耦接到输入RFIN的栅极端子以及耦接到源极节点81的源极端子。当提到晶体管时，术语“源极”和“漏极”有时可互换使用。因此，源极端子和漏极端子有时被称为源极-漏极端子(例如，晶体管具有栅极端子以及第一源极-漏极端子和第二源极-漏极端子)。
晶体管74的栅极端子还可耦接到电阻器76，该电阻器被配置为(例如，通过供应偏置电压Vb1的供电电压线)接收偏置电压Vb1。电压Vb1可具有介于接地电压电平与给放大器52供电的正电源电压电平Vdd之间的某个中间电压电平。晶体管74的漏极端子还可耦接到包括一个或多个共源共栅晶体管的共源共栅器件或共源共栅(诸如共源共栅级78)。与放大晶体管74结合的该一个或多个共源共栅晶体管有时可称为共源共栅放大器、共源共栅放大器电路、共源共栅放大器级或简称为放大器级，并且可共同形成核心放大电路(例如，图3中的核心放大电路56)的一部分。共源共栅级78在节点79处的输出端子可产生输出射频信号，该输出射频信号对应于在输入RFIN处接收到的放大版本的输入射频信号。
在图4的示例中，节点79还耦接到阻抗变换电路(诸如基于变压器的转换器电路82)，该阻抗变换电路将由核心放大电路(例如，共源共栅级78)输出的单端输出射频信号转换为输出端口(端子)RFOUT，P和RFOUT，N处的对应的差分输出射频信号，形成差分输出。如图4所示，阻抗变换电路82可包括变压器84。变压器84的第一(初级)绕组可耦接到正电源线(例如，提供电压Vdd的正电源端子)与节点79之间。变压器84的第二(次级)绕组可跨两个差分输出RFOUT，P和RFOUT，N进行耦接。阻抗变换电路82还可包括耦接到差分输出RFOUT，P与RFOUT，N之间的电容器86，并且电容器88可将节点79耦接到接地电源线。在放大器52的一些例示性配置中(诸如在需要单端输出的配置中)，可省略阻抗变换电路82，并且共源共栅级78的输出可充当放大器52的输出端口。
放大器52的单端或差分输出可耦接到下游级(诸如收发器电路28中的混频器级)以用于下变频或解调信号。如果需要，放大器52的输出可先经过前端模块40和/或收发器电路28中的其他级，然后再由处理器26进行接收。
如结合图3所述，在操作期间，放大晶体管74可表现出非线性行为(本文中有时称为非线性)，该非线性行为导致由晶体管74(例如，在漏极节点77处)生成的经放大的输出信号的互调失真。换句话说，除了一个或多个基本操作频率中的所需分量，经放大的输出信号还可包括不期望的分量，诸如互调产物或杂散(互调或谐波)频率分量。
具体地，在放大操作期间，可将偏置电压Vb1供应给晶体管74的栅极端子，从而以强反转操作模式操作晶体管74。可在晶体管74的栅极端子处通过匹配网络54和电容器72接收输入信号，同时以该强反转操作模式对该输入信号进行偏置。在晶体管操作的该线性状态下，输入信号可被放大，以生成理想比例的经放大的输出信号。
然而，在以该强反转模式进行偏置时，晶体管74可表现出一个或多个非零非线性系数(诸如正二阶非线性系数gm2、负三阶非线性系数gm3)。因此，在输入射频信号的情况下，由于非零非线性系数，晶体管74可能产生杂散频率的信号。这些杂散频率的信号可能作为杂散频率分量存在于经放大的输出信号中。
为了抑制(例如，减少或移除)经放大的输出信号中的这些杂散频率分量，从而抑制由于负三阶非线性系数gm3导致的晶体管74的非线性，放大器54可包括互调失真抑制电路，诸如互调失真抑制电路60(有时称为互调失真拒绝电路60)。失真抑制电路60可包括附加的辅助晶体管90。晶体管90可经由输入电容器(诸如电容器92)耦接到节点71，并且可经由匹配网络54和电容器92耦接到放大器输入RFIN。在图4的示例中，晶体管90可为N型晶体管。N型晶体管90可具有耦接到漏极节点77的漏极端子、经由耦接电容器72耦接到输入RFIN的栅极端子以及耦接到源极节点81的源极端子。晶体管90的栅极端子还可耦接到电阻器94，该电阻器被配置为(例如，通过供应偏置电压Vb2的供电电压线)接收偏置电压Vb2。电压Vb2可具有介于接地电压电平与给放大器52供电的正电源电压电平Vdd之间的某个中间电压电平。
换句话说，失真抑制电路60内的晶体管90、电容器92与电阻器94之间的互连可反映晶体管74、电容器72与电阻器94之间的互连。晶体管74和90可彼此并联耦接到节点77与81之间。失真抑制电路60可与核心放大电路(例如，电容器72和晶体管74)并联耦接到节点71与77之间。以此方式，失真抑制电路60可形成到核心放大路径的并联(辅助)放大路径，晶体管74和电容器72沿该核心放大路径耦接。
互调失真抑制电路60可被配置为抑制晶体管74的非线性。具体地，在上述示例中，当在放大操作期间由电压Vb1进行偏置时，晶体管74可表现出负(非零)三阶非线性系数gm3。可配置并操作失真抑制电路60中的晶体管90，以抵消晶体管74的负三阶非线性系数gm3。
例如，在由晶体管74执行的放大操作期间，可将偏置电压Vb1供应给晶体管74的栅极端子，从而以强反转状态(例如，强反转晶体管操作模式)操作晶体管74。可在晶体管74的栅极端子处(通过匹配网络54和电容器72)接收输入信号，同时以该强反转操作模式对该输入信号进行偏置。在晶体管操作的该线性状态下，输入信号可被放大，以生成成比例的经放大的输出信号。然而，晶体管74的非零高阶非线性系数(诸如，三阶非线性系数gm3)可导致输入射频信号产生作为杂散频率的杂散输出分量(例如，与具有一个或多个所需基频的成比例的经放大的输出信号互调)。
在该示例中，晶体管90可经偏置以抑制(例如，减少或移除)这些杂散输出分量。具体地，在晶体管74被配置为由电压Vb1在强反转状态下进行偏置时，晶体管90可被配置为通过电阻器94在其栅极端子处接收偏置电压Vb2，使得晶体管90被配置为处于弱反转状态(例如，弱反转晶体管操作模式)。当以弱反转进行偏置时，晶体管90可表现出非零高阶非线性系数，该非零高阶非线性系数与以强反转进行偏置的晶体管74所表现出的对应的非零高阶非线性系数相反(例如，具有相反符号、加法逆元)。作为例示性示例，晶体管74可表现出负三阶非线性系数gm3，而晶体管90可表现出在量值上等于晶体管74的负三阶非线性系数gm3的正三阶非线性系数gm3。
图5是示出包括失真抑制电路60如何改变晶体管74的三阶非线性系数gm3的特性的曲线图。如图5所示，不存在耦接的失真抑制电路60时，晶体管74可表现出三阶非线性系数曲线(诸如曲线102)。具体地，曲线102示出了在例示性操作电压Vgt,操作下的负三阶非线性系数gm3，其中Vgt为施加到晶体管74的栅极-源极电压Vgs减去晶体管74的阈值电压Vth。
如图4所示，存在具有晶体管90的耦接的失真抑制电路60时，晶体管90和74相结合可表现出结合(总体)的三阶非线性系数曲线(诸如，曲线104)。在相同的例示性操作电压Vgt,操作下，曲线104表现出处于或接近零的结合的三阶非线性系数gm3(例如，晶体管90和74的三阶非线性系数gm3的量值范围可能在彼此的1％、2％、5％、10％内)。换句话说，失真抑制电路60可被配置为根据箭头106所指示的量来调整三阶非线性系数gm3。
由于晶体管90的三阶非线性系数gm3基于偏置电压Vb2，因此，可调整偏置电压Vb2以确保晶体管90表现出的三阶非线性系数gm3为正，并且等于或至少大约等于晶体管74的三阶非线性系数gm3的量值(例如，量值范围在彼此的1％、2％、5％、10％内)。以此方式配置，晶体管90可抑制(例如，抵消)原本可能由晶体管74基于其负三阶非线性系数gm3而生成的杂散信号。
重新参照图4，放大器52还可包括耦接到源极节点81并且由此连接到晶体管74的源极端子的退化电感器电路。在图4的示例中，退化电感器电路可包括耦接到晶体管74的源极端子的电感器80。虽然退化电感器电路可帮助增强核心放大电路的性能，但退化电感器电路也可导致晶体管74表现出非线性。
因此，放大器52还可包括谐波失真抑制电路62，该谐波失真抑制电路被配置为抑制可经由退化电感器反馈导致放大器52的进一步线性降级的晶体管74的谐波失真。如图4所示，失真抑制电路62可包括LC(电感器-电容器)电路，诸如串联耦接到源极节点81与接地电源线之间的电感器96和(可变)电容器98。为了以紧凑方式实现放大器52，电感器96可重叠并且经由耦接100耦接到电感器80以形成变压器。然而，如果需要，可省略电感器80与电感器96之间的耦接100。
为了进一步示出失真抑制电路62可如何帮助抑制晶体管74的非线性，图6详细描述了放大器52的一部分中的信号的相关传播。如图6所示，晶体管74的栅极端子(G)可通过一些中间元件在放大器52的输入端口RFIN处接收输入射频信号。响应于晶体管74接收到射频信号，退化电感器80可产生反馈射频信号(电流)，诸如信号110。信号110可传播到晶体管74的源极端子(S)，并且通过栅极-源极耦接在栅极端子处与输入信号混合(例如，互调)。来自退化电感器80的反馈信号可导致晶体管74处的非线性(例如，通过晶体管74的非零(正)二阶非线性系数gm2)，从而导致在晶体管74的漏极端子(D)处供应的并且最终供应给放大器52的输出端口RFOUT的经放大的输出信号的互调失真。
例如，在本文所述的一些例示性配置中，信号110可包括为基频的谐波的杂散频率分量。换句话说，在晶体管74的栅极端子处接收到的射频信号可具有基频，并且在电感器80处生成的反馈信号110可具有为基频的谐波的谐频。以此方式，电感器80可导致放大器52内的谐波失真。例如，电感器80可生成具有基频的二次谐波的信号110。
为了抑制信号110的谐频分量的生成，更具体地，为了抑制信号110的谐频分量跨晶体管74的栅极端子和源极端子的传播，形成谐波失真抑制电路的LC电路可耦接到电感器80与晶体管74之间的节点81。如图6所示，电感器96和电容器98可耦接到节点81。电感器96和电容器98可调谐到基频的二次谐波。以此方式，在二次谐频下，电感器96和电容器98可在节点81与接地电源线之间形成短路路径112。由此，可使用短路路径112滤除信号110中的二次谐频分量，并且可防止该二次谐频分量导致晶体管74处的互调失真。由于电感器96和电容器98表现出滤波功能性，因此，它们可统称为滤波电路、频率选择滤波器、滤波器，或更具体地，陷波滤波器(例如，用于滤除信号110的二次谐频分量和/或其他不期望的频率分量)。以此方式配置，谐波失真抑制电路60有时可称为包括滤波电路。
如结合图4和图6所述，形成谐波失真抑制电路60的滤波电路的电感器96和电容器98是一个例示性示例。如果需要，可使用其他类型的陷波滤波器或其他一般类型的频率选择滤波器来形成谐波失真抑制电路60。
在一些例示性配置中，信号110可包括为基频与另一频率(例如，两个带内音调)的互调的杂散频率分量。如果需要，可将电感器80的电感减小到较低电感以及/或者可以更强的反转对晶体管74进行偏置，使得信号110中的互调频率分量可处于适当的水平(例如，低于阈值量值水平)。
在一些例示性操作频率下，信号110的谐频分量的效应可比信号110的互调产物频率分量的效应更为不利。由此，当在这些频率下操作时，可使用谐波失真抑制电路60(例如，具有电感器96和电容器98的LC电路)来抑制谐频分量的效应，同时可省略用于抑制信号110的互调产物频率分量的专用电路。如果需要，用于抑制信号110的互调产物频率分量的失真抑制电路(例如，耦接到节点81的用于降低退化电感的可调节电感元件)可包括在放大器52中。
虽然图4至图6针对一种类型的例示性低噪声放大器示出了不同类型的非线性抑制电路，但其他类型的低噪声放大器也可包括非线性抑制电路。图7是可包括非线性抑制电路的另一例示性低噪声放大器(诸如低噪声放大器52')的电路图。
具体地，低噪声放大器52'可为基于互补金属氧化物半导体(CMOS)的低噪声放大器。如图7所示，低噪声放大器52'可包括将输入端口RFIN耦接到节点125的(配置方式与结合图4所述的配置类似的)输入匹配网络54。基于CMOS的低噪声放大器52'中的核心放大电路可包括两个核心放大晶体管(诸如晶体管122和晶体管132)。
放大晶体管122可经由输入电容器(诸如电容器120)耦接到节点125，并且可经由匹配网络54和电容器120耦接到放大器输入RFIN。晶体管122可为p型晶体管(例如，p沟道晶体管，诸如p型金属氧化物半导体或PMOS器件)。P型晶体管122可具有耦接到漏极节点137的漏极端子、经由耦接电容器120耦接到输入RFIN的栅极端子以及耦接到退化电感器126的源极端子。电感器126可耦接到供应正电源电压Vdd的电源端子(例如，正电源电压线)。
晶体管122的栅极端子还可耦接到电阻器124，该电阻器被配置为(例如，通过供应偏置电压V1P的供电电压线)接收偏置电压V1P。电压V1P可具有介于接地电压电平与给放大器52'供电的正电源电压电平Vdd之间的某个中间电压电平。
放大晶体管132可经由输入电容器(诸如电容器130)耦接到节点125，并且可经由匹配网络54和电容器130耦接到放大器输入RFIN。晶体管132可为N型晶体管(例如，N沟道晶体管，诸如N型金属氧化物半导体或NMOS器件)。N型晶体管132可具有耦接到漏极节点137的漏极端子、经由耦接电容器130耦接到输入RFIN的栅极端子以及耦接到退化电感器136的源极端子。电感器136可耦接到供应接地电源电压Vss的电源端子(例如，接地电源电压线)。在图7的示例中，电感器126和电感器136可重叠，并且彼此耦接以形成变压器。
晶体管132的栅极端子还可耦接到电阻器134，该电阻器被配置为(例如，通过供应偏置电压V1N的供电电压线)接收偏置电压V1N。电压V1N可具有介于接地电压电平与给放大器52'供电的正电源电压电平Vdd之间的某个中间电压电平。
共享漏极节点137可经由输出电容器138耦接到低噪声放大器52'的输出端口RFOUT。低噪声放大器52'可(例如，通过天线)接收具有一个或多个基频的输入射频信号，并且可生成放大版本的输入射频信号作为输出射频信号。可将输出射频信号提供给下游处理电路(诸如混频器级)。
晶体管122和晶体管132可表现出非线性。为了抑制这些非线性，放大器52'可包括非线性抑制电路58(图3)。在图7的示例中，非线性抑制电路58可包括(辅助)晶体管140和辅助晶体管150。
对于非线性抑制电路58的PMOS部分，晶体管140可经由输入电容器(诸如电容器142)耦接到节点125，并且可经由匹配网络54和电容器142耦接到放大器输入RFIN。在图7的示例中，晶体管140可为P型晶体管。P型晶体管140可具有耦接到漏极节点137的漏极端子、经由耦接电容器142耦接到输入RFIN的栅极端子以及耦接到晶体管122的源极端子与退化电感器126之间的源极端子。晶体管140的栅极端子还可耦接到电阻器144，该电阻器被配置为接收偏置电压V1P+V3，该偏置电压的电压电平为偏置电压V1P与附加偏移电压V3的总和(例如，通过供应偏置电压V1P+V3的供电电压线)。电压偏置电压V1P+V3可具有介于接地电压电平与给放大器52'供电的正电源电压电平Vdd之间的某个中间电压电平。
换句话说，非线性抑制电路58内的晶体管140、电容器142与电阻器144之间的互连可反映晶体管122、电容器120与电阻器124之间的互连。具体地，晶体管122和140可彼此并联耦接到漏极节点137与电感器126之间。非线性抑制电路58的该PMOS部分(例如，电容器142和晶体管140)可充当到节点125与137之间的核心放大电路的PMOS部分(例如，电容器120和晶体管122)的并行放大路径。
结合图4中相对于主要晶体管74的辅助晶体管90，以与上述类似方式，晶体管140可被配置为抑制晶体管122的非线性。例如，当在放大操作期间由电压V1P进行偏置时，晶体管122可表现出负(非零)三阶非线性系数gm3。可配置并操作非线性抑制电路58中的晶体管140，以抵消晶体管74的负三阶非线性系数gm3。
在本文所述的例示性配置中，晶体管122可由电压V1P进行偏置，以在强反转晶体管状态下操作，而晶体管140可被配置为在其栅极端子处由电压V1P+V3(通过电阻器144)进行偏置，使得晶体管140被配置为处于弱反转晶体管操作模式。当以该弱反转模式进行偏置时，晶体管140可表现出非零高阶非线性系数，该非零高阶非线性系数与以强反转进行偏置的晶体管122所表现出的对应的非零高阶非线性系数相反(例如，具有相反符号)。例如，在这些偏置状态下，晶体管122可表现出负三阶非线性系数gm3，而晶体管140可表现出在量值上等于晶体管122的负三阶非线性系数gm3的正三阶非线性系数gm3。以此方式，可抑制晶体管132基于其负三阶非线性系数gm3而生成的杂散信号。
对于非线性抑制电路58的NMOS部分，晶体管150可经由输入电容器(诸如电容器152)耦接到节点125，并且可经由匹配网络54和电容器152耦接到放大器输入RFIN。在图7的示例中，晶体管150可为N型晶体管。N型晶体管150可具有耦接到漏极节点137的漏极端子、经由耦接电容器152耦接到输入RFIN的栅极端子以及耦接到晶体管132的源极端子与退化电感器136之间的源极端子。晶体管150的栅极端子还可耦接到电阻器154，该电阻器被配置为接收偏置电压V1N-V3，该偏置电压的电压电平为偏置电压V1N与附加偏移电压V3的差值(例如，通过供应偏置电压V1N-V3的供电电压线)。电压偏置电压V1N-V3可具有介于接地电压电平与给放大器52'供电的正电源电压电平Vdd之间的某个中间电压电平。用于由晶体管150和140接收的偏置电压的偏移电压V3可相同(如果需要也可不同)。
换句话说，非线性抑制电路58内的晶体管150、电容器152与电阻器154之间的互连可反映晶体管132、电容器130与电阻器134之间的互连。具体地，晶体管132和150可彼此并联耦接到漏极节点137与电感器136之间。非线性抑制电路58的该NMOS部分(例如，电容器142和晶体管140)可充当到节点125与137之间的核心放大电路的NMOS部分(例如，电容器130和晶体管132)的并行放大路径。
结合图4中相对于主要晶体管74的辅助晶体管90，以与上述类似方式，晶体管150可被配置为抑制晶体管132的非线性。例如，当在放大操作期间由电压V1N进行偏置时，晶体管132可表现出负(非零)三阶非线性系数gm3。可配置并操作非线性抑制电路58中的晶体管150，以抵消晶体管132的负三阶非线性系数gm3。
在本文所述的例示性配置中，晶体管132可由电压V1N进行偏置，以在强反转晶体管状态下操作，而晶体管150可被配置为在其栅极端子处由电压V1N-V3(通过电阻器154)进行偏置，使得晶体管150被配置为处于弱反转晶体管操作模式。当以该弱反转模式进行偏置时，晶体管150可表现出非零高阶非线性系数，该非零高阶非线性系数与以强反转进行偏置的晶体管132所表现出的对应的非零高阶非线性系数相反(例如，具有相反符号)。例如，在这些偏置状态下，晶体管132可表现出负三阶非线性系数gm3，而晶体管150可表现出在量值上等于晶体管132的负三阶非线性系数gm3的正三阶非线性系数gm3。以此方式，可抑制晶体管132基于其负三阶非线性系数gm3而生成的杂散信号。
退化电感器126可造成放大器52'的PMOS部分(例如，PMOS晶体管122和140)的非线性。以结合图6所述的类似方式，退化电感器126可产生谐频信号，该谐频信号与在晶体管122和140处具有基频的输入射频信号进行互调，从而通过晶体管122和140的结合的非零(负)二阶非线性系数gm2(例如，晶体管122的二阶非线性系数gm2与晶体管140的二阶非线性系数gm2相加)导致互调失真。
通过类似过程，退化电感器136还可造成放大器52'的NMOS部分(例如，NMOS晶体管132和150)的非线性。以结合图6所述的类似方式，退化电感器136可产生谐频信号，该谐频信号与在晶体管132和150处具有基频的输入射频信号进行互调，从而通过晶体管132和150的结合的非零(正)二阶非线性系数gm2(例如，晶体管132的二阶非线性系数gm2与晶体管150的二阶非线性系数gm2相加)导致互调失真。
通过放大晶体管122、140、132和150的二阶非线性系数gm2导致的该类型的互调失真可通过以下方式抑制：对PMOS晶体管122和140进行偏置以表现出总体负二阶非线性系数gm2；以及对NMOS晶体管132和150进行偏置以表现出在量值上等于PMOS晶体管122和140的总体负二阶非线性系数gm2的总体正二阶非线性系数gm2。
具体地，可(例如，通过一个或多个电源、一个或多个电平移位器等)以适当的电压电平供应电压V1N、V1P、V1P+V3和V1P-V3，以在操作模式下对晶体管122、140、132和150进行偏置，其中跨所有四个晶体管的总体(求和)二阶非线性系数gm2为零。以此方式，电源端子(例如，导轨)可在本文中描述为非线性抑制电路的一部分。
以上结合图1至图7描述的方法和操作可由设备10的部件使用软件、固件和/或硬件(例如，专用电路或硬件)来执行。用于执行这些操作的软件代码可存储在非暂态计算机可读存储介质(例如，有形计算机可读存储介质)上，该非暂态计算机可读存储介质存储在设备10的部件中的一个或多个部件上(例如，图1的存储电路16和/或无线通信电路24)。该软件代码有时可被称为软件、数据、指令、程序指令或代码。非暂态计算机可读存储介质可包括驱动器、非易失性存储器(诸如非易失性随机存取存储器(NVRAM))、可移动闪存驱动器或其他可移动介质、其他类型的随机存取存储器等。存储在非暂态计算机可读存储介质上的软件可由设备10的部件中的一个或多个部件上的处理电路(例如，无线通信电路24中的处理电路、图1的处理电路18等)来执行。处理电路可包括微处理器、应用处理器、数字信号处理器、中央处理单元(CPU)、具有处理电路的专用集成电路或其他处理电路。
根据实施方案，提供了一种放大器电路，该放大器电路包括：放大晶体管，该放大晶体管具有被配置为接收射频信号的栅极端子、耦接到该放大器电路的输出端口的漏极端子以及源极端子；退化电感器，该退化电感器耦接到该放大晶体管的该源极端子；和滤波器，该滤波器耦接到该退化电感器。
根据另一实施方案，该滤波器耦接到该放大晶体管的该源极端子。
根据另一实施方案，该射频信号具有基频，并且该滤波器包括陷波滤波器，该陷波滤波器被配置为滤除该基频的谐频。
根据另一实施方案，该滤波器包括：电感器，该电感器具有耦接到该放大晶体管的该源极端子的第一端子，并且具有第二端子；和电容器，该电容器具有耦接到该电感器的该第二端子的第一端子，并且具有耦接到供电电压端子的第二端子。
根据另一实施方案，该电容器包括可调节电容。
根据另一实施方案，该滤波器的该电感器耦接到该退化电感器以形成变压器。
根据另一实施方案，该放大器电路包括辅助晶体管，该辅助晶体管具有被配置为接收该射频信号的栅极端子、耦接到该放大器电路的该输出端口的漏极端子以及耦接到该放大晶体管的该源极端子的源极端子。
根据另一实施方案，该滤波器耦接到该放大晶体管的该源极端子和该辅助晶体管的该源极端子。
根据另一实施方案，该放大器电路包括：输入匹配网络，该输入匹配网络耦接到该放大电路的输入端口与该放大晶体管的该栅极端子之间；和输入电容器，该输入电容器具有耦接到该输入匹配网络的第一端子和耦接到该放大晶体管的该栅极端子的第二端子。
根据另一实施方案，该放大器电路包括共源共栅级，该共源共栅级耦接到该放大晶体管的该漏极端子与该放大器电路的该输出端口之间。
根据另一实施方案，该放大器电路的该输出端口形成差分输出，该放大器电路还包括变压器，该变压器耦接到该共源共栅级与该差分输出之间。
根据实施方案，提供了一种放大器，该放大器包括：第一晶体管，该第一晶体管具有被配置为接收射频信号的栅极端子、源极端子和漏极端子，该第一晶体管的该栅极端子被配置为接收第一偏置电压，该第一偏置电压以强反转对该第一晶体管进行偏置；和第二晶体管，该第二晶体管具有被配置为接收该射频信号的栅极端子、耦接到该第一晶体管的该源极端子的源极端子以及耦接到该第一晶体管的该漏极端子的漏极端子，该栅极端子被配置为接收第二偏置电压，该第二偏置电压以弱反转对该第二晶体管进行偏置。
根据另一实施方案，该第一晶体管的该漏极端子耦接到该放大器的输出端口，并且该第二晶体管的该漏极端子耦接到该放大器的该输出端口。
根据另一实施方案，该放大器包括电感器，该电感器耦接到该第一晶体管的该源极端子和该第二晶体管的该源极端子。
根据另一实施方案，该放大器包括：第一电阻器，该第一电阻器具有耦接到第一电压供应端子的第一端子，并且具有耦接到该第一晶体管的该栅极端子的第二端子；和第二电阻器，该第二电阻器具有耦接到第二电压供应端子的第一端子，并且具有耦接到该第二晶体管的该栅极端子的第二端子。
根据另一实施方案，该第一电压供应端子被配置为通过该第一电阻器向该第一晶体管的该栅极端子供应该第一偏置电压，并且该第二电压供应端子被配置为通过该第二电阻器向该第二晶体管的该栅极端子供应该第二偏置电压。
根据另一实施方案，以强反转进行偏置的该第一晶体管具有第一非线性系数，并且以弱反转进行偏置的该第二晶体管具有第二非线性系数，该第二非线性系数与该第一非线性系数相比具有相反符号。
根据实施方案，提供了一种放大器电路，该放大器电路包括：放大晶体管，该放大晶体管被配置为接收射频信号以及输出对应的经放大的射频信号；和失真抑制电路，该失真抑制电路耦接到该放大晶体管的源极端子，并且被配置为抑制该经放大的射频信号的非线性失真。
根据另一实施方案，该放大器电路包括电感器，该电感器具有耦接到该放大晶体管的该源极端子的第一端子，并且具有耦接到接地供电电压端子的第二端子，该射频信号包括基频，并且该失真抑制电路包括谐波失真抑制电路，该谐波失真抑制电路被配置为滤除由该电感器生成的信号的一部分，该部分与该基频的谐波相关联。
根据另一实施方案，该放大晶体管具有第一非线性系数，并且该失真抑制电路包括互调失真抑制电路，该互调失真抑制电路包括具有与该放大晶体管的该第一非线性系数相反的对应的第二非线性系数的辅助晶体管。
前述内容仅为示例性的并且可对所述实施方案作出各种修改。前述实施方案可独立实施或可以任意组合实施。

Claims (20)

1.一种放大器电路，包括：
放大晶体管，所述放大晶体管具有被配置为接收射频信号的栅极端子、耦接到所述放大器电路的输出端口的漏极端子以及源极端子；
退化电感器，所述退化电感器耦接到所述放大晶体管的所述源极端子；和
滤波器，所述滤波器耦接到所述退化电感器。
2.根据权利要求1所述的放大器电路，其中所述滤波器耦接到所述放大晶体管的所述源极端子。
3.根据权利要求2所述的放大器电路，其中所述射频信号具有基频，并且所述滤波器包括陷波滤波器，所述陷波滤波器被配置为滤除所述基频的谐频。
4.根据权利要求1所述的放大器电路，其中所述滤波器包括：
电感器，所述电感器具有耦接到所述放大晶体管的所述源极端子的第一端子，并且具有第二端子；和
电容器，所述电容器具有耦接到所述电感器的所述第二端子的第一端子，并且具有耦接到供电电压端子的第二端子。
5.根据权利要求4所述的放大器电路，其中所述电容器包括可调节电容。
6.根据权利要求4所述的放大器电路，其中所述滤波器的所述电感器耦接到所述退化电感器以形成变压器。
7.根据权利要求1所述的放大器电路，还包括：
辅助晶体管，所述辅助晶体管具有被配置为接收所述射频信号的栅极端子、耦接到所述放大器电路的所述输出端口的漏极端子以及耦接到所述放大晶体管的所述源极端子的源极端子。
8.根据权利要求7所述的放大器电路，其中所述滤波器耦接到所述放大晶体管的所述源极端子和所述辅助晶体管的所述源极端子。
9.根据权利要求1所述的放大器电路，还包括：
输入匹配网络，所述输入匹配网络耦接到所述放大电路的输入端口与所述放大晶体管的所述栅极端子之间；和
输入电容器，所述输入电容器具有耦接到所述输入匹配网络的第一端子和耦接到所述放大晶体管的所述栅极端子的第二端子。
10.根据权利要求9所述的放大器电路，还包括：
共源共栅级，所述共源共栅级耦接到所述放大晶体管的所述漏极端子与所述放大器电路的所述输出端口之间。
11.根据权利要求10所述的放大器电路，其中所述放大器电路的所述输出端口形成差分输出，所述放大器电路还包括：
变压器，所述变压器耦接到所述共源共栅级与所述差分输出之间。
12.一种放大器，包括：
第一晶体管，所述第一晶体管具有被配置为接收射频信号的栅极端子、源极端子和漏极端子，所述第一晶体管的所述栅极端子被配置为接收第一偏置电压，所述第一偏置电压以强反转对所述第一晶体管进行偏置；和
第二晶体管，所述第二晶体管具有被配置为接收所述射频信号的栅极端子、耦接到所述第一晶体管的所述源极端子的源极端子以及耦接到所述第一晶体管的所述漏极端子的漏极端子，所述栅极端子被配置为接收第二偏置电压，所述第二偏置电压以弱反转对所述第二晶体管进行偏置。
13.根据权利要求12所述的放大器，其中所述第一晶体管的所述漏极端子耦接到所述放大器的输出端口，并且所述第二晶体管的所述漏极端子耦接到所述放大器的所述输出端口。
14.根据权利要求13所述的放大器，还包括：
电感器，所述电感器耦接到所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子。
15.根据权利要求12所述的放大器，还包括：
第一电阻器，所述第一电阻器具有耦接到第一电压供应端子的第一端子，并且具有耦接到所述第一晶体管的所述栅极端子的第二端子；和
第二电阻器，所述第二电阻器具有耦接到第二电压供应端子的第一端子，并且具有耦接到所述第二晶体管的所述栅极端子的第二端子。
16.根据权利要求15所述的放大器，其中所述第一电压供应端子被配置为通过所述第一电阻器向所述第一晶体管的所述栅极端子供应所述第一偏置电压，并且所述第二电压供应端子被配置为通过所述第二电阻器向所述第二晶体管的所述栅极端子供应所述第二偏置电压。
17.根据权利要求12所述的放大器，其中以强反转进行偏置的所述第一晶体管具有第一非线性系数，并且以弱反转进行偏置的所述第二晶体管具有第二非线性系数，所述第二非线性系数与所述第一非线性系数相比具有相反符号。
18.一种放大器电路，包括：
放大晶体管，所述放大晶体管被配置为接收射频信号以及输出对应的经放大的射频信号；和
失真抑制电路，所述失真抑制电路耦接到所述放大晶体管的源极端子，并且被配置为抑制所述经放大的射频信号的非线性失真。
19.根据权利要求18所述的放大器电路，还包括：
电感器，所述电感器具有耦接到所述放大晶体管的所述源极端子的第一端子，并且具有耦接到接地供电电压端子的第二端子，其中所述射频信号包括基频，并且所述失真抑制电路包括谐波失真抑制电路，所述谐波失真抑制电路被配置为滤除由所述电感器生成的信号的一部分，所述部分与所述基频的谐波相关联。
20.根据权利要求18所述的放大器电路，其中所述放大晶体管具有第一非线性系数，并且所述失真抑制电路包括互调失真抑制电路，所述互调失真抑制电路包括具有与所述放大晶体管的所述第一非线性系数相反的对应的第二非线性系数的辅助晶体管。
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