CN117423703A - 集成电路及其形成方法 - Google Patents

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廖思雅
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Abstract

根据本申请的实施例，提供了一种集成电路，包括互补场效应晶体管(CFET)。CFET包括垂直地堆叠的第一晶体管和第二晶体管。导电通孔从第一晶体管的第一源极/漏极区垂直延伸经过第二晶体管。第二晶体管包括非对称的第二源极/漏极区。第二源极/漏极区的非对称性有助于确保第二源极区不接触导电通孔。根据本申请的其他实施例，还提供了用于形成集成电路的方法。

Description

集成电路及其形成方法
技术领域
本申请的实施例涉及集成电路及其形成方法。
背景技术
包括智能手机、平板电脑、台式电脑、笔记本电脑、和许多其他类型的电子设备在内的电子设备对提高计算能力的需求一直在持续。集成电路为这些电子设备提供了计算能力。在集成电路中提高计算能力的一种方法是增加晶体管和其他集成电路部件的数量，这些部件可以包括在半导体衬底的给定区域中。
互补场效应晶体管(CFET)可以用于增加集成电路中晶体管的密度。CFET可以包括垂直地堆叠的N型晶体管和P型晶体管。N型晶体管和P型晶体管的栅极电极可以电短路在一起。
然而，存在与CFET的形成相关的各种困难。例如，在堆叠的晶体管中形成具有期望特性的源极/漏极区可能是困难的。结果是CFET的堆叠的晶体管中的一个或者两个可能不能正常工作。
发明内容
根据本申请的一个实施例，提供了一种集成电路，包括：第一晶体管。第一晶体管包括：第一沟道区；以及第一源极/漏极区，连接至第一沟道区。集成电路还包括第二晶体管，其中，第一晶体管和第二晶体管垂直地堆叠，第二晶体管包括：第二沟道区，与第一沟道区垂直地对准；以及第二源极/漏极区，连接至第二沟道区，其中，第二源极/漏极区相对于第二沟道区横向非对称。
根据本申请的另一个实施例，提供了一种集成电路，包括：第一晶体管。第一晶体管包括：多个第一堆叠沟道，彼此垂直地对准；以及第一源极/漏极区，连接至第一堆叠沟道，并且相对于第一堆叠沟道横向非对称。
根据本申请的又一个实施例，提供了一种用于形成集成电路的方法，包括：形成CFET的第一晶体管的第一沟道区；形成CFET的第二晶体管的第二沟道区，第二沟道区与第一沟道区垂直地对准；形成第一源极/漏极区，连接至第一沟道区，并且相对于第一沟道区横向非对称；以及形成第二源极/漏极区，连接至第二沟道区，并且相对于第二沟道区横向对称。
本申请的实施例涉及具有非对称源极/漏极部件的CFET。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A-图16B是根据一些实施例的在用于形成纳米结构CFET的工艺的中间阶段的集成电路的透视图；
图16C是根据一些实施例的集成电路的俯视图；
图17A-图28B是根据一些实施例的在用于形成FinFET CFET的工艺的中间阶段的集成电路的透视图；
图28C是根据一些实施例的集成电路的俯视图；
图29-图41是根据一些实施例的CFET晶体管的截面图；
图42是根据一些实施例的用于形成集成电路的方法的流程图。
具体实施方式
在以下描述中，针对集成电路管芯内的各种层和结构描述了许多厚度和材料。具体的尺寸和材料是通过各种实施例的示例给出的。本领域技术人员将认识到，根据本公开，在许多情况下可以使用其他尺寸和材料而不脱离本公开的范围。
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本说明书。当然，这些仅仅是实例，而不旨在限制本公开。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在以下描述中，阐述了某些特定细节，以提供对本公开的各种实施例的全面理解。然而，本领域技术人员将理解，本公开可以在没有这些具体细节的情况下来实践。在其他实例中，没有详细描述与电子组件和制造技术相关联的众所周知的结构，以避免不必要地混淆本公开的实施例的描述。
除非上下文另有要求，否则在整个说明书和随后的权利要求中，“包括(comprise)”一词及其变体，例如“包括(comprises)”和“包括(comprising)”，应以开放、包容的含义解释为“包括但不限于”。
诸如第一、第二、和第三的序数词的使用，并不一定意味着有顺序的秩序感，而是可能仅在一个动作或者结构的多个实例之间进行区分。
整个本说明书中对“一个实施例”或者“实施例”的引用，是指结合实施例所描述的特定特征、结构、或者特性包括在至少一些实施例中。因此，在整个本说明书的各个地方出现的短语“在一个实施例中”、“在一种实施例中”、或者“在一些实施方式中”不一定都指同一实施例。另外，在一个或者多个实施例中，可以以任何合适的方式组合特定特征、结构、或者特性。
如本说明书和所附权利要求中所使用的单数形式“一”、“另一”、和“所述”包括复数指示，除非内容另有明确规定。还应该注意的是，术语“或者”在其含义内通常应用为包括“和/或”，除非内容另有明确规定。
本公开的实施例提供了一种包括CFET的集成电路，该CFET具有消耗少量面积的源极/漏极区和接触通孔，同时降低了源极/漏极区和相邻导电通孔之间的意外短路的风险。CFET晶体管包括垂直地堆叠的第一晶体管和第二晶体管。本公开的实施例提供非对称形状的源极/漏极区，以使得能够在源极/漏极区附近形成导电通孔，而不会有接触源极/漏极区的风险。其结果是集成电路具有密集的CFET阵列，并且降低了不期望的短路的风险。这使得获得性能更好的器件和更高的晶圆产量。
图1A-图16B是根据一些实施例的处于处理的各个阶段的集成电路100的透视图。特别地，图1A-图16B示出了用于形成CFET 101的工艺，CFET 101包括在第一晶体管上方堆叠的第一晶体管103和第二晶体管105。如将在下面更详细地阐述的，CFET 101利用一个或者多个非对称源极/漏极区，以有助于降低非对称源极/漏极区与附近导电结构之间的不期望的接触的风险。
CFET101可以对应于全环珊晶体管。可以通过任何合适的方法对全环珊晶体管结构进行图案化。例如，可以使用一个或者多个光刻工艺，包括双重图案化或者多重图案化工艺，对结构进行图案化。通常，双重图案化或者多重图案化工艺可以将光刻和自对准工艺相结合，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件，来对全环珊结构进行图案化。另外，全环珊CFET 101可以包括与CFET 101的沟道区相对应的多个半导体纳米结构。半导体纳米结构可以包括纳米片、纳米线、或者其他类型的纳米结构。也可以将全环珊晶体管称为纳米结构晶体管。
图1A示出了集成电路100的透视图以及一组X、Y、和Z轴。图1B示出了同一集成电路100的不同透视图以及X、Y、和Z轴的相应方向。在图1A-图16B中，每个具有后缀“A”的附图(即图2A、图3A等)相对于图1A所显示的轴具有相同的方向。在图1A-图16B中，每个具有后缀B的附图(即图2B、图3B等)相对于图1B所显示的轴具有相同的方向。通常，X、Y、和Z轴可以显示在其中讨论了这些轴的附图中，并且可以不显示在其中没有讨论这些轴的附图中。轴的方向可以通过返回参考图1A和图1B来获得。
在图1A和图1B中，集成电路100包括半导体衬底102。衬底102可以包括半导体层或者半导体层的组合。在一些实施例中，衬底102至少在表面部分上包括单晶半导体层。衬底102可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、和InP。
在一些实施例中，衬底102可以包括介电层，介电层包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低K介电材料、或者其他介电材料中的一种或者多种。例如，衬底102可以是绝缘体上硅(SoI)衬底的一部分。
在图2A和图2B中，根据一些实施例，在衬底102上方形成了层的堆叠件104。可以通过从衬底102实施一系列外延生长工艺来形成堆叠件104，以形成堆叠件104的层。可替代地，可以通过一个或者多个原子层沉积(ALD)工艺、或者一个或者多个化学气相沉积(CVD)工艺，来形成堆叠件104。可以通过外延生长工艺、ALD工艺、和CVD工艺的组合，来形成堆叠件104的层。在一些实施例中，层的堆叠件104是半导体堆叠件。特别地，可以通过多个外延生长工艺来形成堆叠件104，以从衬底102生长半导体层的堆叠件。半导体堆叠件可以包括可相对于彼此进行选择性蚀刻的各种层。可以使用其他类型的堆叠件而不脱离本公开的范围。
堆叠件104包括间隔层106。间隔层106可以用于将衬底102与堆叠件104的其他半导体层分隔开。可以将间隔层106的材料选择成能够相对于堆叠件104的其他层进行选择性蚀刻。间隔层106可以包括半导体材料，例如硅锗、硅、或者其他类型的半导体材料。间隔层106可以包括诸如氧化硅的介电材料，或者其他类型的介电材料。间隔层106可以具有在10nm和30nm之间的厚度。其他材料、厚度、和沉积工艺可以用于间隔层106而不脱离本公开的范围。
堆叠件104包括多个牺牲层110，和在牺牲层110之间交错的多个半导体层108。如将在下面更详细地阐述的，最终会将半导体层108图案化，以形成对应于CFET 101的下部晶体管103的沟道区的半导体纳米结构。如将在下面更详细地阐述的，最终会将牺牲层110图案化为牺牲纳米结构。最终将会去除牺牲纳米结构，并且将形成替代牺牲纳米结构的下部晶体管103的栅极金属、栅极电介质、和内部间隔件。在一个实施例中，下部晶体管103可以是N型晶体管，而上部晶体管105可以是P型晶体管。可替代地，下部晶体管103可以是P型晶体管，而上部晶体管105可以是N型晶体管。在CFET 101中，晶体管中的一个是P型晶体管，而另一个是N型晶体管。
在一些实施例中，半导体层108包括单晶半导体材料。半导体材料可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、和InP。在本文所描述的示例工艺中，半导体层108包括硅。半导体层108可以具有在2nm和5nm之间的厚度。其他材料和厚度可以用于半导体层108而不脱离本公开的范围。
牺牲层110包括与半导体层108的半导体材料不同的材料。特别地，牺牲层110包括能够相对于半导体层108的材料进行选择性蚀刻的材料。牺牲层110可以包括单晶材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、和InP。在本文所描述的示例工艺中，牺牲层110包括SiGe，而半导体层108包括Si。牺牲层110可以具有在4nm和8nm之间的厚度。其他材料和厚度可以用于牺牲层110和半导体层108而不脱离本公开的范围。可替代地，牺牲层110可以包括介电材料，或者能够相对于半导体层108进行选择性蚀刻的其他材料。
在半导体层108包括硅的示例中，间隔层106可以包括与牺牲层110具有不同的锗浓度的硅锗，使得间隔层106能够相对于半导体层108和牺牲层110两者进行选择性蚀刻。可以使用其他材料而不脱离本公开的范围。
堆叠件104包括位于最上面的牺牲层110上方的间隔层112。间隔层112可以用于使与下部晶体管103相关联的结构和与上部晶体管105相关联的结构分隔开。间隔层112可以具有与间隔层106相同的材料和厚度。间隔层112可以具有在10nm和30nm之间的厚度。其他材料和厚度可以用于间隔层112而不脱离本公开的范围。
堆叠件104包括多个牺牲层116，和在牺牲层116之间交错的多个半导体层114。如将在下面更详细地阐述的，最终会将半导体层114图案化，以形成对应于CFET 101的上部晶体管105的沟道区的半导体纳米结构。如将在下面更详细地阐述的，最终会将半导体层116图案化为牺牲纳米结构。最终将会去除牺牲纳米结构，并且将形成替代牺牲纳米结构的上部晶体管105的栅极金属、栅极电介质、和内部间隔件。
半导体层114可以具有与半导体层108相同的材料和厚度。牺牲层116可以具有与牺牲层110相同的材料和厚度。可以将半导体层114、牺牲层116、和间隔层112的材料选择成使得它们能够相对于彼此进行选择性蚀刻。可替代地，层112、114、和116可以具有与关于层106、108、和110所描述的材料和厚度不同的材料和厚度。图2A和图2B显示了半导体层108的数量和半导体层114的数量均等于2的示例。其他整数个半导体层也在本公开的范围内。
在图3A和图3B中，在堆叠件104上方形成了硬掩模层118。在一个示例中，硬掩模层118可以包括氮化硅。可替代地，硬掩模层118可以包括氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低K介电材料、或者其他介电材料中的一种或者多种。已经通过光刻工艺将硬掩模层118图案化。
在硬掩模层118存在的情况下实施了一个或者多个蚀刻工艺，以根据硬掩模层118的图案蚀刻堆叠件104的层。一个或者多个蚀刻工艺可以包括一个或者多个各向异性蚀刻工艺，其选择性地沿着垂直(z-)方向进行蚀刻，使得在一个或者多个蚀刻工艺之后，仅保留硬掩模层118正下方的堆叠件104的那些部分。一个或者多个蚀刻工艺可以包括干蚀刻、湿蚀刻、或者其他类型的蚀刻工艺。蚀刻工艺可以定时，使得衬底102的一部分通过一个或者多个蚀刻工艺而凹进。
一个或者多个蚀刻工艺从堆叠件104形成鳍部120。虽然在图3A和图3B的视图中不明显，但是鳍部120沿着X方向延伸超过一定长度。可以通过鳍部120形成多个CFET的沟道区和源极/漏极区，不过将仅显示单个CFET 101的形成。
鳍部120包括由半导体层108形成的多个半导体纳米结构122。鳍部120包括由牺牲层110形成的多个牺牲纳米结构124。鳍部120包括由半导体层114形成的多个半导体纳米结构123。鳍部120包括由牺牲层116形成的多个牺牲纳米结构125。如将在下面更详细地描述的，半导体纳米结构122对应于下部晶体管103的堆叠的沟道区。堆叠的半导体纳米结构123对应于上部晶体管105的堆叠的沟道区。
在图4A和图4B中，已经使半导体衬底102进一步凹进，以准备用于形成掩埋金属线128和129。在凹进形成之后，在鳍部120和衬底102的暴露表面上，沉积介电层126。在一个示例中，介电层126包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、或者其他合适的介电材料。可以通过ALD、CVD、或者其他合适的沉积工艺，来形成介电层126。
在介电层126的沉积之后，形成掩埋金属线128和129。可以通过在半导体衬底102的凹进中的介电层126上沉积导电材料，来形成掩埋金属线。介电层126的一部分位于衬底102和掩埋金属线128和129之间。可以通过物理气相沉积(PVD)、CVD、ALD、或者其他合适的沉积工艺，来沉积导电材料。在导电材料的沉积之后，可以实施一个或者多个蚀刻工艺，以将金属层图案化为掩埋金属线128和129，如图4A和图4B所示。掩埋金属线128和129可以包括铝、钛、钨、铜、钴、钌、金、或者其他合适的导电材料。在一些实施例中，掩埋金属线可以向CFET结构提供电压，例如正电压VDD、负电压、或者零电压VSS(地)。
在一些实施例中，在掩埋金属线128和129的形成之前，可以在图3A和图3B所示的阶段，在衬底102中的凹进中形成浅沟槽隔离区。浅沟槽隔离区可以包括氧化硅或者其他合适的介电材料。在一些实施例中，通过介电层126的沉积来形成浅沟槽隔离区。
在一些实施例中，在掩埋金属线128和129的形成之后，进一步生长或者沉积介电层126，以覆盖掩埋金属线128和129。虽然图4A和图4B中显示了单个介电层126，但是在实践中，介电层126可以包括在形成掩埋金属线128和129之前和之后沉积的多个介电层。
在图5A和图5B中，已经使介电层126凹进，使得介电层126的顶面132处于最高牺牲纳米结构124和最低牺牲纳米结构125之间的层面。间隔层112的第一部分位于介电层126的顶面132下方。间隔层112的第二部分位于介电层126的顶面132之上。半导体纳米结构123和牺牲纳米结构125的部分通过使介电层126凹进而暴露。
在使介电层126凹进之后，在鳍部120的暴露部分上和介电层126的顶面132上，形成伪栅极结构134。伪栅极结构134包括栅极层136和硬掩模层138。虽然图5A和图5B中未示出，但是伪栅极结构134可以包括位于栅极层136和鳍部120的上部之间的一个或者多个介电衬垫层，使得栅极层136与半导体纳米结构123电隔离。栅极层136可以是多晶硅或者任何其他合适的材料。可以通过PVD、CVD、ALD、或者其他合适的沉积工艺，来沉积栅极层136。其他材料可以用于伪栅极结构134而不脱离本公开的范围。
在栅极层136的沉积之后，沉积硬掩模层138。硬掩模层138可以包括氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、或者其他合适的介电材料。可以通过光刻工艺来图案化硬掩模层138，以获得图5A和图5B所显示的形状。在硬掩模层138的图案化之后，实施蚀刻工艺，以去除栅极层136的不在硬掩膜层138正下方的部分。
伪栅极结构134可以沿着Y方向延伸。将伪栅极结构134称为伪栅极结构，是因为将形成晶体管103和105的栅极电极来部分地替代栅极层136。
伪栅极结构134还可以包括栅极层136之上的一个或者多个附加介电层。各种配置和材料可以用于伪栅极结构134而不脱离本公开的范围。
在图6A和图6B中，从伪栅极结构134去除了硬掩模层138。在栅极层136的侧壁上形成了栅极间隔件层140。在一个示例中，栅极间隔件层140包括氮化硅。可替代地，栅极间隔件层140可以包括氧化硅、氧氮化硅、碳氮化硅、碳氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、或者其他合适的介电材料。栅极间隔件层140可以包括多个介电层。也可以将栅极间隔件层140命名为侧壁间隔件。
在图7A和图7B中，实施了蚀刻工艺，以去除牺牲纳米结构125和半导体纳米结构123的不在栅极间隔件层140正下方的部分。蚀刻工艺可以包括沿着向下(z-)方向选择性地蚀刻的各向异性蚀刻。
在初始的向下蚀刻工艺之后，进一步实施各向同性蚀刻工艺，以使牺牲纳米结构125凹进。各向同性蚀刻工艺相对于半导体纳米结构123选择性地蚀刻牺牲纳米结构125的材料。各向同性蚀刻工艺是定时工艺，使牺牲纳米结构125凹进但不完全去除牺牲纳米结构125。
在使牺牲纳米结构125凹进之后，在牺牲纳米结构125的凹进中形成内部间隔件142。可以通过在半导体纳米结构123的暴露侧壁上、介电层126的顶面132上、以及在牺牲纳米结构125中形成的凹进中沉积介电层，来形成内部间隔件142。介电层可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、FSG、低K介电材料、或者其他介电材料，而不脱离本公开的范围。可以通过CVD、PVD、ALD，或者通过另外的工艺，来形成介电层。介电层的横向厚度(沿着x方向)可以在2nm和10nm之间。其他厚度、材料和沉积工艺可以用于介电层而不脱离本公开的范围。
然后实施蚀刻工艺，以去除所使用的介电层的部分，以形成内部间隔件142。蚀刻工艺限定了如图7A和图7B所示的内部间隔件142。其他工艺可以用于形成内部间隔件142而不脱离本公开的范围。
在图8A和图8B中，沉积了介电层144。最初可以共形地沉积介电层144。然后可以实施各向异性蚀刻工艺，以从栅极层136和栅极间隔件层140的顶面去除介电层144的部分。各向异性蚀刻工艺不会从栅极间隔件层140的侧壁去除介电层144的垂直较厚部分。在一个示例中，介电层144包括SiOC。介电层144还可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、FSG、低K介电材料、或者其他介电材料，而不脱离本公开的范围。可以利用CVD工艺、ALD工艺、PVD工艺、或者其他合适的沉积工艺，来沉积介电层144。
在图9A和图9B中，实施了蚀刻工艺，以使介电层126的不在介电层144和伪栅极结构134的其他层正下方的部分凹进。结果是使介电层126的暴露的顶面132位于最低牺牲纳米结构124下方，并且位于间隔层106的中间。另外，将间隔层112、牺牲纳米结构124、和半导体纳米结构122的部分暴露。
在图10A和图10B中，通过一个或者多个蚀刻工艺，去除了牺牲纳米结构124和半导体纳米结构122的从介电层144横向突出的部分。在图10A和图10B中，在牺牲纳米结构124的凹进部分中形成了内部间隔件146。在一个示例中，内部间隔件146包括氮化硅。可替代地，内部间隔件146可以包括氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、FSG、低K介电材料、或者其他介电材料，而不脱离本公开的范围。内部间隔件146可以基本上如关于内部间隔件142所描述的那样来形成。特别地，可以通过相对于半导体纳米结构122使牺牲纳米结构124凹进、并且在凹进中沉积介电材料，来形成牺牲纳米结构124。
在内部间隔件146的形成之后，沉积介电层148。介电层148可以包括层间介电(ILD)层。在一个示例中，介电层148包括氧化硅。可替代地，介电层148可以包括氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、FSG、低K介电材料、或者其他介电材料，而不脱离本公开的范围。可以通过CVD、ALD、PVD、或者其他合适的沉积工艺，来沉积介电层148。在介电层148的沉积之后，可以实施化学机械平坦化(CMP)工艺，以使介电层148的顶面平坦化。
在图10A和图10B中，介电层148显示为与介电层126的所剩部分为一体。介电层148可以包括与介电层126相同的材料，使得它们有效地形成单层。在任何情况下，为了简单起见，将介电层126的所剩部分显示为并且称为介电层148的一部分。
在图11A和图11B中，在介电层148中形成了沟槽152和154。通孔150也形成在介电层148中，暴露出掩埋金属线128的顶面的部分。在实践中，可以在介电层148的第一图案化工艺中形成通孔150，其中通孔150自介电层148的顶面至掩埋金属线128的顶部形成。如本文所使用的术语“通孔”可以用于描述在一个或者多个层或者结构中形成的开口，用以暴露下面的层或者结构的部分。如本文所使用的术语“导电通孔”可以用于指代在通孔中形成的导电结构。
在形成通孔150之后，可以在图案化工艺中在介电层148中形成沟槽152和154。图案化工艺可以包括在介电层148上方形成硬掩模层，并且在图案化的硬掩模存在的情况下蚀刻介电层148，以形成沟槽152和154。
沟槽152具有宽度尺寸D1。沟槽154具有宽度尺寸D2。宽度尺寸D1小于宽度尺寸D2。将沟槽152和154的不同宽度选择成作为用于具有彼此不同尺寸的下部晶体管103的源极/漏极区的形成的一部分。另外，将沟槽152的减小的宽度选择成使得形成与沟槽152中的半导体纳米结构122的暴露部分相关的非对称源极/漏极区。如将在下面更详细地阐述的，这可以帮助确保从上部晶体管105的源极/漏极区延伸的导电通孔不会意外地接触下部晶体管103的源极/漏极区。在一些实施例中，尺寸D1在12nm和25nm之间。在一些实施例中，尺寸D2在20nm和35nm之间。其他值可以用于尺寸D1和D2而不脱离本公开的范围。
在一些实施例中，沟槽152沿着Y方向相对于半导体纳米结构122非对称地定位。特别地参考图11A的视图，与沟槽152的左边缘靠近半导体纳米结构122的左边缘的程度相比，沟槽152的右边缘更靠近半导体纳米结构122的右边缘。在一些实施例中，沟槽152的右边缘与半导体纳米结构122的右边缘对准。在一些实施例中，沟槽152的右边缘比半导体纳米结构122的右边缘略微更靠右。在一些实施例中，沟槽152的右边缘比半导体纳米结构122的右边缘略微更靠左。如将在下面更详细地阐述的，沟槽152相对于半导体纳米结构122的非对称位置，将使得从半导体纳米结构122沿着一个方向限制沟槽152中源极/漏极区的生长，而沿着相反方向源极/漏极区自由生长。这将在沟槽152中获得非对称源极/漏极区。
特别地参考图11B，在一个实施例中，沟槽154形成为沿着Y方向相对于半导体纳米结构122基本对称。特别地，半导体纳米结构122的左边缘距沟槽154的左边缘的距离可以与半导体纳米结构122的右边缘距沟槽154的右边缘的距离基本相同。这可能使得从沟槽154中的半导体纳米结构122生长对称的源极/漏极区。
在图12A和图12B中，根据一些实施例，形成了源极/漏极区156和158。可以在半导体纳米结构122上，通过外延生长工艺来形成源极/漏极区156和158。源极/漏极区156和158包括半导体材料。半导体材料可以包括与半导体纳米结构122相同的半导体材料。可替代地，源极/漏极区156和158的半导体材料可以不同于半导体纳米结构122的半导体材料。可以在外延生长工艺期间利用掺杂剂原子，对源极/漏极区156和158进行原位掺杂。在下部晶体管103是P型晶体管的示例中，可以利用P型掺杂剂原子，对源极/漏极区156和158进行原位掺杂。P型掺杂剂原子可以包括硼或者其他P型掺杂剂原子。在下部晶体管103是N型晶体管的示例中，可以利用N型掺杂剂原子，对源极/漏极区156和158进行原位掺杂。N型掺杂剂原子可以包括磷、砷、或者其他N型掺杂剂原子。
特别参考图12A，在沟槽152中形成源极/漏极区156。源极/漏极区156沿着Y轴非对称。特别地，源极/漏极区156的右边缘邻接沟槽152的右壁，基本上与半导体纳米结构122的右边缘齐平。相比之下，源极/漏极区156的左半部分具有基本菱形的形状，并且延伸至相对远离半导体纳米结构122的左边缘的左部的左侧上的点。因此，源极/漏极区156的右边缘基本上是平坦的，而源极/漏极区156的左边缘具有基本菱形的形状。
继续特别参考图12A，源极/漏极区156的非对称形成的一个结果，是源极/漏极区156的右边缘沿着Y方向相对远离掩埋金属线129。如将在下面更详细地阐述的，这可以有利于确保源极/漏极区156不妨碍穿过介电层148延伸至掩埋金属线129的导电通孔的形成。
特别参考图12B，在沟槽154中形成源极/漏极区158。源极/漏极区158沿着Y方向基本对称。源极/漏极区158在左侧和右侧上都具有菱形的形状。源极/漏极区158的左边缘距沟槽154的左边缘的距离与源极/漏极区158的右边缘距沟槽154的右边缘的距离基本相同。这是因为沟槽154相对于半导体纳米结构122对称地放置，并且足够宽，使得源极/漏极区158不会延伸至接触任何边缘。
源极/漏极区156具有宽度尺寸D3。源极/漏极区158具有宽度尺寸D4。宽度尺寸D3可以在10nm和20nm之间。宽度尺寸D4可以在15nm和30nm之间。其他尺寸可能用于D3和D4而不脱离本公开的范围。
在图13A和图13B中，根据一些实施例，形成了源极/漏极接触件157和159。源极/漏极接触件157形成在沟槽152中，与源极/漏极区156接触。可以将源极/漏极接触件157的一部分认为是位于通孔150中、并且与掩埋金属线128的顶部接触的导电通孔155。源极/漏极接触件159形成在沟槽154中，与源极/漏极区158接触。虽然图13A和图13B中未显示，但是在形成源极/漏极接触件157和159之前，可以在源极/漏极区156和158上形成硅化物。
可以通过沉积导电材料来形成源极/漏极接触件157和159。导电材料可以包括一种或者多种金属，例如钛、氮化钛、钽、氮化钽、铝、铜、钨、金、钴、钌、或者其他合适的导电材料。可以通过PVD、CVD、ALD、或者其他合适的沉积工艺，来沉积源极/漏极接触件157和159。
在图13A和图13B中，根据一些实施例，在沟槽152和154中沉积了介电材料。介电材料可以是与介电层148相同的材料。介电材料的沉积具有重新填充或者重新构造介电层148的效果。因此，介电层148在图13A和图13B中显示为单个介电层。
在图14A和图14B中，在介电层148中形成了沟槽160和162。通孔163也形成在介电层148中，暴露出掩埋金属线129的顶面的部分。在实践中，可以在介电层148的第一图案化工艺中形成通孔163，其中通孔163自介电层148的顶面至掩埋金属线129的顶部形成。
在形成通孔163之后，可以在图案化工艺中在介电层148中形成沟槽160和162。图案化工艺可以包括在介电层148上方图案化硬掩模层，并且在图案化的硬掩模存在的情况下蚀刻介电层148，以形成沟槽160和162。沟槽160和162形成至最低半导体纳米结构123下方、以及源极/漏极区156和158之上的深度。在一些实施例中，沟槽160和162的底部与间隔层112的顶部基本齐平。
沟槽160具有宽度尺寸D5。沟槽162具有宽度尺寸D6。宽度尺寸D6小于宽度尺寸D5。将沟槽160和162的不同宽度选择成作为用于具有彼此不同尺寸的上部晶体管105的源极/漏极区的形成的一部分。另外，将沟槽162的减小的宽度选择成使得形成与沟槽162中的半导体纳米结构123的暴露部分相关的非对称源极/漏极区。如将在下面更详细地阐述的，这可以帮助确保从上部晶体管105之上的金属线延伸至下部晶体管103的导电通孔不会意外地接触上部晶体管105的源极/漏极区。在一些实施例中，尺寸D6在12nm和25nm之间。在一些实施例中，尺寸D5在20nm和35nm之间。其他值可以用于尺寸D6和D5而不脱离本公开的范围。
在一些实施例中，沟槽162沿着Y方向相对于半导体纳米结构123非对称地定位。特别地参考图14B的视图，与沟槽162的右边缘靠近半导体纳米结构123的右边缘的程度相比，沟槽162的左边缘更靠近半导体纳米结构123的左边缘。在一些实施例中，沟槽162的左边缘与半导体纳米结构123的左边缘对准。在一些实施例中，沟槽162的左边缘比半导体纳米结构123的左边缘略微更靠左。在一些实施例中，沟槽162的左边缘比半导体纳米结构123的左边缘略微更靠右。如将在下面更详细地阐述的，沟槽162相对于半导体纳米结构123的非对称位置，将使得从半导体纳米结构123沿着一个方向限制沟槽162中源极/漏极区的生长，而沿着相反方向源极/漏极区自由生长。这将在沟槽162中获得非对称的源极/漏极区。
特别地参考图14A，在一个实施例中，沟槽160形成为沿着Y方向相对于半导体纳米结构123基本对称。特别地，半导体纳米结构123的右边缘距沟槽160的右边缘的距离可以与半导体纳米结构123的左边缘距沟槽160的左边缘的距离基本相同。这可能使得从沟槽160中的半导体纳米结构123生长对称的源极/漏极区。
在图15A和图15B中，根据一些实施例，形成了源极/漏极区164和165。可以在外延生长工艺中，由半导体纳米结构123形成源极/漏极区164和165。源极/漏极区164和165包括半导体材料。半导体材料可以包括与半导体纳米结构123相同的半导体材料。可替代地，源极/漏极区164和165的半导体材料可以不同于半导体纳米结构123的半导体材料。可以在外延生长工艺期间利用掺杂剂原子，对源极/漏极区164和165进行原位掺杂。在上部晶体管105是P型晶体管的示例中，可以利用P型掺杂剂原子，对源极/漏极区164和165进行原位掺杂。P型掺杂剂原子可以包括硼或者其他P型掺杂剂原子。在上部晶体管105是N型晶体管的示例中，可以利用N型掺杂剂原子，对源极/漏极区164和165进行原位掺杂。N型掺杂剂原子可以包括磷、砷、或者其他N型掺杂剂原子。
特别参考图15B，在沟槽162中形成源极/漏极区165。源极/漏极区165沿着Y轴非对称。特别地，源极/漏极区165的左边缘邻接沟槽162的左壁，基本上与半导体纳米结构123的左边缘齐平。相比之下，源极/漏极区165的右半部分具有基本菱形的形状，并且到达相对远离半导体纳米结构123的右边缘的右部的右侧上的点。因此，源极/漏极区165的左边缘基本上是平坦的，而源极/漏极区165的右边缘具有基本菱形的形状。
继续特别参考图15B，源极/漏极区165的非对称形成的一个结果，是源极/漏极区165的左边缘在Y方向上离源极/漏极区158的左边缘相对较远。如将在下面更详细地阐述的，这可以有利于确保与从上部晶体管105之上延伸至下部晶体管103的导电通孔的隔离。
特别参考图15A，在沟槽160中形成源极/漏极区164。源极/漏极区164沿着Y方向基本对称。源极/漏极区164在右侧和左侧上都具有菱形的形状。源极/漏极区164的右边缘距沟槽160的右边缘的距离与源极/漏极区164的左边缘距沟槽160的左边缘的距离基本相同。这是因为沟槽160相对于半导体纳米结构123对称地放置，并且足够宽，使得源极/漏极区164不会生长至接触任何边缘。
源极/漏极区165具有宽度尺寸D8。源极/漏极区164具有宽度尺寸D7。宽度尺寸D8可以在10nm和20nm之间。宽度尺寸D7可以在15nm和30nm之间。其他尺寸可能用于D8和D7而不脱离本公开的范围。
在图15A和图15B中，根据一些实施例，形成了源极/漏极接触件166和167。源极/漏极接触件166形成在沟槽160中，与源极/漏极区164接触。可以将源极/漏极接触件166的一部分认为是位于通孔163中、并且与掩埋金属线129的顶部接触的导电通孔168。源极/漏极接触件167形成在沟槽162中，与源极/漏极区165接触。虽然图15A和图15B中未显示，但是在形成源极/漏极接触件166和167之前，可以在源极/漏极区164和165上形成硅化物。
可以通过沉积导电材料来形成源极/漏极接触件166和167。导电材料可以包括一种或者多种金属，例如钛、氮化钛、钽、氮化钽、铝、铜、钨、金、钴、钌、或者其他合适的导电材料。可以通过PVD、CVD、ALD、或者其他合适的沉积工艺，来沉积源极/漏极接触件166和167。
虽然图15A和图15B中未显示，但是在形成源极/漏极接触件166和167之后，可以沉积介电材料。介电材料可以实质上重新构造介电层148。因此，介电材料可以包括与介电层148相同的材料。
在图16A和图16B中，根据一些实施例，形成了信号线170和导电通孔172和174。在形成信号线170和导电通孔172和174之前，可以在介电层148中形成用于导电通孔172和174的通孔。在形成通孔之后，可以在介电层148中形成用于信号线170的沟槽。在介电层148中形成通孔和沟槽之后，可以通过使用如先前所描述的沉积工艺和导电材料，在通孔中沉积一种或者多种导电材料，来形成导电通孔172和174。在形成导电通孔172和174之后，可以通过使用如先前所描述的沉积工艺和导电材料，在介电层148中形成的沟槽中沉积一种或者多种导电材料，来形成信号线170。
导电通孔172接触源极/漏极接触件167，从而在源极/漏极区165和信号线170之一之间提供电连接。导电通孔174接触源极/漏极接触件159，从而在源极/漏极区158和信号线170之一之间提供电接触。
由于源极/漏极区165的非对称结构，使得导电通孔174可以向下延伸穿过源极/漏极区165，而不会有意外接触源极/漏极区165的风险。同样，由于源极/漏极区156的非对称结构，使得导电通孔168可以向下延伸穿过源极/漏极区157以接触掩埋金属线129。
虽然图1A-图16B中未显示，但是在实践中，将通过去除栅极层136以及牺牲纳米结构124和125，来形成栅极电极。然后可以在半导体纳米结构122和123的暴露表面上，沉积一个或者多个栅极介电层。然后可以沉积导电材料，来替代牺牲纳米结构124和125以及栅极层136。导电材料围绕半导体纳米结构122和123，并且通过栅极介电材料与半导体纳米结构122和123分隔开。内部间隔件142和146将源极/漏极区156、157、164、和165与栅极电极的导电材料电隔离。上部晶体管105和下部晶体管103可以通过向栅极电极和源极/漏极区施加电压来操作，以便使得电流能够流过半导体纳米结构122和123，或者防止电流流过半导体纳米结构122和123。
电流沿着X方向流过源极/漏极区156和源极/漏极区158之间的半导体纳米结构122。因此，半导体纳米结构122是下部晶体管103的沟道区。电流沿着X方向流动至源极/漏极区164和165之间的半导体纳米结构123。因此，半导体纳米结构123是上部晶体管105的沟道区。晶体管103和105共同构成了CFET 101。
图16C是根据一个实施例的集成电路100的简化俯视图。该俯视图示出了沿着X方向延伸的鳍部120。多个栅极结构179沿着Y方向垂直于鳍部120延伸。鳍部120对应于与CFET101相关联的鳍部120。中央栅极结构179对应于与CFET 101相关联的栅极结构179。将源极/漏极区156和164定位至栅极结构179的左侧。切割线A表示将每个带有后缀“A”的图形剖开所沿着的切割线。将源极/漏极区158和165定位至栅极结构179的右侧。切割线B表示将每个带有后缀“B”的图形剖开所沿着的切割线。由于图16C是一个简化的俯视图，因此没有显示各种结构的相对垂直位置。可以使用CFET 101的各种其他配置而不脱离本公开的范围。
图17A-图28B是根据一些实施例的处于处理的各个阶段的集成电路100的透视图。特别地，图17A-图28B示出了用于形成CFET 101的工艺，CFET 101包括第一晶体管194，和在第一晶体管上方堆叠的第二晶体管196。如将在下面更详细地阐述的，CFET 101利用一个或者多个非对称源极/漏极区，以有助于降低非对称源极/漏极区与附近导电结构之间的不期望的接触的风险。
CFET晶体管101可以对应于FinFET晶体管。虽然图1A-图16B的晶体管103和105中的每一个都包括多个堆叠的沟道，并且可以是全环珊晶体管，但是晶体管196和194可以是FinFET晶体管。用于形成FinFET晶体管196和194的工艺与用于形成晶体管103和105的工艺有许多相似之处。图17A-图28B中的结构可以使用与图1A-图16B中的常见或者类似结构相同的附图标记。
图17A示出了集成电路100的透视图以及一组X、Y、和Z轴。图17B示出了同一集成电路100的不同透视图以及X、Y、和Z轴的相应方向。在图17A-图28B中，每个具有后缀“A”的附图(即图18A、图19A等)相对于图17A所显示的轴具有相同的方向。在图17A-图28B中，每个具有后缀B的附图(即图18B、图19B等)相对于图17B所显示的轴具有相同的方向。通常，X、Y、和Z轴可以显示在其中讨论了这些轴的附图中，并且可以不显示在其中没有讨论这些轴的附图中。轴的方向可以通过返回参考图17A和图17B来获得。
在图17A和图17B中，集成电路100包括半导体衬底102。衬底102可以包括半导体层或者半导体层的组合，如关于图1A和图1B所描述的。根据一些实施例，集成电路还包括在衬底102上方形成的堆叠件104。可以通过从衬底102实施一系列外延生长工艺来形成堆叠件104，以形成堆叠件104的层。可替代地，可以通过一个或者多个原子层沉积(ALD)工艺、或者一个或者更多个化学气相沉积(CVD)工艺，来形成半导体堆叠件104。可以通过外延生长工艺、ALD工艺、和CVD工艺的组合，来形成堆叠件104的层。
堆叠件104包括间隔层106、第一半导体层180、第一半导体层180上的间隔层112、间隔层112上的第二半导体层182、以及半导体层182上的牺牲层184。间隔层106和112可以具有与关于图2A和图2B所描述的材料相同的材料。最终会将半导体层180图案化，以形成晶体管194的沟道区。最终会将半导体层182图案化，以形成晶体管196的沟道区。半导体层180和182可以具有与图2A和图2B的半导体层108和114相同类型的半导体材料。牺牲层184可以包括与图2A和图2B的牺牲层116相同的材料。
在图18A和图18B中，在堆叠件104上方形成了硬掩模层118。在一个示例中，硬掩模层118可以包括氮化硅。可替代地，硬掩模层118可以包括氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、FSG、低K介电材料、或者其他介电材料中的一种或者多种。已经通过光刻工艺将硬掩模层118图案化。
在硬掩模118存在的情况下实施了一个或者多个蚀刻工艺，以根据硬掩模层118的图案蚀刻堆叠件104的层。一个或者多个蚀刻工艺可以包括一个或者多个各向异性蚀刻工艺，其选择性地沿着垂直方向进行蚀刻，使得在一个或者多个蚀刻工艺之后，仅保留硬掩模层118正下方的堆叠件104的那些部分。一个或者多个蚀刻工艺可以包括干蚀刻、湿蚀刻、或者其他类型的蚀刻工艺。蚀刻工艺可以定时，使得衬底102的一部分通过一个或者多个蚀刻工艺而凹进。
一个或者多个蚀刻工艺从堆叠件104形成鳍部120。虽然在图18A和图18B的视图中不明显，但是鳍部120可以沿着X方向延伸。多个CFET的沟道区和源极/漏极区可以由鳍部120形成，不过将仅显示单个CFET 101的形成。
鳍部120包括半导体层186，该半导体层186由半导体层180形成，并且对应于晶体管194的沟道区。鳍部120包括半导体层188，该半导体层188由半导体层182形成，并且对应于晶体管196的沟道区。
在图19A和图19B中，实施了与关于图4A-图5B所描述的工艺类似的工艺。特别地，已经使半导体衬底102进一步凹进，以准备用于形成掩埋金属线128和129。形成并且图案化了介电层126的初始部分。在介电层126的初始部分的沉积之后，形成掩埋金属线128和129。沉积了介电层126的后续部分。已经使介电层126凹进，使得介电层126的顶面132位于间隔层112的中间。特别地，间隔层112的第一部分位于介电层126的顶面132下方。
在使介电层126凹进之后，在鳍部120的暴露部分上和介电层126的顶面132上形成伪栅极结构134。伪栅极结构134包括栅极层136和硬掩模层138。伪栅极结构134可以沿着Y方向延伸。将伪栅极结构134称为伪栅极结构，是因为将形成晶体管103和105的栅极电极来部分地替代栅极层136。
伪栅极结构134还可以包括栅极层136之上的一个或者多个附加介电层。各种配置和材料可以用于伪栅极结构134而不脱离本公开的范围。
在图20A和图20B中，实施了与关于图7A-图8B所描述的一些工艺类似的工艺，除了对鳍部120的上部进行进一步修整和形成内部间隔件142。从伪栅极结构134去除了硬掩模层138。在栅极层136的侧壁上形成了栅极间隔件层140。在栅极间隔件层140上以及半导体层188的侧壁上形成了介电层144。
在图21A和图21B中，实施了与关于图9A和9B所描述的工艺类似的工艺。特别地，实施了蚀刻工艺，以使介电层126的不在介电层144和伪栅极结构134的其他层正下方的部分凹进。结果是，介电层126的暴露的顶面132位于间隔层106的中间。
在图22A和图22B中，沉积了介电层148。可以基本上如关于图10A和图10B所描述的那样来形成介电层148。
在图23A和图23B中，实施了与关于图11A和图11B所描述的工艺类似的工艺。特别地，在介电层148中形成了通孔150以及沟槽152和154。
沟槽152具有宽度尺寸D9。沟槽154具有宽度尺寸D10。宽度尺寸D9小于宽度尺寸D10。将沟槽152和154的不同宽度选择成作为用于具有彼此不同尺寸的下部晶体管194的源极/漏极区的形成的部分。另外，将沟槽152的减小的宽度选择成使得形成与沟槽152中的半导体层186的暴露部分相关的非对称源极/漏极区。如将在下面更详细地阐述的，这可以帮助确保从上部晶体管196的源极/漏极区延伸的导电通孔不会意外地接触下部晶体管194的源极/漏极区。在一些实施例中，尺寸D9在12nm和25nm之间。在一些实施例中，尺寸D10在20nm和35nm之间。其他值可以用于尺寸D9和D10而不脱离本公开的范围。
在一些实施例中，沟槽152沿着Y方向相对于半导体层186非对称地定位。特别地参考图23A的视图，与沟槽152的左边缘靠近半导体层186的左边缘的程度相比，沟槽152的右边缘更靠近半导体层186的右边缘。在一些实施例中，沟槽152的右边缘与半导体层186的右边缘对准。在一些实施例中，沟槽152的右边缘比半导体层186的右边缘略微更靠右。在一些实施例中，沟槽152的右边缘比半导体层186的右边缘略微更靠左。如将在下面更详细地阐述的，沟槽152相对于半导体层186的非对称位置，将使得从半导体层186沿着一个方向限制沟槽152中源极/漏极区的生长，而沿着相反方向源极/漏极区自由生长。这将在沟槽152中获得非对称源极/漏极区。
特别地参考图23B，在一个实施例中，沟槽154形成为沿着Y方向相对于半导体层186基本对称。特别地，半导体层186的左边缘距沟槽154的左边缘的距离可以与半导体层186的右边缘距沟槽152的右边缘的距离基本相同。这可能使得从沟槽154中的半导体层186生长对称的源极/漏极区。
在图24A和图24B中，根据一些实施例，形成了源极/漏极区156和158。可以在半导体层186上，通过外延生长工艺来形成源极/漏极区156和158。源极/漏极区156和158包括半导体材料。半导体材料可以包括与半导体层186相同的半导体材料。可替代地，源极/漏极区156和158的半导体材料可以不同于半导体层186的半导体材料。可以在外延生长工艺期间利用掺杂剂原子，对源极/漏极区156和158进行原位掺杂。在下部晶体管194是P型晶体管的示例中，可以利用P型掺杂剂原子，对源极/漏极区156和158进行原位掺杂。P型掺杂剂原子可以包括硼或者其他P型掺杂剂原子。在下部晶体管194是N型晶体管的示例中，可以利用N型掺杂剂原子，对源极/漏极区156和158进行原位掺杂。掺杂剂原子可以包括磷、砷、或者其他N型掺杂剂原子。
特别地参考图24A，在沟槽152中形成源极/漏极区156。源极/漏极区156沿着Y轴非对称。特别地，源极/漏极区156的右边缘邻接沟槽152的右壁，基本上与半导体层186的右边缘齐平。相比之下，源极/漏极区156的左半部分具有基本菱形的形状，并且到达相对远离半导体层186的左边缘的左部的左侧上的点。因此，源极/漏极区156的右边缘基本上是平坦的，而源极/漏极区156的左边缘具有基本菱形的形状。
继续特别参考图24A，源极/漏极区156的非对称形成的一个结果，是源极/漏极区156的右边缘沿着Y方向相对远离掩埋金属线129。如将在下面更详细地阐述的，这可以有利于在不会电接触源极/漏极区156的情况下形成穿过介电层148延伸至掩埋金属线129的导电通孔。
特别参考图24B，在沟槽154中形成源极/漏极区158。源极/漏极区158沿着Y方向基本对称。源极/漏极区158在左侧和右侧上都具有菱形的形状。源极/漏极区158的左边缘距沟槽154的左边缘的距离与源极/漏极区158的右边缘距沟槽154的右边缘的距离基本相同。这是因为沟槽154相对于半导体层186对称地放置，并且足够宽，使得源极/漏极区158不会生长至接触任何边缘。
在图24A和24B中，根据一些实施例，形成了源极/漏极接触件157和159。源极/漏极接触件157形成在沟槽152中，与源极/漏极区156接触。可以将源极/漏极接触件157的一部分认为是位于通孔150中、并且与掩埋金属线128的顶部接触的导电通孔155。源极/漏极接触件159形成在沟槽154中，与源极/漏极区158接触。虽然图24A和图24B中未显示，但是在形成源极/漏极接触件157和159之前，可以在源极/漏极区156和158上形成硅化物。
可以通过沉积导电材料来形成源极/漏极接触件157和159。导电材料可以包括一种或者多种金属，例如钛、TiN、钽、TaN、铝、铜、钨、金、钴、钌、或者其他合适的导电材料。可以通过PVD、CVD、ALD、或者其他合适的沉积工艺，来沉积源极/漏极接触件157和159。
在图25A和图25B中，根据一些实施例，在沟槽152和154中沉积了介电材料。介电材料可以是与介电层148相同的材料。介电材料的沉积具有重新填充或者重新构造介电层148的效果。因此，介电层148在图25A和图25B中显示为单个介电层。
在图26A和图26B中，在介电层148中形成了沟槽160和162。通孔163也形成在介电层148中，暴露出掩埋金属线129的顶面的部分。在实践中，可以在介电层148的第一图案化工艺中形成通孔163，其中通孔163自介电层148的顶面至掩埋金属线129的顶部形成。
在形成通孔163之后，可以在图案化工艺中在介电层148中形成沟槽160和162。图案化工艺可以包括在介电层148上方形成硬掩模层，并且在图案化的硬掩模存在的情况下蚀刻介电层148，以形成沟槽160和162。沟槽160和162形成至半导体层188下方、或者源极/漏极区156和158之上的深度。在一些实施例中，沟槽160和162的底部与间隔层112的顶部基本齐平。
沟槽160具有宽度尺寸D11。沟槽162具有宽度尺寸D12。宽度尺寸D12小于宽度尺寸D11。将沟槽160和162的不同宽度选择成作为用于具有彼此不同尺寸的上部晶体管196的源极/漏极区的形成的一部分。另外，将沟槽162的减小的宽度选择成使得形成与沟槽162中的半导体层188的暴露部分相关的非对称源极/漏极区。如将在下面更详细地阐述的，这可以帮助确保从上部晶体管196之上的金属线延伸至下部晶体管14的导电通孔不会意外地接触上部晶体管196的源极/漏极区。在一些实施例中，尺寸D12在12nm和25nm之间。在一些实施例中，尺寸D11在20nm和35nm之间。其他值可以用于尺寸D12和D11而不脱离本公开的范围。
在一些实施例中，沟槽162沿着Y方向相对于半导体层188非对称地定位。特别地参考图26B的视图，与沟槽162的右边缘靠近半导体层188的右边缘的程度相比，沟槽162的左边缘更靠近半导体层188的左边缘。在一些实施例中，沟槽162的左边缘与半导体层188的左边缘对准。在一些实施例中，沟槽162的左边缘比半导体层188的左边缘略微更靠左。在一些实施例中，沟槽162的左边缘比半导体层188的左边缘略微更靠右。如将在下面更详细地阐述的，沟槽162相对于半导体层188的非对称位置，将使得从半导体层188沿着一个方向限制沟槽162中源极/漏极区的生长，而沿着相反方向源极/漏极区自由生长。这将在沟槽162中获得非对称的源极/漏极区。
特别地参考图26A，在一个实施例中，沟槽160形成为沿着Y方向相对于半导体层188基本对称。特别地，半导体层188的右边缘距沟槽160的右边缘的距离可以与半导体层188的左边缘距沟槽160的左边缘的距离基本相同。这可能使得从沟槽160中的半导体层188生长对称的源极/漏极区。
在图27A和图27B中，根据一些实施例，形成了源极/漏极区164和165。可以在外延生长工艺中，在半导体层188上形成源极/漏极区164和165。源极/漏极区164和165包括半导体材料。半导体材料可以包括与半导体层188相同的半导体材料。可替代地，源极/漏极区164和165的半导体材料可以不同于半导体层188的半导体材料。可以在外延生长工艺期间利用掺杂剂原子，对源极/漏极区164和165进行原位掺杂。在上部晶体管196是P型晶体管的示例中，可以利用P型掺杂剂原子，对源极/漏极区164和165进行原位掺杂。P型掺杂剂原子可以包括硼或者其他P型掺杂剂原子。在上部晶体管196是N型晶体管的示例中，可以利用N型掺杂剂原子，对源极/漏极区164和165进行原位掺杂。掺杂剂原子可以包括磷、砷、或者其他N型掺杂剂原子。
特别参考图27B，在沟槽162中形成源极/漏极区165。源极/漏极区165沿着Y轴非对称。特别地，源极/漏极区165的左边缘邻接沟槽162的左壁，基本上与半导体层188的左边缘齐平。相比之下，源极/漏极区165的右半部分具有基本菱形的形状，并且到达相对远离半导体层188的右边缘的右部的右侧上的点。因此，源极/漏极区165的左边缘基本上是平坦的，而源极/漏极区165的右边缘具有基本菱形的形状。
继续特别参考图27B，源极/漏极区165的非对称形成的一个结果，是源极/漏极区165的左边缘沿着Y方向相对远离源极/漏极接触件159的左边缘。如将在下面更详细地阐述的，这可以有利于确保在不会接触源极/漏极区165的情况下形成穿过介电层148延伸至下部晶体管194的导电通孔。
特别参考图27A，在沟槽160中形成源极/漏极区164。源极/漏极区164沿着Y方向基本对称。源极/漏极区164在右侧和左侧上都具有菱形的形状。源极/漏极区164的右边缘距沟槽160的右边缘的距离与源极/漏极区164的左边缘距沟槽160的左边缘的距离基本相同。这是因为沟槽160相对于半导体层188对称地放置，并且足够宽，使得源极/漏极区164不会生长至接触任何边缘。
在图27A和图27B中，根据一些实施例，形成了源极/漏极接触件166和167。源极/漏极接触件166形成在沟槽160中，与源极/漏极区164接触。可以将源极/漏极接触件166的一部分认为是位于通孔163中、并且与掩埋金属线129的顶部接触的导电通孔168。源极/漏极接触件167形成在沟槽162中，与源极/漏极区165接触。虽然图27A和图27B中未显示，但是在形成源极/漏极接触件166和167之前，可以在源极/漏极区164和165上形成硅化物。
可以通过沉积导电材料来形成源极/漏极接触件166和167。导电材料可以包括一种或者多种金属，例如钛、TiN、钽、TaN、铝、铜、钨、金、钴、钌、或者其他合适的导电材料。可以通过PVD、CVD、ALD、或者其他合适的沉积工艺，来沉积源极/漏极接触件166和167。
虽然图27A和图27B中未显示，但是在形成源极/漏极接触件166和167之后，可以沉积介电材料。介电材料可以实质上重新构造或者重新填充介电层148。因此，介电材料可以包括与介电层148相同的材料。
在图28A和图28B中，根据一些实施例，形成了信号线170和导电通孔172和174。在形成信号线170和导电通孔172和174之前，可以在介电层148中形成用于导电通孔172和174的通孔。在形成通孔之后，可以在介电层148中形成用于信号线170的沟槽。在介电层148中形成通孔和沟槽之后，可以通过使用如先前所描述的沉积工艺和导电材料，在通孔中沉积一种或者多种导电材料，来形成导电通孔172和174。在形成导电通孔172和174之后，可以通过使用如先前所描述的沉积工艺和导电材料，在介电层148中形成的沟槽中沉积一种或者多种导电材料，来形成信号线170。
导电通孔172接触源极/漏极接触件167，从而在源极/漏极区165和信号线170之一之间提供电连接。导电通孔174接触源极/漏极接触件159，从而在源极/漏极区158和信号线170之一之间提供电接触。
由于源极/漏极区165的非对称结构，使得导电通孔174可以向下延伸穿过源极/漏极区165，而不会有意外接触源极/漏极区165的风险。同样，由于源极/漏极区156的非对称结构，使得导电通孔168可以向下延伸穿过源极/漏极区157以接触掩埋金属线129。
虽然图17A-图28B中未显示，但是在实践中，将通过去除栅极层136，来形成栅极电极。蚀刻工艺可以进一步蚀刻穿过栅极层136下面的介电层148，以暴露半导体层186的侧壁。然后可以在半导体层186和188的暴露表面上沉积一个或者多个栅极介电层。然后可以沉积导电材料，使其与半导体层186和188的暴露侧壁上的介电材料接触。上部晶体管194和下部晶体管196可以通过向栅极电极和源极/漏极区施加电压来操作，以便使电流能够流过半导体层186和188，或者防止电流流过半导体层186和188。
电流沿着X方向流过源极/漏极区156和源极/漏极区158之间的半导体层186。因此，半导体层186是下部晶体管194的沟道区。电流沿着X方向流过源极/漏极区164和165之间的半导体层188。因此，半导体层188是上部晶体管196的沟道区。晶体管194和196共同构成了CFET 101。
图28C是根据一个实施例的集成电路100的简化俯视图。该俯视图示出了沿着X方向延伸的多个金属线170。鳍部120沿着X方向延伸。多个栅极结构179沿着Y方向垂直于鳍部120和金属线170延伸。鳍部120对应于与CFET 101相关联的鳍部120。中央栅极结构179对应于与CFET 101相关联的栅极结构179。半导体层186、188位于栅极结构179的中央。将源极/漏极区156和164定位至栅极结构179的左侧。切割线A表示将每个带有后缀“A”的图形剖开所沿着的切割线。将源极/漏极区158和165定位至栅极结构179的右侧。切割线B表示将每个带有后缀“B”的图形剖开所沿着的切割线。由于图28C是一个简化的俯视图，因此没有显示各种结构的相对垂直位置。可以使用CFET 101的各种其他配置而不脱离本公开的范围。
图29-图41是根据一些实施例的集成电路100的截面图。特别地，图29-图41是根据一些实施例的CFET晶体管101的简化截面图。为了简单理解金属结构和半导体结构之间的基本关系，图29-图41未示出介电层，除了对应于浅沟槽隔离区的介电层126的一部分。图29-图41可以使用关于图1A-图28C所描述的结构、工艺、组件、和原理。
另外，下面可以参考“保留在”源极/漏极区156/164中的半导体纳米结构122/123或者半导体层186/188。当半导体纳米结构122/123或者半导体层186/188的一部分沿着X方向暴露时，半导体纳米结构122/123或者半导体层186/188保留在源极/漏极区中，使得外延生长不仅从对应的半导体层186/188或者半导体纳米结构122/123的暴露的端面(Y-Z平面)发生，而且从顶部(X-Y平面)、底部(X-Y平面)、或者侧面(X-Z平面)的至少一部分发生。当源极/漏极区仅从对应的半导体纳米结构122/123或者半导体层186/188(视情况而定)的暴露端(Y-Z平面)外延地生长时，半导体纳米结构122/123或者半导体层186/188不保留在源极/漏极区中。
图29是根据一些实施例的CFET 101的截面图。CFET 101包括下部晶体管103，该下部晶体管103包括半导体纳米结构122和源极/漏极区156。CFET 101包括上部晶体管105，该上部晶体管105包括半导体纳米结构123和源极/漏极区164。掩埋金属线128和129位于与衬底102相邻的介电层126(浅沟槽隔离区)中。金属线170位于CFET 101之上。源极/漏极接触件166与源极/漏极区164接触。导电通孔168从源极/漏极接触件166延伸至掩埋金属线129。
为了帮助确保源极/漏极区156不会意外地接触导电通孔168，源极/漏极区156相对于半导体纳米结构122是非对称源极/漏极区156。可以通过如关于图11A-图12B所描述的沟槽152/162和介电层148的形成，来实现源极/漏极区156的非对称性。半导体纳米结构122和123保留在源极/漏极区156和164中。半导体纳米结构122的右边缘比源极/漏极区156的右边缘更靠右，由于半导体纳米结构112比源极区/漏极区156更向右延伸，因此形成叉状区201。这与相对于半导体纳米结构123对称的源极/漏极区164不同。
源极/漏极区156和164是用矩形外延形成的，与图12A-图15B的刻面或者菱形外延相反。可以使用各种类型的外延生长工艺来形成具有诸如金刚石、刻面、或者矩形的各种形状的源极/漏极区。
半导体纳米结构122和123沿着Y方向具有在16nm和32nm之间的宽度尺寸D13。最高半导体纳米结构122与最低半导体纳米结构123沿着Z方向以在20nm和30nm之间的尺寸D14分隔开。源极/漏极区156沿着Z方向以在10nm和20nm之间的尺寸D15与源极/漏极区164分隔开。源极/漏极区156的右边缘沿着Y方向以在8nm和16nm之间的尺寸D16与导电通孔168分隔开。半导体纳米结构122沿着Y方向以在4nm和10nm之间的尺寸D17与导电通孔168分隔开。源极/漏极区164沿着Y方向以在2nm和4nm之间的尺寸D18与导电通孔168分隔开。源极/漏极区156的右边缘与源极/漏极区164的右边缘沿着Y方向以在4nm和8nm之间的尺寸D19分隔开。可以使用各种尺寸的其他值而不脱离本公开的范围。
半导体纳米结构123和半导体纳米结构122围绕垂直轴V排列。源极/漏极区164围绕轴V对称排列。特别地，源极/漏极区164的左横向端与源极/漏极区164右横向端距垂直轴V的距离基本相同。源极/漏极区156相对于垂直轴V非对称地排列。特别地，源极/漏极区156的左横向端比源极/漏极区156的右横向端距垂直轴V更远。
图30示出了根据一些实施例的CFET 101。图30的CFET 101在许多方面与图29的CFET 101相似。源极/漏极接触件157形成在源极/漏极区156上。半导体纳米结构122和123保留在源极/漏极区156和164中，由于半导体纳米结构123比源极/漏极区164更向右延伸，因此形成叉状区201。导电通孔174将源极/漏极接触件157连接至金属线170之一。导电通孔174向上延伸至源极/漏极区164的右侧。为了确保源极/漏极区164不会意外地接触导电通孔174，可以使用先前所描述的工艺和原理、以非对称方式形成源极/漏极区164。源极/漏极区164的右边缘以尺寸D16与导电通孔174分隔开。半导体纳米结构123的右边缘以尺寸D17与导电通孔174分隔开。
图31示出了根据一些实施例的CFET 101。图31的CFET 101在许多方面与图30的CFET 101相似。源极/漏极接触件157形成在源极/漏极区156上。半导体纳米结构122和123保留在源极/漏极区156和164中。导电通孔174将源极/漏极接触件157连接至金属线170之一。图31的CFET 101与图30的CFET 101的不同之处在于，源极/漏极区164的右边缘与半导体纳米结构123的右边缘对齐，并且两者都沿着Y方向以尺寸D17与导电通孔174分隔开。源极/漏极区164的右边缘沿着Y方向以在2nm和4nm之间的尺寸D20与源极/漏极区156的右边缘分隔开，不过可以使用其他值而不脱离本公开的范围。
图32示出了根据一些实施例的与图31的CFET 101相似的CFET 101。源极/漏极接触件157形成在源极/漏极区156上。半导体纳米结构122和123保留在源极/漏极区156和164中。导电通孔174将源极/漏极接触件157连接至金属线170之一。图32的CFET 101与图31的CFET 101的不同之处在于，源极/漏极区164的右边缘与半导体纳米结构123的右边缘相比，以在0.5nm和2nm之间的尺寸D21略微更靠右，不过可以使用其他值而不脱离本公开的范围。源极/漏极区164的右边缘沿着Y方向以在3nm和6nm之间的尺寸D22与导电通孔174分隔开，不过可以使用其他值而不脱离本公开的范围。
图33示出了根据一些实施例的与图29的CFET 101相似的CFET 101。图33的CFET101与图29中的CFET 101的不同之处在于，源极/漏极区156和164通过刻面或者金刚石外延生长工艺形成。非对称源极/漏极区156的左半部分基本是菱形的形状。非对称源极/漏极区156的右半部分具有叉状特征201。源极/漏极区156的右边缘以尺寸D16与导电通孔168分隔开。
图34示出了根据一些实施例的与图30的CFET 101相似的CFET 101。图34的CFET101与图30的CFET 101的不同之处在于，源极/漏极区156和164通过刻面或者金刚石外延生长工艺形成。非对称源极/漏极区164的左半部分基本是菱形的形状。非对称源极/漏极区164的右半部分藉由先前所描述的工艺具有平坦的右边缘。源极/漏极区156的右边缘以尺寸D16与导电通孔168分隔开。
图35示出了根据一些实施例的与图33的CFET 101相似的CFET 101。图35的CFET101与图33的CFET 101的不同之处在于，半导体纳米结构122和123没有保留在源极/漏极区156和164中。非对称源极/漏极区156的左半部分基本是菱形的形状。非对称源极/漏极区156的右半部分藉由先前所描述的工艺具有平坦的右边缘。
图36示出了根据一些实施例的与图34的CFET 101相似的CFET 101。图36的CFET101与图34的CFET 101的不同之处在于，半导体纳米结构122和123没有保留在源极/漏极区156和164中。非对称源极/漏极区164的左半部分基本是菱形的形状。非对称源极/漏极区156的右半部分藉由先前所描述的工艺具有平坦的右边缘。
图37示出了根据一些实施例的CFET 101。在图37中，半导体纳米结构122和123保留在源极/漏极区156和164中。源极/漏极接触件157形成在源极/漏极区156上。导电通孔174将源极/漏极接触件157连接至金属线170之一。源极/漏极接触件166形成在源极/漏极区164上。导电通孔168将源极/漏极接触件166连接至掩埋金属线128。源极/漏极区156和164都是非对称的，不过是在相对的侧面上。源极/漏极区156和164两者都具有叉状特征201。
图38示出了根据一些实施例的CFET 101。半导体纳米结构122和123保留在源极/漏极区156和164中。源极/漏极接触件157位于源极/漏极区156上。导电通孔168在源极/漏极接触件157和掩埋金属线129之间延伸。源极/漏极接触件166位于源极/漏极区164上。导电通孔在源极/漏极接触件166与金属线170中的一个之间延伸。在图38中，源极/漏极区156和164都是对称的，并且沿着Z方向彼此对准。这是可能的，因为不存在从源极/漏极区156/164中的一个垂直延伸经过源极/漏电极区156/164中的另一个的导电通孔。
图39示出了根据一些实施例的CFET 101。CFET 101与图34的CFET 101相似，不同之处在于，图39的CFET 101包括FinFET晶体管194和196，而不是纳米结构晶体管103和105。源极/漏极区164的右边缘在半导体沟道层188的右边缘的左侧。因此，源极/漏极区164相对于半导体沟道层188非对称。源极/漏极区156相对于半导体沟道层186对称。半导体沟道层188的右边缘沿着Y方向以在8nm和12nm之间的尺寸D23与导电通孔174分隔开。源极/漏极区164的右边缘沿着Y方向以在10nm和16nm之间的尺寸D24与导电通孔174分隔开。半导体层186和188具有沿着Z方向在20nm和50nm之间的尺寸D25。半导体层186和188沿着Z方向以在10nm和20nm之间的尺寸D26彼此分隔开。半导体层186和188具有沿着Y方向在4nm和10nm之间的尺寸。可以使用其他尺寸而不脱离本公开的范围。半导体层186和188保留在源极/漏极区156和164中。
图40示出了根据一些实施例的CFET 101。图40的CFET 101与图39的CFET 101基本相似，不同之处在于，源极/漏极区156和源极/漏极区164都相对于沟道区186和沟道区188非对称地布置。特别地，源极/漏极区156和164的最低部分处于自相应沟道层186和188的顶部的约一半。这可以通过确保沟槽152、154、160、和162的底部处于相应沟道区186/188的中间层面来实现。这将确保源极/漏极区156和164不能从半导体沟道层186和188的下部生长。半导体层186和188保留在源极/漏极区156和164中。
图41示出了根据一些实施例的CFET 101。图41的CFET 101与图39的CFET 101基本相似，不同之处在于，源极/漏极区156和164通过矩形外延来生长，从而获得基本矩形的形状。源极/漏极区164以尺寸D24与导电通孔174分隔开。沟道区188以尺寸D23与导电通孔174分隔开。半导体层186和188保留在源极/漏极区156和164中。
图42是根据一些实施例的用于形成集成电路的方法400的流程图。方法400可以利用关于图1A-图41所描述的系统、工艺、组件、和原理。在402，方法400包括形成CFET的第一晶体管的第一沟道区。CFET的一个例子是图29的CFET 101。第一个晶体管的一个例子是图29的晶体管103。第一沟道区的一个例子是图29的半导体纳米结构122。在404，方法400包括形成CFET的第二晶体管的第二沟道区，第二沟道区与第一沟道区垂直地对准。第二个晶体管的一个例子是图29的晶体管105。第二沟道区的一个例子是图29的半导体纳米结构123。在406，方法400包括形成第一源极/漏极区，该第一源极/漏极区连接至第一沟道区，并且相对于第一沟道区横向非对称。第一源极/漏极区的一个例子是图29的源极/漏极区156。在408，方法400包括形成第二源极/漏极区，该第二源极/漏极区连接至第二沟道区，并且相对于第二沟道区横向对称。第二源极/漏极区的一个例子是图29的源极/漏极区164。
本公开的实施例提供了一种包括CFET的集成电路，该CFET具有消耗少量面积的源极/漏极区和接触通孔，同时降低了源极/漏极区和相邻导电通孔之间的意外短路的风险。CFET晶体管包括垂直地堆叠的第一晶体管和第二晶体管。本公开的实施例提供非对称形状的源极/漏极区，以使得能够在源极/漏极区附近形成导电通孔，而不会有接触源极/漏极区的风险。其结果是集成电路具有密集的CFET阵列，并且降低了不期望的短路的风险。这使得获得性能更好的器件和更高的晶圆产量。
在一个实施例中，一种集成电路包括第一晶体管。第一晶体管包括：第一沟道区；和第一源极/漏极区，连接至第一沟道区。该集成电路包括第二晶体管。第一晶体管和第二晶体管垂直地堆叠。第二晶体管包括：第二沟道区，与第一沟道区垂直地对准；和第二源极/漏极区，连接至第二沟道区。第二源极/漏极区相对于第二沟道区横向非对称。在一个或多个实施例中，第一沟道区和第二沟道区在垂直轴上横向居中，第二源极/漏极区包括：第一横向端；以及第二横向端，与第一横向端相对，其中，第一横向端比第二横向端距垂直轴更远。在一个或多个实施例中，第一源极/漏极区包括：第一横向端；以及第二横向端，与第一横向端相对，其中，第一横向端与第二横向端距垂直轴的距离基本相同。在一个或多个实施例中，第二源极/漏极区的第一横向端基本是尖锐端，其中，第二源极/漏极区的第二横向端基本是平坦的垂直表面。在一个或多个实施例中，第一源极/漏极区的第一横向端和第二横向端都基本是尖锐端。在一个或多个实施例中，集成电路还包括：导电通孔，电连接至第一源极/漏极区，并且延伸经过第二源极/漏极区，其中，与第一源极/漏极区相比，第二源极/漏极区横向地距导电通孔更远。在一个或多个实施例中，与第二源极/漏极区相比，第二沟道区横向地更靠近导电通孔。在一个或多个实施例中，与第二源极/漏极区相比，第二沟道区横向地距导电通孔更远。在一个或多个实施例中，集成电路还包括：掩埋金属线，位于第一晶体管和第二晶体管两者下方，其中，导电通孔接触掩埋金属线。在一个或多个实施例中，第一晶体管和第二晶体管是FinFET晶体管。在一个或多个实施例中，第一晶体管和第二晶体管是全环珊晶体管。在一个或多个实施例中，第一晶体管和第二晶体管是CFET晶体管。
在一个实施例中，一种集成电路包括第一晶体管。第一晶体管包括：多个第一堆叠沟道，彼此垂直地对准；和第一源极/漏极区，连接至第一堆叠沟道，并且相对于第一堆叠沟道横向非对称。在一个或多个实施例中，第一晶体管包括：第二源极/漏极区，连接至第一堆叠沟道，并且与第一堆叠沟道横向对称。在一个或多个实施例中，集成电路还包括：第二晶体管，与第一晶体管垂直地堆叠。并且，第二晶体管包括：多个第二堆叠沟道，与第一堆叠沟道对准；以及第二源极/漏极区，连接至多个第二堆叠沟道。在一个或多个实施例中，第二源极/漏极区相对于第二堆叠沟道横向非对称。在一个或多个实施例中，第一堆叠沟道和第一源极/漏极区包括叉状结构。
在一个实施例中，一种方法包括：形成CFET的第一晶体管的第一沟道区；和形成CFET的第二晶体管的第二沟道区，第二沟道区与第一沟道区垂直地对准。该方法包括：形成第一源极/漏极区，连接至第一沟道区，并且相对于第一沟道区横向非对称。该方法包括：形成第二源极/漏极区，连接至第二沟道区，并且相对于第二沟道区横向对称。
根据本申请的又一个实施例，提供了一种用于形成集成电路的方法，包括：形成CFET的第一晶体管的第一沟道区；形成CFET的第二晶体管的第二沟道区，第二沟道区与第一沟道区垂直地对准；形成第一源极/漏极区，连接至第一沟道区，并且相对于第一沟道区横向非对称；以及形成第二源极/漏极区，连接至第二沟道区，并且相对于第二沟道区横向对称。在一个或多个实施例中，形成集成电路的方法还包括：形成介电层；在介电层中形成第一沟槽，第一沟槽暴露第一沟道区的部分，第一沟槽相对于第一沟道区横向非对称；以及在第一沟槽中形成第一源极/漏极区。在一个或多个实施例中，形成集成电路的方法还包括：在介电层中形成第二沟槽，第二沟槽暴露第二沟道区的部分，其中，第二沟槽相对于第二沟道区横向对称；以及在第二沟槽中形成第二源极/漏极区。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种集成电路，包括：
第一晶体管，包括：
第一沟道区；以及
第一源极/漏极区，连接至所述第一沟道区；
第二晶体管，其中，所述第一晶体管和所述第二晶体管垂直地堆叠，所述第二晶体管包括：
第二沟道区，与所述第一沟道区垂直地对准；以及
第二源极/漏极区，连接至所述第二沟道区，其中，所述第二源极/漏极区相对于所述第二沟道区横向非对称。
2.根据权利要求1所述的集成电路，其中，所述第一沟道区和所述第二沟道区在垂直轴上横向居中，所述第二源极/漏极区包括：
第一横向端；以及
第二横向端，与所述第一横向端相对，其中，所述第一横向端比所述第二横向端距所述垂直轴更远。
3.根据权利要求2所述的集成电路，其中，所述第一源极/漏极区包括：
第一横向端；以及
第二横向端，与所述第一横向端相对，其中，所述第一横向端与所述第二横向端距所述垂直轴的距离基本相同。
4.根据权利要求3所述的集成电路，其中，所述第二源极/漏极区的所述第一横向端基本是尖锐端，其中，所述第二源极/漏极区的所述第二横向端基本是平坦的垂直表面。
5.根据权利要求4所述的集成电路，其中，所述第一源极/漏极区的所述第一横向端和所述第二横向端都基本是尖锐端。
6.根据权利要求2所述的集成电路，还包括：导电通孔，电连接至所述第一源极/漏极区，并且延伸经过所述第二源极/漏极区，其中，与所述第一源极/漏极区相比，所述第二源极/漏极区横向地距所述导电通孔更远。
7.根据权利要求6所述的集成电路，其中，与所述第二源极/漏极区相比，所述第二沟道区横向地更靠近所述导电通孔。
8.根据权利要求6所述的集成电路，其中，与所述第二源极/漏极区相比，所述第二沟道区横向地距所述导电通孔更远。
9.一种集成电路，包括：
第一晶体管，包括：
多个第一堆叠沟道，彼此垂直地对准；以及
第一源极/漏极区，连接至所述第一堆叠沟道，并且相对于所述第一堆叠沟道横向非对称。
10.一种用于形成集成电路的方法，包括：
形成CFET的第一晶体管的第一沟道区；
形成所述CFET的第二晶体管的第二沟道区，所述第二沟道区与所述第一沟道区垂直地对准；
形成第一源极/漏极区，连接至所述第一沟道区，并且相对于所述第一沟道区横向非对称；以及
形成第二源极/漏极区，连接至所述第二沟道区，并且相对于所述第二沟道区横向对称。
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