CN117395534A - 单斜adc装置及图像传感器、模数转换方法 - Google Patents
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Abstract
一种单斜ADC装置及图像传感器及模数转换方法。所述单斜ADC装置第一比较器；第二比较器，用于将所述第二输入信号的电压与所述斜坡信号的电压进行比较，得到时钟调整信号；以及计数器，适于利用计数时钟信号，自所述斜坡信号的电压开始下降时刻起启动计数，直至所述计数停止信号发生翻转，以得到第一输入信号对应的数字信号；第二输入信号的电压为第一输入信号的电压与预设电压之和；计数器，用于在计数时间内且所述时钟调整信号为第二逻辑值时，恢复所述计数器的低位计数时钟信号，直至计数时间结束，在其它时间内关闭所述计数器的低位计数时钟信号。采用上述方案，可以降低单斜ADC装置的功耗。
Description
技术领域
本发明涉及图像传感器技术领域，具体涉及一种单斜ADC装置及图像传感器及模数转换方法。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)图像传感器，是一种典型的固体成像传感器，具有集成度高、功耗低及成本低等优点，广泛应用于图像采集领域。
在CMOS图像传感器中，由于工艺和温度等因素，各列像素中的晶体管之间存在着一定程度的失配，在相同的光照条件下，这些晶体管的失配会导致像素的输出值出现偏差，这个偏差值形成了像素内的固定模式噪声(Fixed Pattern Noise，FPN)。固定模式噪声是导致图像质量下降的主要因素之一。
相关双采样(Correlated Double Sampling，CDS)技术可以消除像素内的固定模式噪声，即将像素复位电压Vrst和曝光信号电压Vsig做差以减小FPN。在CMOS图像传感器中，像素复位电压减去曝光信号电压而获得的模拟值，作为像素的输出，传送至模数转换(ADC)装置，由ADC装置对像素的输出进行模数转换后，得到CDS的数字结果。
目前，CMOS图像传感器中，经常使用单斜ADC装置对像素输出进行模数转换。单斜ADC装置的结构简单，每个单斜ADC装置只需要一个比较器及一个计数器，占用面积小，并且，各列像素共用一个斜坡信号，列间一致性更好。
然而，现有单斜ADC装置的功耗较高，导致CMOS图像传感器的整体功耗较高。
发明内容
本发明要解决的问题是：降低单斜ADC装置的功耗。
为解决上述问题，本发明实施例提供了一种单斜ADC装置，所述单斜ADC装置包括：
第一比较器，包括第一输入端及第二输入端；其中，所述第一比较器的第一输入端适于接入第一输入信号，所述第一比较器的第二输入端适于接入斜坡信号；所述第一比较器用于将所述第一输入信号的电压与所述斜坡信号的电压进行比较，得到计数停止信号；
第二比较器，包括第一输入端及第二输入端；其中，所述第二比较器的第一输入端适于接入第二输入信号，所述第二比较器的第二输入端适于接入所述斜坡信号；所述第二比较器，用于将所述第二输入信号的电压与所述斜坡信号的电压进行比较，得到时钟调整信号；
以及计数器，与所述第一比较器及第二比较器连接，适于利用计数时钟信号，自所述斜坡信号的电压开始下降时刻起启动计数，直至所述计数停止信号发生翻转，以得到所述第一输入信号对应的数字信号；
其中，所述第二输入信号的电压为所述第一输入信号的电压与预设电压之和；所述计数时钟信号包括：低位计数时钟信号及高位计数时钟信号；所述计数器，用于在计数时间内且所述时钟调整信号为第二逻辑值时，恢复所述计数器的低位计数时钟信号，直至计数时间结束，在其它时间内关闭所述计数器的低位计数时钟信号。
可选地，所述单斜ADC装置还包括：电压调整电路，与所述第二比较器的第一输入端及所述第一输入信号的输出端连接，用于使得所述第一输入信号的电压增加预设电压后输入至所述第二比较器的第一输入端。
可选地，所述电压调整电路包括：第一电容，所述第一电容的一端与所述第一输入信号的输出端连接，另一端与预设电压输出端连接。
可选地，所述计数器，所述计数器的计数时间内且所述时钟调整信号为低电平时，恢复所述计数器的低位计数时钟信号，直至计数时间结束。
可选地，所述计数器包括：
TDC时钟发生模块，用于产生所述低位计数时钟信号及高位计数时钟信号。
可选地，所述低位计数时钟信号包括至少一个高速时钟信号。
可选地，所述低位计数时钟信号包括：三个第一频率的高速时钟信号，以及一个第二频率的低速时钟信号，所述第一频率为所述第二频率的两倍。
可选地，所述单斜ADC装置，还包括：
斜波信号产生电路，与所述第一比较器及第二比较器连接，适于产生所述斜坡信号。
本发明实施例还提供了一种图像传感器，所述图像传感器包括：上述任一种所述的单斜ADC装置。
本发明实施例还提供了一种模数转换方法，所述方法包括：
将第一输入信号的电压斜坡信号的电压进行比较，得到计数停止信号；
将第二输入信号的电压与斜坡信号的电压进行比较，得到时钟调整信号；
利用计数时钟信号，自所述斜坡信号的电压开始下降时刻起启动计数，直至所述计数停止信号发生翻转，以得到所述第一输入信号对应的数字信号；
其中，所述第二输入信号的电压为所述第一输入信号的电压与预设电压之和；所述计数时钟信号包括：低位计数时钟信号及高位计数时钟信号；计数的过程中，在计数时间内且所述时钟调整信号为第二逻辑值时，恢复低位计数时钟信号，直至计数时间结束，在其它时间内关闭所述低位计数时钟信号。
与现有技术相比，本发明实施例的技术方案具有以下优点：
应用本发明的方案，通过设置第二比较器，该第二比较器可以将第二输入信号的电压与斜坡信号的电压进行比较，得到时钟调整信号，计数器可以在计数时间内且时钟调整信号为第二逻辑值时，恢复低位计数时钟信号直至计数时间结束，而在其它时间内关闭所述计数器的低位计数时钟信号。由于第二输入信号的电压为第一输入信号的电压与预设电压之和，进而可以使得时钟调整信号的逻辑翻转发生在计数停止信号的逻辑翻转之前，这样，低位计数时钟信号能够被关闭，直至时钟调整信号发生逻辑翻转，从而能够在保证计数器正常工作的同时，降低计数器的功耗，也就可以降低单斜ADC装置的功耗。
附图说明
图1是一种单斜ADC装置的结构示意图；
图2为图1中单斜ADC装置各信号的时序示意图；
图3是一种TDC多相位时钟信号的示意图；
图4是本发明实施例中一种单斜ADC装置的结构示意图；
图5是图4中单斜ADC装置各信号的时序示意图；
图6是本发明实施例中一种模数转换方法的流程图。
具体实施方式
图1是一种单斜ADC装置的结构示意图。参照图1，所述单斜ADC装置包括：比较器11及计数器12。其中，比较器11具有第一输入端及第二输出端。比较器11的第一输入端与像素的位线Bit_Line连接，用于接收像素输出信号Vn。比较器11的第二输出端用于接收斜坡信号Ramp。比较器11的输出端与计数器12连接。其中，所述像素输出信号Vn可以是像素复位电压减去曝光信号电压而获得的模拟信号。
图2为图1中单斜ADC装置各信号的时序示意图。参照图1及图2，比较器11用于将像素输出信号Vn的电压与斜坡信号Ramp的电压进行比较，并得到比较结果信号Cmp_out。当斜坡信号Ramp的电压开始靠近像素输出信号Vn的电压时(如t1时刻及t3时刻所示)，计数器12开始计时。当斜坡信号Ramp的电压超越像素输出信号Vn的电压时(如t2时刻及t4时刻所示)，比较器11输出的比较结果信号Cmp_out发生翻转，计数器12停止计数。
目前，计数器12采用时钟到数字转换器(Time-to-Digital Converter，TDC)多相位时钟进行计数。TDC时钟共有5个相位，其相位关系如图3所示。
具体地，参照图3，时钟clk4和时钟clk5的频率相同，时钟clk1～时钟clk3的频率为时钟clk4和时钟clk5的两倍。其中，时钟clk1～时钟clk4这四相位时钟为计数器的低位计数时钟，时钟clk5为后续高位计数时钟。高位计数时钟在计数时间为高电平时进行计数，而低位计数时钟仅在比较结果信号Cmp_out翻转时刻进行低位计数。
然而，在现有多相位时钟计数器中，无论其正在计数与否，这5个相位时钟都在正常工作，因此会使得计数器的功耗很大。如果是应用在高速的计数器，其功耗会进一步增大。所以在不影响计数器正常工作的情况下，对这些时钟进行适当地关闭很有必要。
针对该问题，本发明提供了一种单斜ADC装置，该单斜ADC装置中设置有第二比较器，该第二比较器可以将第二输入信号的电压与斜坡信号的电压进行比较，得到时钟调整信号，计数器基于时钟调整信号能够关闭低位计数时钟信号，直至时钟调整信号发生逻辑翻转，从而能够在保证计数器正常工作的同时，降低计数器的功耗，也就可以降低单斜ADC装置的功耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细地说明。
参照图4，本发明实施例提供了一种单斜ADC装置，所述单斜ADC装置可以包括：第一比较器41、第二比较器42以及计数器43。其中：
所述第一比较器41，包括第一输入端及第二输入端；其中，所述第一比较器的第一输入端适于接入第一输入信号s1，所述第一比较器41的第二输入端适于接入斜坡信号Ramp；所述第一比较器41用于将所述第一输入信号s1的电压与所述斜坡信号Ramp的电压进行比较，得到计数停止信号Cmp_out；
所述第二比较器42，包括第一输入端及第二输入端；其中，所述第二比较器42的第一输入端适于接入第二输入信号s2，所述第二比较器42的第二输入端适于接入所述斜坡信号Ramp；所述第二比较器42，用于将所述第二输入信号s2的电压与所述斜坡信号Ramp的电压进行比较，得到时钟调整信号Cmp_out_pre；
以及计数器43，与所述第一比较器41及第二比较器42连接，适于利用计数时钟信号，自所述斜坡信号Ramp的电压开始下降时刻起启动计数，直至所述计数停止信号Cmp_out发生翻转，以得到所述第一输入信号s1对应的数字信号；
其中，所述第二输入信号s2的电压为所述第一输入信号s1的电压与预设电压Vos之和；所述计数时钟信号包括：低位计数时钟信号及高位计数时钟信号；所述计数器43，用于在所述计数器43的计数时间内且所述时钟调整信号Cmp_out_pre为第二逻辑值时，恢复所述计数器43的低位计数时钟信号，直至计数时间结束，而在其它时间内则关闭计数器43的低位计数时钟信号。
由于计数器43在计数时间内，时钟调整信号Cmp_out_pre为第二逻辑值时，才恢复低位计数时钟信号，而在其它时间内则关闭低位计数时钟信号，仅保留高位计数时钟信号进行高位时钟计数。由于时钟调整信号Cmp_out_pre是将第二输入信号s2的电压与斜坡信号Ramp的电压进行比较所得到的，第二输入信号s2的电压为第一输入信号s1的电压与预设电压Vos之和，因此，时钟调整信号Cmp_out_pre的逻辑翻转会发生在计数停止信号Cmp_out的逻辑翻转之前，从而可以使得低位计数时钟信号能够在计数停止信号Cmp_out逻辑翻转时正常计数，在保证计数器43正常工作的同时，降低计数器43的功耗，也就降低了单斜ADC装置的功耗。
在具体实施中，可以通过第一比较器使能信号，触发第一比较器41开始工作，使得第一比较器41能够将第一输入信号s1与斜波信号Ramp进行比较，并输出计数停止信号Cmp_out。其中，第一比较器使能信号触发第一比较器41工作的时刻早于计数器43开始计数时刻。计数器43通常在斜波信号Ramp的电压开始下降时刻(如图5中t1时刻)起启动计数。当斜波信号Ramp的电压等于第一输入信号s1的电压时(如图5中t2时刻)，计数停止信号Cmp_out发生逻辑翻转，从而停止计数。
在一实施例中，第一比较器41可以在斜波信号Ramp的电压大于第一输入信号s1的电压时，输出计数停止信号Cmp_out为高电平，反之输出计数停止信号Cmp_out为低电平。
在另一实施例中，第一比较器41可以在斜波信号Ramp的电压大于第一输入信号s1的电压时，输出计数停止信号Cmp_out为低电平，反之输出计数停止信号Cmp_out为高电平。
在本发明的一实施例中，所述单斜ADC装置还可以包括：电压调整电路44。所述电压调整电路44，可以与所述第二比较器42的第一输入端及所述第一输入信号s1的输出端连接，用于使得所述第一输入信号s1的电压增加预设电压Vos后输入至所述第二比较器42的第一输入端。
在具体实施中，所述电压调整电路44可以采用多种方法，向所述第二比较器42提供第二输出信号s2，只要使得所述第二输入信号s2的电压为第一输入信号s1的电压与预设电压Vos之和即可。
在本发明的一实施例中，所述电压调整电路44可以包括：第一电容C1，所述第一电容C1的一端与所述第一输入信号s1的输出端连接，另一端与预设电压Vos输出端连接。此时，输入至第二比较器42第一输入端的第二输入信号s2，是对第一输入信号s1的电压增加预设电压Vos后的信号。
在具体实施中，所述第一输入信号s1可以为像素输出信号，此时，第二比较器42的第二输入端可以通过第二电容C2为连接像素的位线Bit_line连接，这样，相关双采样后像素输出的模拟信号，即相关双采样后的模拟值，可以在增加预设电压Vos后，形成第二输入信号s2输出至第二比较器42。
在具体实施中，可以通过第二比较器使能信号，控制第二比较器42工作，使得第二比较器能够将第二输入信号s2与斜波信号Ramp进行比较，并输出时钟调整信号Cmp_out_pre。
具体地，参照图5，可以设置第二比较器42在第二输入信号s2的电压大于斜波信号Ramp的电压时，输出时钟调整信号Cmp_out_pre为高电平，而在第二输入信号s2的电压等于斜波信号Ramp的电压时(如图5中t5时刻)起，将时钟调整信号Cmp_out_pre转为低电平。
在一些实施例中，也可以设置第二比较器42在第二输入信号s2的电压大于斜波信号Ramp的电压时，输出时钟调整信号Cmp_out_pre为低电平，而在第二输入信号s2的电压小于或等于斜波信号Ramp的电压时，输出时钟调整信号Cmp_out_pre为高电平。
可以理解的是，具体时钟调整信号Cmp_out_pre如何设置，并不构成对本发明的限制，只要时钟调整信号Cmp_out_pre的逻辑翻转发生在计数停止信号Cmp_out之前即可。
在具体实施中，所述预设电压Vos的值，可以根据需要进行设置。所述预设电压Vos的值越小，第二输入信号s2的电压越接近第一输入信号s1的电压，时钟调整信号Cmp_out_pre与计数停止信号Cmp_out的逻辑翻转时刻也就越接近，所述计数器43的功耗也就越低。
在具体实施中，所述计数时钟信号包括：低位计数时钟信号及高位计数时钟信号。其中，基于低位计数时钟信号的逻辑值，可以确定计数结果的低位，而基于高位计数时钟信号的逻辑值，可以确定计数结果的高位。其中，低位计数时钟信号可以包括至少一个高速时钟信号，即频率较高的时钟信号，而高位计数时钟信号大都为频率较低的时钟信号。
在本发明的一实施例中，所述低位计数时钟信号可以包括三个第一频率的高速时钟信号，以及一个第二频率的低速时钟信号，所述第一频率为所述第二频率的两倍。
具体地，参照图2，所述低位计数时钟信号可以包括时钟clk1～时钟clk4，其中，时钟clk1～时钟clk3的频率较高，是时钟clk4频率的两倍。时钟clk1～时钟clk4可以并行计数，得到计数值的低四位二进制值。时钟clk5的频率与时钟clk4频率相同，时钟clk5作为高位计数时钟信号，可以串行计数，得到计数值的高位二进制值。后续将计数值的低四位二进制值与高位二进制值相加，作为最终的计数结果。
在具体实施中，所述计数器43，用于在计数时间内且所述时钟调整信号Cmp_out_pre为第二逻辑值时，恢复所述计数器的低位计数时钟信号，其它时间则关闭低位计数时钟信号。其中，所述第一逻辑值可以为逻辑“1”，所述第二逻辑值为逻辑“0”，或者，所述第一逻辑值可以为逻辑“0”，所述第二逻辑值为逻辑“1”。
在本发明的一实施例中，所述计数器43可以包括：TDC时钟发生模块，用于产生所述低位计数时钟信号及高位计数时钟信号。具体地，所述TDC时钟发生模块可以产生多相位时钟信号，部分时钟信号作为低位计数时钟信号，剩余部分时钟信号作为高位计数时钟信号。第二比较器42产生的时钟调整信号可以直接发送至TDC时钟发生模块，来关闭或者恢复低位计数时钟信号。
以所述第一逻辑值可以为逻辑“1”，所述第二逻辑值为逻辑“0”为例，参照图5，此时，所述计数器43用于在计数时间内且所述时钟调整信号Cmp_out_pre为低电平时，恢复所述计数器43的低位计数时钟信号，直至计数时间结束。而在其它时间内，计数器43则关闭低位计数时钟信号，以降低功耗。
需要说明的是，时钟调整信号Cmp_out_pre为低电平的时间，包括时钟调整信号Cmp_out_pre由高电平转为低电平的时刻。在t5时刻之前，计数器43关闭低位计数时钟信号。在t5时刻至t2时刻，计数器43恢复低位计数时钟信号。在计数时间结束后，即t2时刻后，计数器43关闭低位计数时钟信号。
结合图2及图4，给第一输入信号s1的电压增加预设电压Vos，使第二比较器42将提前第一比较器41翻转。在第二比较器42翻转之前，5相位时钟中的3个高速时钟和1个低速时钟(clk1～clk4)将被关闭，仅保留1个低速时钟(clk5)用于高位的计数，因此对于计数器，其功耗会大大降低。而当第二比较器42翻转时，重新恢复时钟clk1～clk4的工作，这样时钟clk1～clk4可以在计数停止信号Cmp_out翻转时，对低位进行计数。
在具体实施中，计数器43内可以设置有相位采样模块，所述相位采样模块可以采样clk1～clk5的相位，得到相应的二进制值。其中，时钟clk1～clk4的采样结果会存入锁存器，时钟clk5的采样结果也会存入锁存器，由锁存器对时钟clk1～clk4的采样结果于时钟clk5的采样结果相加，得到最终计数结果。该最终的计数结果，也就是第一输入信号s1对应的数字信号。
当所述第一输入信号s1为像素输出信号时，该最终的计数结果也就是量化结果。
由上述内容可知，通过设置第二比较器来关闭高位计数时钟信号，可以在计数器正常工作的同时，降低计数器的功耗。
本发明实施例还提供了一种图像传感器，所述图像传感器可以包括上述的单斜ADC装置。
在具体实施中，所述图像传感器可以为CMOS图像传感器。所述CMOS图像传感器包括像素阵列，以及列并行的单斜ADC装置。其中每列像素连接同一单斜ADC装置，由此使得各列像素共用同一斜坡信号即可实现CDS量化。
参照图6，本发明实施例还提供了一种模数转换方法，所述方法可以包括：
步骤61，将第一输入信号的电压斜坡信号的电压进行比较，得到计数停止信号。
在具体实施中，所述第一输入信号可以为像素输出信号，其电压为像素复位电压减去曝光信号电压而获得的模拟值。通过将第一输入信号的电压斜坡信号的电压进行比较，可以得到计数停止信号。基于该计数停止信号，确定是否停止计数。
步骤62，将第二输入信号的电压与斜坡信号的电压进行比较，得到时钟调整信号。
在具体实施中，所述第二输入信号的电压为所述第一输入信号的电压与预设电压之和。通过将第二输入信号的电压与斜坡信号的电压进行比较，可以使得时钟调整信号能够提前计数停止信号逻辑翻转。
步骤63，利用计数时钟信号，自所述斜坡信号的电压开始下降时刻起启动计数，直至所述计数停止信号发生翻转，以得到所述第一输入信号对应的数字信号。
在具体实施中，所述计数时钟信号包括：低位计数时钟信号及高位计数时钟信号；计数的过程中，在计数时间内且所述时钟调整信号为第二逻辑值时，恢复低位计数时钟信号，直至计数时间结束，在其它时间内关闭所述低位计数时钟信号。
例如，在计数的过程中，当所述时钟调整信号为低电平时，恢复所述计数器的低位计数时钟信号，在其它时间可以关闭低位计数时钟信号。这样，在低位计数时钟信号被关闭时，仅保留高位计数时钟信号用于计数，而在时钟调整信号为低电平时，低位计数时钟信号及高位计数时钟信号同时用于计数，从而可以降低功耗。
采用本发明实施例中模数转换方法，利用时钟调整信号来关闭低位计数时钟信号，可以在正常计数的同时，降低计数所需的功耗。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种单斜ADC装置，其特征在于，包括：
第一比较器，包括第一输入端及第二输入端；其中，所述第一比较器的第一输入端适于接入第一输入信号，所述第一比较器的第二输入端适于接入斜坡信号；所述第一比较器用于将所述第一输入信号的电压与所述斜坡信号的电压进行比较，得到计数停止信号；
第二比较器，包括第一输入端及第二输入端；其中，所述第二比较器的第一输入端适于接入第二输入信号，所述第二比较器的第二输入端适于接入所述斜坡信号；所述第二比较器，用于将所述第二输入信号的电压与所述斜坡信号的电压进行比较，得到时钟调整信号；
以及计数器，与所述第一比较器及第二比较器连接，适于利用计数时钟信号，自所述斜坡信号的电压开始下降时刻起启动计数，直至所述计数停止信号发生翻转，以得到所述第一输入信号对应的数字信号；
其中，所述第二输入信号的电压为所述第一输入信号的电压与预设电压之和；所述计数时钟信号包括：低位计数时钟信号及高位计数时钟信号；所述计数器，用于在计数时间内且所述时钟调整信号为第二逻辑值时，恢复所述计数器的低位计数时钟信号，直至计数时间结束，在其它时间内关闭所述计数器的低位计数时钟信号。
2.如权利要求1所述的单斜ADC装置，其特征在于，还包括：电压调整电路，与所述第二比较器的第一输入端及所述第一输入信号的输出端连接，用于使得所述第一输入信号的电压增加预设电压后输入至所述第二比较器的第一输入端。
3.如权利要求2所述的单斜ADC装置，其特征在于，所述电压调整电路包括：第一电容，所述第一电容的一端与所述第一输入信号的输出端连接，另一端与预设电压输出端连接。
4.如权利要求1所述的单斜ADC装置，其特征在于，所述计数器，用于在所述计数器的计数时间内且所述时钟调整信号为低电平时，恢复所述计数器的低位计数时钟信号，直至计数时间结束。
5.如权利要求1所述的单斜ADC装置，其特征在于，所述计数器包括：
TDC时钟发生模块，用于产生所述低位计数时钟信号及高位计数时钟信号。
6.如权利要求5所述的单斜ADC装置，其特征在于，所述低位计数时钟信号包括至少一个高速时钟信号。
7.如权利要求6所述的单斜ADC装置，其特征在于，所述低位计数时钟信号包括：三个第一频率的高速时钟信号，以及一个第二频率的低速时钟信号，所述第一频率为所述第二频率的两倍。
8.如权利要求1所述的单斜ADC装置，其特征在于，还包括：
斜波信号产生电路，与所述第一比较器及第二比较器连接，适于产生所述斜坡信号。
9.一种图像传感器，其特征在于，包括：权利要求1至8任一项所述的单斜ADC装置。
10.一种模数转换方法，其特征在于，包括：
将第一输入信号的电压斜坡信号的电压进行比较，得到计数停止信号；
将第二输入信号的电压与斜坡信号的电压进行比较，得到时钟调整信号；利用计数时钟信号，自所述斜坡信号的电压开始下降时刻起启动计数，直至所述计数停止信号发生翻转，以得到所述第一输入信号对应的数字信号；其中，所述第二输入信号的电压为所述第一输入信号的电压与预设电压之和；所述计数时钟信号包括：低位计数时钟信号及高位计数时钟信号；计数过程中，在计数时间内且所述时钟调整信号为第二逻辑值时，恢复所述计数器的低位计数时钟信号，直至计数时间结束，在其它时间内关闭所述计数器的低位计数时钟信号。
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| CN202311277733.5A CN117395534A (zh) | 2023-09-28 | 2023-09-28 | 单斜adc装置及图像传感器、模数转换方法 |
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| CN202311277733.5A CN117395534A (zh) | 2023-09-28 | 2023-09-28 | 单斜adc装置及图像传感器、模数转换方法 |
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Family Applications (1)
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2023
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